JP3302475B2 - 薄膜トランジスタアレイの製造方法 - Google Patents
薄膜トランジスタアレイの製造方法Info
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- JP3302475B2 JP3302475B2 JP33206893A JP33206893A JP3302475B2 JP 3302475 B2 JP3302475 B2 JP 3302475B2 JP 33206893 A JP33206893 A JP 33206893A JP 33206893 A JP33206893 A JP 33206893A JP 3302475 B2 JP3302475 B2 JP 3302475B2
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Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス型液晶表示装置に係り、特に、その薄膜トランジスタ
アレイの製造方法に関するものである。
ス型液晶表示装置に係り、特に、その薄膜トランジスタ
アレイの製造方法に関するものである。
【０００２】
【従来の技術】従来、薄膜トランジスタ（以下、ＴＦＴ
と記す）と表示電極とをマトリックス状に配列した薄膜
トランジスタアレイを用いたアクティブマトリックス型
液晶表示装置（以下、ＴＦＴ−ＬＣＤと記す）が用いら
れている。
と記す）と表示電極とをマトリックス状に配列した薄膜
トランジスタアレイを用いたアクティブマトリックス型
液晶表示装置（以下、ＴＦＴ−ＬＣＤと記す）が用いら
れている。
【０００３】通常、ＴＦＴアレイは、透明基板上に行方
向と列方向に夫々複数のアドレス配線とデータ配線とが
互いに直角に交差するように配列され、これらのアドレ
ス配線とデータ配線との交差部に夫々ゲート電極がアド
レス配線に接続され、ドレイン電極がデータ配線に接続
された薄膜トランジスタが複数配列され、この薄膜トラ
ンジスタのソース電極に接続された表示電極がマトリッ
クス状に複数配列形成されている。
向と列方向に夫々複数のアドレス配線とデータ配線とが
互いに直角に交差するように配列され、これらのアドレ
ス配線とデータ配線との交差部に夫々ゲート電極がアド
レス配線に接続され、ドレイン電極がデータ配線に接続
された薄膜トランジスタが複数配列され、この薄膜トラ
ンジスタのソース電極に接続された表示電極がマトリッ
クス状に複数配列形成されている。
【０００４】図６はかかる従来のＴＦＴアレイのＴＦＴ
の平面図、図７は図６のＡ−Ａ線断面図である。
の平面図、図７は図６のＡ−Ａ線断面図である。
【０００５】そして、上記ＴＦＴアレイは、図８に示す
ＴＦＴアレイの製造工程断面図（その１）、及び図９に
示すＴＦＴアレイの製造工程断面図（その２）に従って
製造される。
ＴＦＴアレイの製造工程断面図（その１）、及び図９に
示すＴＦＴアレイの製造工程断面図（その２）に従って
製造される。
【０００６】（１）まず、図８（Ａ）に示すように、ガ
ラス基板などの絶縁性透明基板１の上に、Ａｌ、Ａｌ系
合金、Ｔａ、Ｔａ合金、Ｃｒなどからなるゲート電極２
を、スパッタ及び所定の加工法で形成する。
ラス基板などの絶縁性透明基板１の上に、Ａｌ、Ａｌ系
合金、Ｔａ、Ｔａ合金、Ｃｒなどからなるゲート電極２
を、スパッタ及び所定の加工法で形成する。
【０００７】このゲート電極を覆ってゲート絶縁膜であ
るシリコン窒化膜（ＳｉＮ膜）３を堆積し、その上に半
導体層となる不純物がノンドープのｎ- ａ−Ｓｉ（アモ
ルファスシリコン）層４、ＳｉＮからなるエッチングス
トッパ層を連続してプラズマＣＶＤにより堆積した。堆
積後、エッチングストッパ層（ブロッキング層）５を所
定形状に加工する。
るシリコン窒化膜（ＳｉＮ膜）３を堆積し、その上に半
導体層となる不純物がノンドープのｎ- ａ−Ｓｉ（アモ
ルファスシリコン）層４、ＳｉＮからなるエッチングス
トッパ層を連続してプラズマＣＶＤにより堆積した。堆
積後、エッチングストッパ層（ブロッキング層）５を所
定形状に加工する。
【０００８】（２）次に、ｎ- ａ−Ｓｉ層４上の表面酸
化膜を、ＮＨ4 Ｆ処理等によって除去した後、図８
（Ｂ）に示すように、プラズマＣＶＤ法等により、ｎ型
不純物を含んだｎ+ ａ−Ｓｉ膜６を堆積する。更に、ｎ
+ ａ−Ｓｉ膜６上の表面酸化膜を、同様にＮＨ4 Ｆ処理
等によって除去した後、スパッタリング法等を用いて、
Ｃｒ膜７を堆積する。
化膜を、ＮＨ4 Ｆ処理等によって除去した後、図８
（Ｂ）に示すように、プラズマＣＶＤ法等により、ｎ型
不純物を含んだｎ+ ａ−Ｓｉ膜６を堆積する。更に、ｎ
+ ａ−Ｓｉ膜６上の表面酸化膜を、同様にＮＨ4 Ｆ処理
等によって除去した後、スパッタリング法等を用いて、
Ｃｒ膜７を堆積する。
【０００９】（３）次に、図８（Ｃ）に示すように、ド
ライエッチングプロセスによって、Ｃｒ膜７、ｎ+ ａ−
Ｓｉ層６及びｎ- ａ−Ｓｉ層４を連続的に加工して、コ
ンタクト層６ａ，ソース電極７ａとコンタクト層６ｂ，
ドレイン電極７ｂとを形成する。
ライエッチングプロセスによって、Ｃｒ膜７、ｎ+ ａ−
Ｓｉ層６及びｎ- ａ−Ｓｉ層４を連続的に加工して、コ
ンタクト層６ａ，ソース電極７ａとコンタクト層６ｂ，
ドレイン電極７ｂとを形成する。
【００１０】（４）次に、図８（Ｄ）に示すように、ス
パッタリング法等を用いて、ＩＴＯ膜８を堆積する。
パッタリング法等を用いて、ＩＴＯ膜８を堆積する。
【００１１】（５）次に、図９（Ａ）に示すように、ウ
ェットエッチングプロセスによって、ＩＴＯ膜８を加工
して、画素電極８ａを形成する。
ェットエッチングプロセスによって、ＩＴＯ膜８を加工
して、画素電極８ａを形成する。
【００１２】（６）次に、図９（Ｂ）に示すように、ス
パッタリング法等を用いて、Ａｌ系金属膜９、バリアＣ
ｒ膜１０を堆積する。このバリアＣｒ膜１０は、後述の
データ配線加工時のフォトレジスト現像工程において、
Ａｌ系金属膜９とＩＴＯ膜８との電池反応が発生するの
を防ぐためのものである。
パッタリング法等を用いて、Ａｌ系金属膜９、バリアＣ
ｒ膜１０を堆積する。このバリアＣｒ膜１０は、後述の
データ配線加工時のフォトレジスト現像工程において、
Ａｌ系金属膜９とＩＴＯ膜８との電池反応が発生するの
を防ぐためのものである。
【００１３】（７）次に、図９（Ｃ）に示すように、ウ
ェットエッチングプロセスによって、バリアＣｒ膜１
０、Ａｌ系金属膜９を連続的に加工して、ソース電極配
線９ａ、ドレイン電極９ｂ、データ配線９ｃ（図７参
照）を形成する。
ェットエッチングプロセスによって、バリアＣｒ膜１
０、Ａｌ系金属膜９を連続的に加工して、ソース電極配
線９ａ、ドレイン電極９ｂ、データ配線９ｃ（図７参
照）を形成する。
【００１４】（８）次に、図９（Ｄ）に示すように、ウ
ェットエッチングプロセスによって、データ配線加工後
に残っているバリアＣｒ膜１０を全て除去する。
ェットエッチングプロセスによって、データ配線加工後
に残っているバリアＣｒ膜１０を全て除去する。
【００１５】（９）次に、図７に示すように、画素電極
８ａの開口部を除いて、ＳｉＮからなる表面保護膜１１
を形成する。
８ａの開口部を除いて、ＳｉＮからなる表面保護膜１１
を形成する。
【００１６】このようにして、液晶ディスプレイ用薄膜
トランジスタアレイが完成する。
トランジスタアレイが完成する。
【００１７】
【発明が解決しようとする課題】上記（３）のＣｒ膜
７、ｎ+ ａ−Ｓｉ層６及びｎ- ａ−Ｓｉ層４のドライエ
ッチングプロセスは、従来ＣＣｌ4 （四塩化炭素）系の
混合ガスを用いて行われていた。ところが、最近のフロ
ン規制により、ＣＣｌ4 が使用できなくなったため、フ
ロン系のガスを用いないフロンレスガスを使用したプロ
セスの開発を要求されている。
７、ｎ+ ａ−Ｓｉ層６及びｎ- ａ−Ｓｉ層４のドライエ
ッチングプロセスは、従来ＣＣｌ4 （四塩化炭素）系の
混合ガスを用いて行われていた。ところが、最近のフロ
ン規制により、ＣＣｌ4 が使用できなくなったため、フ
ロン系のガスを用いないフロンレスガスを使用したプロ
セスの開発を要求されている。
【００１８】しかしながら、フロン系のガスの代替ガス
ＨＣｌ系のエッチングガスを用いたドライエッチングプ
ロセスでゲート絶縁膜（ＳｉＮ膜）の表面が荒れ、これ
によりその後の上記従来の工程（９）で形成したＩＴＯ
膜からなる画素電極の抵抗が高くなるため、ＴＦＴアレ
イの動作特性が極めて悪くなり、実用可能なＴＦＴアレ
イの製造が困難であった。
ＨＣｌ系のエッチングガスを用いたドライエッチングプ
ロセスでゲート絶縁膜（ＳｉＮ膜）の表面が荒れ、これ
によりその後の上記従来の工程（９）で形成したＩＴＯ
膜からなる画素電極の抵抗が高くなるため、ＴＦＴアレ
イの動作特性が極めて悪くなり、実用可能なＴＦＴアレ
イの製造が困難であった。
【００１９】本発明は、上記のような状況に鑑みて、工
程の低減を図るとともに、フロンレスガスを用いたドラ
イエッチングプロセスにより、歩留まりの高い薄膜トラ
ンジスタアレイの製造方法を提供することを目的とす
る。
程の低減を図るとともに、フロンレスガスを用いたドラ
イエッチングプロセスにより、歩留まりの高い薄膜トラ
ンジスタアレイの製造方法を提供することを目的とす
る。
【００２０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、互いに交差させて配置した複数のアドレ
ス配線と複数のデータ配線の各交差部に設けられる、薄
膜トランジスタと、該薄膜トランジスタのソース電極と
ドレイン電極の何れか一方に接続された画素電極とが、
マトリックス状に複数配列され、前記薄膜トランジスタ
のゲート電極に前記アドレス配線が、ソース電極とドレ
イン電極の他方にデータ配線が夫々接続された薄膜トラ
ンジスタアレイの製造方法において、絶縁性透明基板上
にゲート電極を形成し、該ゲート電極を覆う絶縁膜と、
該絶縁膜上に不純物を含まないｎ- アモルファスシリコ
ン膜とを順次積層し、該ｎ- アモルファスシリコン膜上
にトランジスタのチャンネル部に対応させてブロッキン
グ層を形成する工程と、前記ｎ - アモルファスシリコン
膜上および前記ブロッキング層上にｎ + アモルファスシ
リコン膜を堆積して、ドライエッチングにより前記ｎ +
アモルファスシリコン膜および前記ｎ - アモルファスシ
リコン膜を加工し、前記ブロッキング層上で互いに電気
的に分離された一対のコンタクト層および半導体層を形
成する工程と、分離された前記一方のコンタクト層上に
金属層からなるドレイン電極配線を形成し、前記他方の
コンタクト層上に金属層からなるソース電極配線を形成
すると共に、該ソース電極配線に接続された透明電極か
らなる画素電極を形成する工程とを有するものである。
成するために、互いに交差させて配置した複数のアドレ
ス配線と複数のデータ配線の各交差部に設けられる、薄
膜トランジスタと、該薄膜トランジスタのソース電極と
ドレイン電極の何れか一方に接続された画素電極とが、
マトリックス状に複数配列され、前記薄膜トランジスタ
のゲート電極に前記アドレス配線が、ソース電極とドレ
イン電極の他方にデータ配線が夫々接続された薄膜トラ
ンジスタアレイの製造方法において、絶縁性透明基板上
にゲート電極を形成し、該ゲート電極を覆う絶縁膜と、
該絶縁膜上に不純物を含まないｎ- アモルファスシリコ
ン膜とを順次積層し、該ｎ- アモルファスシリコン膜上
にトランジスタのチャンネル部に対応させてブロッキン
グ層を形成する工程と、前記ｎ - アモルファスシリコン
膜上および前記ブロッキング層上にｎ + アモルファスシ
リコン膜を堆積して、ドライエッチングにより前記ｎ +
アモルファスシリコン膜および前記ｎ - アモルファスシ
リコン膜を加工し、前記ブロッキング層上で互いに電気
的に分離された一対のコンタクト層および半導体層を形
成する工程と、分離された前記一方のコンタクト層上に
金属層からなるドレイン電極配線を形成し、前記他方の
コンタクト層上に金属層からなるソース電極配線を形成
すると共に、該ソース電極配線に接続された透明電極か
らなる画素電極を形成する工程とを有するものである。
【００２１】
【作用】本発明によれば、従来のように、ｎ+ ａ−Ｓｉ
膜にＣｒ膜を連続堆積させて形成したソース・ドレイン
電極に比べて、ｎ+ ａ−Ｓｉ膜のコンタクト層をパター
ニングした後にＣｒ膜を堆積させたことにより、Ｃｒ膜
とｎ+ ａ−Ｓｉ膜との積層膜をエッチングする工程がな
くなり、ｎ+ ａ−Ｓｉ膜／ｎ- ａ−Ｓｉ膜の２層のみを
ドライエッチングすることにより、ＩＴＯの下地膜とな
るゲート絶縁膜を露出させることができる。よって、Ｓ
ｉ系膜へのＣｒの堆積及びエッチング工程を必要としな
いので、ＩＴＯを形成するゲート絶縁膜の表面が平滑に
なる。
膜にＣｒ膜を連続堆積させて形成したソース・ドレイン
電極に比べて、ｎ+ ａ−Ｓｉ膜のコンタクト層をパター
ニングした後にＣｒ膜を堆積させたことにより、Ｃｒ膜
とｎ+ ａ−Ｓｉ膜との積層膜をエッチングする工程がな
くなり、ｎ+ ａ−Ｓｉ膜／ｎ- ａ−Ｓｉ膜の２層のみを
ドライエッチングすることにより、ＩＴＯの下地膜とな
るゲート絶縁膜を露出させることができる。よって、Ｓ
ｉ系膜へのＣｒの堆積及びエッチング工程を必要としな
いので、ＩＴＯを形成するゲート絶縁膜の表面が平滑に
なる。
【００２２】したがって、このゲート絶縁膜上に形成さ
れるＩＴＯの抵抗を高くすることなく、フロンレスガス
を用いたドライエッチングプロセスにより、ソース・ド
レイン電極を形成することができ、しかもドライエッチ
ングを用いているので、エッチング残りを生じることな
く、歩留まりの向上を図ることができる。
れるＩＴＯの抵抗を高くすることなく、フロンレスガス
を用いたドライエッチングプロセスにより、ソース・ド
レイン電極を形成することができ、しかもドライエッチ
ングを用いているので、エッチング残りを生じることな
く、歩留まりの向上を図ることができる。
【００２３】また、ｎ + ａ−Ｓｉ膜からなるコンタクト
層上を含んで、配線金属を、Ｃｒ膜／Ａｌ系金属膜／Ｃ
ｒ膜の３層構造に積層した後、ｎ+ ａ−Ｓｉ膜からな
る、ソース・ドレイン電極と接続するようにエッチング
して、データ配線、ドレイン電極配線及びソース電極配
線を形成したので、ドレイン電極のコンタクト層である
ｎ + ａ−Ｓｉ膜とドレイン電極配線及びデータ配線の主
要電流経路であるＡｌ系金属膜との良好な電気的コンタ
クト、並びにソース電極のコンタクト層であるｎ + ａ−
Ｓｉ膜とソース電極配線の主要電流経路であるＡｌ系金
属膜との良好な電気的コンタクトを確保することができ
る。
層上を含んで、配線金属を、Ｃｒ膜／Ａｌ系金属膜／Ｃ
ｒ膜の３層構造に積層した後、ｎ+ ａ−Ｓｉ膜からな
る、ソース・ドレイン電極と接続するようにエッチング
して、データ配線、ドレイン電極配線及びソース電極配
線を形成したので、ドレイン電極のコンタクト層である
ｎ + ａ−Ｓｉ膜とドレイン電極配線及びデータ配線の主
要電流経路であるＡｌ系金属膜との良好な電気的コンタ
クト、並びにソース電極のコンタクト層であるｎ + ａ−
Ｓｉ膜とソース電極配線の主要電流経路であるＡｌ系金
属膜との良好な電気的コンタクトを確保することができ
る。
【００２４】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。
ながら詳細に説明する。
【００２５】図１は本発明の第１実施例を示すＴＦＴ−
ＬＣＤのＴＦＴアレイの製造工程断面図（その１）、図
２は本発明の第１実施例を示すＴＦＴ−ＬＣＤのＴＦＴ
アレイの製造工程断面図（その２）、図３はそのＴＦＴ
−ＬＣＤのＴＦＴアレイの平面図、図４は図３のＢ−Ｂ
線断面図である。
ＬＣＤのＴＦＴアレイの製造工程断面図（その１）、図
２は本発明の第１実施例を示すＴＦＴ−ＬＣＤのＴＦＴ
アレイの製造工程断面図（その２）、図３はそのＴＦＴ
−ＬＣＤのＴＦＴアレイの平面図、図４は図３のＢ−Ｂ
線断面図である。
【００２６】（１）まず、従来のプロセスと同様に、図
１（Ａ）に示すように、ガラス基板などの絶縁性透明基
板２１の上に、Ａｌ、Ａｌ系合金、Ｔａ、Ｔａ合金、Ｃ
ｒなどからなるゲート電極２２をスパッタ及び所定の加
工法で形成する。
１（Ａ）に示すように、ガラス基板などの絶縁性透明基
板２１の上に、Ａｌ、Ａｌ系合金、Ｔａ、Ｔａ合金、Ｃ
ｒなどからなるゲート電極２２をスパッタ及び所定の加
工法で形成する。
【００２７】次に、ゲート絶縁膜であるＳｉＮ膜２３を
形成し、その上に半導体層となる不純物がノンドープの
ｎ- ａ−Ｓｉ膜２４をプラズマＣＶＤにより堆積し、続
けてＳｉＮ膜を堆積後、エッチングストッパ層（ブロッ
キング層）２５を所定形状に加工する。
形成し、その上に半導体層となる不純物がノンドープの
ｎ- ａ−Ｓｉ膜２４をプラズマＣＶＤにより堆積し、続
けてＳｉＮ膜を堆積後、エッチングストッパ層（ブロッ
キング層）２５を所定形状に加工する。
【００２８】（２）次いで、ｎ- ａ−Ｓｉ膜２４上の表
面酸化膜を（ＮＨ4 Ｆ処理等によって）除去した後、図
１（Ｂ）に示すように、プラズマＣＶＤ法等により、ｎ
+ ａ−Ｓｉ膜２６のみを堆積する。
面酸化膜を（ＮＨ4 Ｆ処理等によって）除去した後、図
１（Ｂ）に示すように、プラズマＣＶＤ法等により、ｎ
+ ａ−Ｓｉ膜２６のみを堆積する。
【００２９】（３）次に、フロンレスガス（例えば、塩
素のみ、塩素＋ヘリウムガスなど）を用いたドライエッ
チングプロセスによって、図１（Ｃ）に示すように、ｎ
+ ａ−Ｓｉ膜２６、ｎ- ａ−Ｓｉ膜２４を連続的に加工
して、コンタクト層２６ａ，２６ｂとｎ- ａ−Ｓｉ膜に
よる半導体層を形成する。
素のみ、塩素＋ヘリウムガスなど）を用いたドライエッ
チングプロセスによって、図１（Ｃ）に示すように、ｎ
+ ａ−Ｓｉ膜２６、ｎ- ａ−Ｓｉ膜２４を連続的に加工
して、コンタクト層２６ａ，２６ｂとｎ- ａ−Ｓｉ膜に
よる半導体層を形成する。
【００３０】（４）次に、図１（Ｄ）に示すように、ス
パッタリング法等を用いて、ＩＴＯ膜２７を堆積する。
パッタリング法等を用いて、ＩＴＯ膜２７を堆積する。
【００３１】（５）次に、ウェットエッチングプロセス
によって、図２（Ａ）に示すように、ＩＴＯ膜２７を加
工して、画素電極２７ａを形成する。
によって、図２（Ａ）に示すように、ＩＴＯ膜２７を加
工して、画素電極２７ａを形成する。
【００３２】（６）次いで、図２（Ｂ）に示すように、
スパッタリング法等を用いて、Ｃｒ膜２８、Ａｌ系金属
膜２９、バリアＣｒ膜３０を堆積する。
スパッタリング法等を用いて、Ｃｒ膜２８、Ａｌ系金属
膜２９、バリアＣｒ膜３０を堆積する。
【００３３】（７）次に、ウェットエッチングプロセス
によって、図２（Ｃ）に示すように、バリアＣｒ膜３０
／Ａｌ系金属膜２９を連続的に加工して、ソース電極配
線２９ａ、ドレイン電極配線２９ｂ、データ配線２９ｃ
（図３参照）を形成する。この時、ソース電極配線２９
ａ、ドレイン電極配線２９ｂの下層には、Ｃｒ膜２８が
全面に残っている。
によって、図２（Ｃ）に示すように、バリアＣｒ膜３０
／Ａｌ系金属膜２９を連続的に加工して、ソース電極配
線２９ａ、ドレイン電極配線２９ｂ、データ配線２９ｃ
（図３参照）を形成する。この時、ソース電極配線２９
ａ、ドレイン電極配線２９ｂの下層には、Ｃｒ膜２８が
全面に残っている。
【００３４】（８）次いで、ウェットエッチングプロセ
スによって、図２（Ｄ）に示すように、表面に露出して
いるＣｒの金属膜を全て除去する。即ち、この時、バリ
アＣｒ膜３０及びＣｒ膜２８のうち、ソース電極配線２
９ａ、ドレイン電極配線２９ｂによって覆われていない
部分が同時に除去される。
スによって、図２（Ｄ）に示すように、表面に露出して
いるＣｒの金属膜を全て除去する。即ち、この時、バリ
アＣｒ膜３０及びＣｒ膜２８のうち、ソース電極配線２
９ａ、ドレイン電極配線２９ｂによって覆われていない
部分が同時に除去される。
【００３５】（９）次いで、図４に示すように、画素電
極の開口部を除いて、ＳｉＮからなる表面保護膜３１を
形成する。
極の開口部を除いて、ＳｉＮからなる表面保護膜３１を
形成する。
【００３６】このようにして、液晶ディスプレイ用薄膜
トランジスタが完成する。
トランジスタが完成する。
【００３７】上述したように、第１の実施例では、ｎ+
ａ−Ｓｉ膜２６からなるコンタクト層２６ａ，２６ｂを
形成した後に、ＩＴＯ膜２７を全面に堆積させてエッチ
ングによりソース・ドレイン領域を形成し、その上にＣ
ｒ膜，Ａｌ膜，Ｃｒ膜を順次堆積した後、この３層の金
属膜をエッチングしてソース電極、ドレイン電極、及び
ドレイン電極配線を形成したので、ｎ+ ａ−Ｓｉ膜２６
とＣｒ膜が接触する部分をエッチングすることがなくな
り、このためＩＴＯ膜が形成される下地膜のＳｉＮ膜表
面の平滑性が維持でき、このＳｉＮ膜上に形成されるＩ
ＴＯ膜の抵抗を低く維持できる。また、フォトレジスト
がＣｒ膜ドライエッチング工程に晒されなくなるので、
フォトレジストの変質がなくなり、エッチング後のレジ
スト剥離が容易となり、さらにデータ配線のＡｌ系金属
膜の下全面にＣｒ膜が敷かれた構造となるため、データ
配線の膜を使用して端子を作製すると、端子部分にもＣ
ｒ膜の下敷きが入る。このため端子の耐食性が向上す
る。またさらに、ＩＴＯ膜２７がｎ+ ａ−Ｓｉ／ｎ- ａ
−Ｓｉからなる２つの膜の段差を乗り上げれば良く、Ｃ
ｒ膜を乗り上げることがないので、段差の高さが減少
し、かつＣｒ膜をエッチングすることによるオーバーハ
ングが減少するので、段差部分での断線不良が少なくな
る。
ａ−Ｓｉ膜２６からなるコンタクト層２６ａ，２６ｂを
形成した後に、ＩＴＯ膜２７を全面に堆積させてエッチ
ングによりソース・ドレイン領域を形成し、その上にＣ
ｒ膜，Ａｌ膜，Ｃｒ膜を順次堆積した後、この３層の金
属膜をエッチングしてソース電極、ドレイン電極、及び
ドレイン電極配線を形成したので、ｎ+ ａ−Ｓｉ膜２６
とＣｒ膜が接触する部分をエッチングすることがなくな
り、このためＩＴＯ膜が形成される下地膜のＳｉＮ膜表
面の平滑性が維持でき、このＳｉＮ膜上に形成されるＩ
ＴＯ膜の抵抗を低く維持できる。また、フォトレジスト
がＣｒ膜ドライエッチング工程に晒されなくなるので、
フォトレジストの変質がなくなり、エッチング後のレジ
スト剥離が容易となり、さらにデータ配線のＡｌ系金属
膜の下全面にＣｒ膜が敷かれた構造となるため、データ
配線の膜を使用して端子を作製すると、端子部分にもＣ
ｒ膜の下敷きが入る。このため端子の耐食性が向上す
る。またさらに、ＩＴＯ膜２７がｎ+ ａ−Ｓｉ／ｎ- ａ
−Ｓｉからなる２つの膜の段差を乗り上げれば良く、Ｃ
ｒ膜を乗り上げることがないので、段差の高さが減少
し、かつＣｒ膜をエッチングすることによるオーバーハ
ングが減少するので、段差部分での断線不良が少なくな
る。
【００３８】図５は本発明の第２実施例を示すＴＦＴ−
ＬＣＤのＴＦＴアレイの製造工程断面図である。
ＬＣＤのＴＦＴアレイの製造工程断面図である。
【００３９】前半の工程は、前記第１実施例の図１
（Ａ）から図１（Ｄ）までの工程と同様であり、ここで
の説明は省略する。
（Ａ）から図１（Ｄ）までの工程と同様であり、ここで
の説明は省略する。
【００４０】（１）図１（Ａ）〜図１（Ｄ）に示した工
程の後、ウェットエッチングプロセスによって、図５
（Ａ）に示すように、画素電極２７ｂを、コンタクト層
２６ａと重ならないように空間的に分離させて形成す
る。
程の後、ウェットエッチングプロセスによって、図５
（Ａ）に示すように、画素電極２７ｂを、コンタクト層
２６ａと重ならないように空間的に分離させて形成す
る。
【００４１】（２）次に、図５（Ｂ）に示すように、画
素電極２７ｂとコンタクト層２６ａとの間を含めて基板
全面にスパッタリング法等を用いてＣｒ膜４１を堆積
し、更に、Ａｌ系金属膜４２、バリアＣｒ膜４３を順次
堆積する。
素電極２７ｂとコンタクト層２６ａとの間を含めて基板
全面にスパッタリング法等を用いてＣｒ膜４１を堆積
し、更に、Ａｌ系金属膜４２、バリアＣｒ膜４３を順次
堆積する。
【００４２】（３）次に、ウェットエッチングプロセス
によって、バリアＣｒ膜４３／Ａｌ系金属膜４２を連続
的に加工して、図５（Ｃ）に示すように、ソース電極配
線４２ａ、ドレイン電極配線４２ｂを形成する。この
時、ソース電極配線４２ａ、ドレイン電極配線４２ｂの
下層には、略Ｃｒ膜４１が全面に残っている。
によって、バリアＣｒ膜４３／Ａｌ系金属膜４２を連続
的に加工して、図５（Ｃ）に示すように、ソース電極配
線４２ａ、ドレイン電極配線４２ｂを形成する。この
時、ソース電極配線４２ａ、ドレイン電極配線４２ｂの
下層には、略Ｃｒ膜４１が全面に残っている。
【００４３】（４）次いで、ウェットエッチングプロセ
スによって、図５（Ｄ）に示すように、表面に露出して
いるバリアＣｒ膜４３及びＣｒ膜４１を全て除去する。
スによって、図５（Ｄ）に示すように、表面に露出して
いるバリアＣｒ膜４３及びＣｒ膜４１を全て除去する。
【００４４】この第２実施例では、画素ＩＴＯ（表示電
極）２７ｂとソース電極２６ａを空間的に分離して、そ
の間をＣｒ膜４１とＡｌ系金属膜４２との２層の金属膜
によって電気的に接続させるようにしている。
極）２７ｂとソース電極２６ａを空間的に分離して、そ
の間をＣｒ膜４１とＡｌ系金属膜４２との２層の金属膜
によって電気的に接続させるようにしている。
【００４５】したがって、画素ＩＴＯ２７ｂがソース電
極２６ａの段差を乗り上げる必要がなくなるため、段差
部分での断線不良がない。
極２６ａの段差を乗り上げる必要がなくなるため、段差
部分での断線不良がない。
【００４６】なお、上記実施例におけるソース電極はド
レイン電極に、ドレイン電極はソース電極に代えること
ができることは言うまでもない。
レイン電極に、ドレイン電極はソース電極に代えること
ができることは言うまでもない。
【００４７】また、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
【００４８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、従来のようなＣｒ膜をｎ+ ａ−Ｓｉ膜と接する
部分で両方の膜をドライエッチングすることがなくなる
ので、フロンレスガスを用いたドライエッチングプロセ
スを適用しても、ＩＴＯが形成される下地層のＳｉＮ膜
表面を平滑に維持できる。これにより、このＳｉＮ膜上
に形成されるＩＴＯ膜のシート抵抗を増大させることが
なく、また、ドライエッチングを用いているので、ａ−
Ｓｉ膜のエッチング残りを生じることもない。そして、
さらに、ソース・ドレイン電極を形成するためのＣｒ膜
のみのエッチング工程を必要としないので、製造工程数
を削減させることができる。したがって、ＴＦＴアレイ
のフロンレスガスを用いたドライエッチングにより、歩
留り良く製造することができる。
よれば、従来のようなＣｒ膜をｎ+ ａ−Ｓｉ膜と接する
部分で両方の膜をドライエッチングすることがなくなる
ので、フロンレスガスを用いたドライエッチングプロセ
スを適用しても、ＩＴＯが形成される下地層のＳｉＮ膜
表面を平滑に維持できる。これにより、このＳｉＮ膜上
に形成されるＩＴＯ膜のシート抵抗を増大させることが
なく、また、ドライエッチングを用いているので、ａ−
Ｓｉ膜のエッチング残りを生じることもない。そして、
さらに、ソース・ドレイン電極を形成するためのＣｒ膜
のみのエッチング工程を必要としないので、製造工程数
を削減させることができる。したがって、ＴＦＴアレイ
のフロンレスガスを用いたドライエッチングにより、歩
留り良く製造することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すＴＦＴ−ＬＣＤのＴ
ＦＴアレイの製造工程断面図（その１）である。
ＦＴアレイの製造工程断面図（その１）である。
【図２】本発明の第１実施例を示すＴＦＴ−ＬＣＤのＴ
ＦＴアレイの製造工程断面図（その２）である。
ＦＴアレイの製造工程断面図（その２）である。
【図３】本発明の第１実施例を示すＴＦＴ−ＬＣＤのＴ
ＦＴアレイの平面図である。
ＦＴアレイの平面図である。
【図４】図３のＢ−Ｂ線断面図である。
【図５】本発明の第２実施例を示すＴＦＴ−ＬＣＤのＴ
ＦＴアレイの製造工程断面図である。
ＦＴアレイの製造工程断面図である。
【図６】従来のＴＦＴ−ＬＣＤのＴＦＴアレイの平面図
である。
である。
【図７】図６のＡ−Ａ線断面図である。
【図８】従来のＴＦＴ−ＬＣＤのＴＦＴアレイの製造工
程断面図（その１）である。
程断面図（その１）である。
【図９】従来のＴＦＴ−ＬＣＤのＴＦＴアレイの製造工
程断面図（その２）である。
程断面図（その２）である。
【符号の説明】 ２１ 絶縁性透明基板 ２２ ゲート電極 ２３ ＳｉＮ膜 ２４ ｎ- ａ−Ｓｉ膜 ２５ エッチングストッパ層（ブロッキング層） ２６ ｎ+ ａ−Ｓｉ膜 ２６ａ，２６ｂ コンタクト層 ２７ ＩＴＯ膜 ２７ａ，２７ｂ 画素電極 ２８，４１ Ｃｒ膜 ２９，４２ Ａｌ系金属膜 ２９ａ，４２ａ ソース電極配線 ２９ｂ，４２ｂ ドレイン電極配線 ２９ｃ データ配線 ３０，４３ バリアＣｒ膜 ３１ 表面保護膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−179366（ＪＰ，Ａ) 特開 平２−42761（ＪＰ，Ａ) 特開 平４−253342（ＪＰ，Ａ) 特開 平２−51128（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1362 G02F 1/1343 H01L 29/78
Claims (4)
- 【請求項１】 互いに交差させて配置した複数のアドレ
ス配線と複数のデータ配線の各交差部に設けられる、薄
膜トランジスタと、該薄膜トランジスタのソース電極と
ドレイン電極の何れか一方に接続された画素電極とが、
マトリックス状に複数配列され、前記薄膜トランジスタ
のゲート電極に前記アドレス配線が、ソース電極とドレ
イン電極の他方にデータ配線が夫々接続された薄膜トラ
ンジスタアレイの製造方法において、 （ａ）絶縁性透明基板上にゲート電極を形成し、該ゲー
ト電極を覆う絶縁膜と、該絶縁膜上に不純物を含まない
ｎ- アモルファスシリコン膜とを順次積層し、該ｎ- ア
モルファスシリコン膜上にトランジスタのチャンネル部
に対応させてブロッキング層を形成する工程と、 （ｂ）前記ｎ- アモルファスシリコン膜上および前記ブ
ロッキング層上にｎ+ アモルファスシリコン膜を堆積し
て、ドライエッチングにより前記ｎ + アモルファスシリ
コン膜および前記ｎ - アモルファスシリコン膜を加工
し、前記ブロッキング層上で互いに電気的に分離された
一対のコンタクト層、および半導体層を形成する工程
と、 （ｃ）分離された前記一方のコンタクト層上に金属層か
らなるドレイン電極配線を形成し、前記他方のコンタク
ト層上に金属層からなるソース電極配線を形成すると共
に、該ソース電極配線に接続された透明電極からなる画
素電極を形成する工程とを有することを特徴とする薄膜
トランジスタアレイの製造方法。 - 【請求項２】 前記ソース電極配線および前記画素電極
を形成する工程は、前記画素電極を前記他方のコンタク
ト層上に接触させて透明電極を形成し、この透明電極を
所定の形状にパターニングする工程と、前記他方のコン
タクト層上および前記画素電極の前記コンタクト層に接
触する部分の上に前記ソース電極配線を形成する工程と
からなることを特徴とする請求項１記載の薄膜トランジ
スタアレイの製造方法。 - 【請求項３】 前記ドレイン電極配線、前記ソース電極
配線および前記画素電極を形成する工程は、前記画素電
極を形成する工程と、コンタクト層の上方にＣｒ／Ａｌ
系金属／Ｃｒからなる３層の金属配線層を形成する工程
と、該３層の金属配線層のうち上層のＣｒ，Ａｌ系金属
層をエッチングして前記ドレイン電極配線、前記ソース
電極配線の形状にパターニングする工程と、表面に露出
した上層のＣｒ膜および前記一対のコンタクト層間の下
層のＣｒ膜を同時に除去する工程とからなる請求項１記
載の薄膜トランジスタアレイの製造方法。 - 【請求項４】 前記ソース電極配線および前記画素電極
を形成する工程は、前記他方のコンタクト層と空間的に
離して前記画素電極を形成する工程と、前記画素電極と
前記他方のコンタクト層間を前記金属層で接続する工程
とからなることを特徴とする請求項１記載の薄膜トラン
ジスタアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33206893A JP3302475B2 (ja) | 1993-12-27 | 1993-12-27 | 薄膜トランジスタアレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33206893A JP3302475B2 (ja) | 1993-12-27 | 1993-12-27 | 薄膜トランジスタアレイの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07191346A JPH07191346A (ja) | 1995-07-28 |
| JP3302475B2 true JP3302475B2 (ja) | 2002-07-15 |
Family
ID=18250793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33206893A Expired - Lifetime JP3302475B2 (ja) | 1993-12-27 | 1993-12-27 | 薄膜トランジスタアレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3302475B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4611690B2 (ja) * | 2004-09-03 | 2011-01-12 | 東京応化工業株式会社 | レジストパターンの形成方法ならびにこれを用いた微細パターンの形成方法および液晶表示素子の製造方法 |
-
1993
- 1993-12-27 JP JP33206893A patent/JP3302475B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07191346A (ja) | 1995-07-28 |
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