JP3205074B2 - アドレス発生回路 - Google Patents
アドレス発生回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置において
特定のアドレスに対して一定のオフセット量を有するア
ドレスを発生するアドレス発生回路に関するものであ
る。
特定のアドレスに対して一定のオフセット量を有するア
ドレスを発生するアドレス発生回路に関するものであ
る。
【０００２】
【従来の技術】半導体記憶装置がＦＩＦＯ（Ｆｉｒｓｔ
Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリーであって書き込
みデータと読み出しデータとの間の遅延量が決まってい
る場合には、図１１に示すように、メモリーセルは普通
行列状に配置されているため、順番にメモリーセルアレ
イをアクセスしていくには行アドレスに着目するとライ
トアドレスとリードアドレスが決まったオフセット量ｊ
を有しながらメモリー動作を行うことになる。
Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリーであって書き込
みデータと読み出しデータとの間の遅延量が決まってい
る場合には、図１１に示すように、メモリーセルは普通
行列状に配置されているため、順番にメモリーセルアレ
イをアクセスしていくには行アドレスに着目するとライ
トアドレスとリードアドレスが決まったオフセット量ｊ
を有しながらメモリー動作を行うことになる。
【０００３】以上のようなメモリー動作を実現するため
の従来のアドレス発生回路を図面に基づいて説明する。
の従来のアドレス発生回路を図面に基づいて説明する。
【０００４】図８は上記従来のアドレス発生回路９０を
示しており、図８において、アドレス発生回路９０は、
ライトアドレスＷＡを発生するｎビットカウンタ９１
と、カウンタ制御回路９２と、カウンタロード値発生回
路９３と、演算器９４と、オフセット量ｊを発生する演
算器制御回路９５と、ライトアドレスＷＡ及びリードア
ドレスＲＡからなるメモリアドレスＭＡを出力するスイ
ッチ回路９６と、スイッチ制御回路９７とを備えてい
る。
示しており、図８において、アドレス発生回路９０は、
ライトアドレスＷＡを発生するｎビットカウンタ９１
と、カウンタ制御回路９２と、カウンタロード値発生回
路９３と、演算器９４と、オフセット量ｊを発生する演
算器制御回路９５と、ライトアドレスＷＡ及びリードア
ドレスＲＡからなるメモリアドレスＭＡを出力するスイ
ッチ回路９６と、スイッチ制御回路９７とを備えてい
る。
【０００５】図９は上記従来のアドレス発生回路９０の
動作タイミングを示しており、図９に示すように、Ａの
タイミングでｎビットカウンタ９１によりライトアドレ
スＷＡとしてアドレスＸiが発生し、該アドレスＸiに対
してメモリーのライト動作が行われる。このメモリーの
ライト動作と共にリード動作を行うためには、ライトア
ドレスＷＡに対してオフセット量ｊを有するリードアド
レスＲＡを発生する必要がある。
動作タイミングを示しており、図９に示すように、Ａの
タイミングでｎビットカウンタ９１によりライトアドレ
スＷＡとしてアドレスＸiが発生し、該アドレスＸiに対
してメモリーのライト動作が行われる。このメモリーの
ライト動作と共にリード動作を行うためには、ライトア
ドレスＷＡに対してオフセット量ｊを有するリードアド
レスＲＡを発生する必要がある。
【０００６】そこで、ライトアドレスＷＡとしてのアド
レスＸiが演算器９４に入力されると共に演算器制御回
路９５により発生したオフセット量ｊが演算器９４に入
力される。そして、アドレスＸiにオフセット量ｊが加
算されることにより、アドレスＸiに対してオフセット
量ｊを有するアドレスＸi+jがリードアドレスＲＡとし
て発生する。
レスＸiが演算器９４に入力されると共に演算器制御回
路９５により発生したオフセット量ｊが演算器９４に入
力される。そして、アドレスＸiにオフセット量ｊが加
算されることにより、アドレスＸiに対してオフセット
量ｊを有するアドレスＸi+jがリードアドレスＲＡとし
て発生する。
【０００７】このようにして発生したライトアドレスＷ
ＡとしてのアドレスＸiとリードアドレスＲＡとしての
アドレスＸi+jとがスイッチ回路９６に入力され、メモ
リーのライト動作及びリード動作に対応するメモリーア
ドレスＭＡが出力される。
ＡとしてのアドレスＸiとリードアドレスＲＡとしての
アドレスＸi+jとがスイッチ回路９６に入力され、メモ
リーのライト動作及びリード動作に対応するメモリーア
ドレスＭＡが出力される。
【０００８】
【発明が解決しようとする課題】図１０は上記従来のア
ドレス発生回路９０の演算器９４の一例を示しており、
図１０に示すように、演算器９４は、ライトアドレスＷ
Ａ（Ａ0〜Ａn-1）とオフセット量ｊ（Ｂ0〜Ｂn-1）とを
加算してその加算結果としてｎビットのリードアドレス
ＲＡ（Ｃ0〜Ｃn-1）を発生する加算器であり、アドレス
のビット数が１ビット増すごとに２つの排他的論理和素
子と２つの論理積素子と１つの論理和素子とにより構成
される全加算器を１つ付加していく必要がある。
ドレス発生回路９０の演算器９４の一例を示しており、
図１０に示すように、演算器９４は、ライトアドレスＷ
Ａ（Ａ0〜Ａn-1）とオフセット量ｊ（Ｂ0〜Ｂn-1）とを
加算してその加算結果としてｎビットのリードアドレス
ＲＡ（Ｃ0〜Ｃn-1）を発生する加算器であり、アドレス
のビット数が１ビット増すごとに２つの排他的論理和素
子と２つの論理積素子と１つの論理和素子とにより構成
される全加算器を１つ付加していく必要がある。
【０００９】このように、上記従来のアドレス発生回路
においては、アドレスのビット数が増加するとそれに伴
って演算器の面積が大きくなるため、その結果、チップ
面積が大きくなるという問題がある。
においては、アドレスのビット数が増加するとそれに伴
って演算器の面積が大きくなるため、その結果、チップ
面積が大きくなるという問題がある。
【００１０】本発明は上記に鑑みなされたものであっ
て、アドレスのビット数の増加に伴う回路面積の増大を
抑制し、チップ面積を縮小させることを目的とする。
て、アドレスのビット数の増加に伴う回路面積の増大を
抑制し、チップ面積を縮小させることを目的とする。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、演算器を使用しないで、オフセ
ット量ｊに応じたパルス数であるカウンタパルスにより
アドレスＸに対してオフセット量ｊを有するｎビットの
アドレスＹを発生するｎビットアップダウンカウンタを
使用することによって、アドレスのビット数の増加に伴
う回路面積の増大を抑制するものである。
め、請求項１の発明は、演算器を使用しないで、オフセ
ット量ｊに応じたパルス数であるカウンタパルスにより
アドレスＸに対してオフセット量ｊを有するｎビットの
アドレスＹを発生するｎビットアップダウンカウンタを
使用することによって、アドレスのビット数の増加に伴
う回路面積の増大を抑制するものである。
【００１２】具体的に請求項１の発明が講じた解決手段
は、アドレスＸに対するオフセット量ｊに応じたパルス
数であるカウンタパルスを発生するカウンタパルス発生
手段と、上記アドレスＸに対して上記カウンタパルスの
パルス数に対応するオフセット量ｊを有するｎビットの
アドレスＹを発生することが可能であるｎビットアップ
ダウンカウンタと、上記カウンタパルス発生手段から上
記カウンタパルスを受け取ると上記ｎビットアップダウ
ンカウンタに上記アドレスＸに対して該カウンタパルス
のパルス数に対応するオフセット量ｊを有するｎビット
のアドレスＹを発生せしめるアップダウンカウンタ制御
手段とを備えている構成とするものである。
は、アドレスＸに対するオフセット量ｊに応じたパルス
数であるカウンタパルスを発生するカウンタパルス発生
手段と、上記アドレスＸに対して上記カウンタパルスの
パルス数に対応するオフセット量ｊを有するｎビットの
アドレスＹを発生することが可能であるｎビットアップ
ダウンカウンタと、上記カウンタパルス発生手段から上
記カウンタパルスを受け取ると上記ｎビットアップダウ
ンカウンタに上記アドレスＸに対して該カウンタパルス
のパルス数に対応するオフセット量ｊを有するｎビット
のアドレスＹを発生せしめるアップダウンカウンタ制御
手段とを備えている構成とするものである。
【００１３】請求項２の発明は、アドレスＸに応じたロ
ード値を発生すると共にカウンタによりオフセット量ｊ
に応じたパルス数であるカウンタパルスを発生し、ｎビ
ットアップダウンカウンタにより上記ロード値に対応す
るアドレスＸに対して上記カウンタパルスのパルス数に
対応するオフセット量ｊを有するｎビットのアドレスＹ
を発生するものであり、具体的には、アドレスＸに応じ
たロード値を発生するアップダウンカウンタロード値発
生手段と、上記アドレスＸに対するオフセット量ｊに応
じたロード値を発生するカウンタロード値発生手段と、
該カウンタロード値発生手段から上記オフセット量ｊに
応じたロード値を受け取り該ロード値に応じたキャリー
アウトを出力することが可能であるカウンタと、該カウ
ンタが上記カウンタロード値発生手段からのロード値を
受け取ると該カウンタに該ロード値に応じたキャリーア
ウトを出力せしめるカウンタ制御手段と、上記カウンタ
から上記キャリーアウトを受け取ると該キャリーアウト
に応じたパルス数であるカウンタパルスを発生するラッ
チ回路と、上記アップダウンカウンタロード値発生手段
からのロード値を受け取り該ロード値に対応するアドレ
スＸに対して上記カウンタパルスのパルス数に対応する
オフセット量ｊを有するｎビットのアドレスＹを発生す
ることが可能であるｎビットアップダウンカウンタと、
上記ラッチ回路から上記カウンタパルスを受け取り上記
ｎビットアップダウンカウンタが上記アップダウンカウ
ンタロード値発生手段からのロード値を受け取ると該ｎ
ビットアップダウンカウンタに該ロード値に対応するア
ドレスＸに対して該カウンタパルスのパルス数に対応す
るオフセット量ｊを有するｎビットのアドレスＹを発生
せしめるアップダウンカウンタ制御手段とを備えている
構成とするものである。
ード値を発生すると共にカウンタによりオフセット量ｊ
に応じたパルス数であるカウンタパルスを発生し、ｎビ
ットアップダウンカウンタにより上記ロード値に対応す
るアドレスＸに対して上記カウンタパルスのパルス数に
対応するオフセット量ｊを有するｎビットのアドレスＹ
を発生するものであり、具体的には、アドレスＸに応じ
たロード値を発生するアップダウンカウンタロード値発
生手段と、上記アドレスＸに対するオフセット量ｊに応
じたロード値を発生するカウンタロード値発生手段と、
該カウンタロード値発生手段から上記オフセット量ｊに
応じたロード値を受け取り該ロード値に応じたキャリー
アウトを出力することが可能であるカウンタと、該カウ
ンタが上記カウンタロード値発生手段からのロード値を
受け取ると該カウンタに該ロード値に応じたキャリーア
ウトを出力せしめるカウンタ制御手段と、上記カウンタ
から上記キャリーアウトを受け取ると該キャリーアウト
に応じたパルス数であるカウンタパルスを発生するラッ
チ回路と、上記アップダウンカウンタロード値発生手段
からのロード値を受け取り該ロード値に対応するアドレ
スＸに対して上記カウンタパルスのパルス数に対応する
オフセット量ｊを有するｎビットのアドレスＹを発生す
ることが可能であるｎビットアップダウンカウンタと、
上記ラッチ回路から上記カウンタパルスを受け取り上記
ｎビットアップダウンカウンタが上記アップダウンカウ
ンタロード値発生手段からのロード値を受け取ると該ｎ
ビットアップダウンカウンタに該ロード値に対応するア
ドレスＸに対して該カウンタパルスのパルス数に対応す
るオフセット量ｊを有するｎビットのアドレスＹを発生
せしめるアップダウンカウンタ制御手段とを備えている
構成とするものである。
【００１４】
【作用】請求項１の構成により、カウンタパルス発生手
段はオフセット量ｊに応じたパルス数であるカウンタパ
ルスを発生する。これにより、ｎビットアップダウンカ
ウンタは、アドレスＸに対して上記カウンタパルスのパ
ルス数に対応するオフセット量ｊを有するアドレスＹを
発生する。従って、従来のアドレス発生回路の演算器の
代わりにｎビットアップダウンカウンタを用いることが
できる。このため、アドレス発生回路の回路規模を小さ
くすることができ、アドレスのビット数の増加に伴う回
路面積の増大を抑制することができる。
段はオフセット量ｊに応じたパルス数であるカウンタパ
ルスを発生する。これにより、ｎビットアップダウンカ
ウンタは、アドレスＸに対して上記カウンタパルスのパ
ルス数に対応するオフセット量ｊを有するアドレスＹを
発生する。従って、従来のアドレス発生回路の演算器の
代わりにｎビットアップダウンカウンタを用いることが
できる。このため、アドレス発生回路の回路規模を小さ
くすることができ、アドレスのビット数の増加に伴う回
路面積の増大を抑制することができる。
【００１５】請求項２の構成により、アップダウンカウ
ンタロード値発生手段がアドレスＸに応じたロード値を
発生すると共にカウンタによりオフセット量ｊに応じた
パルス数であるカウンタパルスが発生するため、ｎビッ
トアップダウンカウンタは上記ロード値に対応するアド
レスＸに対して上記カウンタパルスのパルス数に対応す
るオフセット量ｊを有するｎビットのアドレスＹを発生
することができる。
ンタロード値発生手段がアドレスＸに応じたロード値を
発生すると共にカウンタによりオフセット量ｊに応じた
パルス数であるカウンタパルスが発生するため、ｎビッ
トアップダウンカウンタは上記ロード値に対応するアド
レスＸに対して上記カウンタパルスのパルス数に対応す
るオフセット量ｊを有するｎビットのアドレスＹを発生
することができる。
【００１６】従って、従来のアドレス発生回路の演算器
の代わりにｎビットアップダウンカウンタを用いること
ができるため、アドレス発生回路の回路規模を小さくす
ることができ、アドレスのビット数の増加に伴う回路面
積の増大を抑制することができる。
の代わりにｎビットアップダウンカウンタを用いること
ができるため、アドレス発生回路の回路規模を小さくす
ることができ、アドレスのビット数の増加に伴う回路面
積の増大を抑制することができる。
【００１７】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【００１８】図１、図２及び図３は上記実施例に係るア
ドレス発生回路１を示しており、同図において、アドレ
ス発生回路１は、カウンタパルス発生回路１０と１０ビ
ットアップダウンカウンタ２０とアップダウンカウンタ
制御回路３０とアップダウンカウンタロード値発生回路
４０とを備えている。カウンタパルス発生回路１０は、
３ビットダウンカウンタ１１とカウンタ制御回路１２と
カウンタロード値発生回路１３とラッチ回路１４とを有
している。
ドレス発生回路１を示しており、同図において、アドレ
ス発生回路１は、カウンタパルス発生回路１０と１０ビ
ットアップダウンカウンタ２０とアップダウンカウンタ
制御回路３０とアップダウンカウンタロード値発生回路
４０とを備えている。カウンタパルス発生回路１０は、
３ビットダウンカウンタ１１とカウンタ制御回路１２と
カウンタロード値発生回路１３とラッチ回路１４とを有
している。
【００１９】以上のように構成されたアドレス発生回路
１が画像処理システムの半導体記憶装置に適用された場
合における該半導体記憶装置のメモリー動作とアドレス
発生回路１の回路動作との関係を図面に基づいて説明す
る。ここで、上記画像処理システムにおいては、画像の
１フィールドが５６８ラインで構成されており、メモリ
ー動作は各ラインごとに６０メモリーサイクル（ただ
し、１メモリーサイクル＝１６クロック）の時間を要す
るものとする。
１が画像処理システムの半導体記憶装置に適用された場
合における該半導体記憶装置のメモリー動作とアドレス
発生回路１の回路動作との関係を図面に基づいて説明す
る。ここで、上記画像処理システムにおいては、画像の
１フィールドが５６８ラインで構成されており、メモリ
ー動作は各ラインごとに６０メモリーサイクル（ただ
し、１メモリーサイクル＝１６クロック）の時間を要す
るものとする。
【００２０】図４は上記画像処理システムにおける１ラ
インに対するメモリー動作とアドレス発生回路１の信号
との関係を示しており、図４において、ＹＲ及びＣＲは
カウンタパルス発生回路１０のカウンタロード値発生回
路１３に入力される制御信号を示しており、ＭＣＹはカ
ウンタパルス発生回路１０のカウンタ制御回路１２に入
力される制御信号を示している。ＵＣＹはアップダウン
カウンタ制御回路３０を通じて１０ビットアップダウン
カウンタ２０のＵＮＤ端子に入力されると共にアップダ
ウンカウンタロード値発生回路４０に入力される制御信
号を示している。
インに対するメモリー動作とアドレス発生回路１の信号
との関係を示しており、図４において、ＹＲ及びＣＲは
カウンタパルス発生回路１０のカウンタロード値発生回
路１３に入力される制御信号を示しており、ＭＣＹはカ
ウンタパルス発生回路１０のカウンタ制御回路１２に入
力される制御信号を示している。ＵＣＹはアップダウン
カウンタ制御回路３０を通じて１０ビットアップダウン
カウンタ２０のＵＮＤ端子に入力されると共にアップダ
ウンカウンタロード値発生回路４０に入力される制御信
号を示している。
【００２１】また、ＣＬＤはカウンタパルス発生回路１
０のカウンタロード値発生回路１３から出力されるロー
ド値を示しており、ｊはオフセット量であり、０、１、
２、…、６または７である。メモリー動作においてＲは
リード動作をＷはライト動作を示しており、ＭＡは１０
ビットアップダウンカウンタ２０から出力されるメモリ
ーアドレスを示している。
０のカウンタロード値発生回路１３から出力されるロー
ド値を示しており、ｊはオフセット量であり、０、１、
２、…、６または７である。メモリー動作においてＲは
リード動作をＷはライト動作を示しており、ＭＡは１０
ビットアップダウンカウンタ２０から出力されるメモリ
ーアドレスを示している。
【００２２】メモリーサイクルｍｃ５７におけるリード
動作ＲはこのときのメモリーアドレスＭＡであるアドレ
スＸi-jに対して行われる。同様に、メモリーサイクル
ｍｃ４１、ｍｃ３３、ｍｃ２６、ｍｃ４におけるメモリ
ー動作はアドレスＸi+1、Ｘi-j、Ｘi、Ｘi-3に対して行
われる。ここで、アドレスＸi-jはアドレスＸiに対して
オフセット量ｊを有するアドレスである。
動作ＲはこのときのメモリーアドレスＭＡであるアドレ
スＸi-jに対して行われる。同様に、メモリーサイクル
ｍｃ４１、ｍｃ３３、ｍｃ２６、ｍｃ４におけるメモリ
ー動作はアドレスＸi+1、Ｘi-j、Ｘi、Ｘi-3に対して行
われる。ここで、アドレスＸi-jはアドレスＸiに対して
オフセット量ｊを有するアドレスである。
【００２３】以下、メモリーサイクルｍｃ５８、ｍｃ５
７、ｍｃ５６及びｍｃ５５におけるアドレス発生回路１
の回路動作を図面に基づいて説明する。ここでは、オフ
セット量ｊ＝７の場合について説明を行なう。
７、ｍｃ５６及びｍｃ５５におけるアドレス発生回路１
の回路動作を図面に基づいて説明する。ここでは、オフ
セット量ｊ＝７の場合について説明を行なう。
【００２４】まず、メモリーサイクルｍｃ５８におい
て、カウンタパルス発生回路１０のカウンタロード値発
生回路１３は、制御信号ＹＲ、ＣＲにより、Ｈｉｇｈレ
ベルまたはＬｏｗレベルに設定された信号ａ0〜ａ3を入
力し、オフセット量ｊ＝７をロード値ＣＬＤとして発生
して３ビットダウンカウンタ１１に出力する。また、カ
ウンタ制御回路１２は、図５に示すようなクロックＣＬ
Ｋと信号Ｐ0〜Ｐ3と制御信号ＭＣＹとを入力し、制御信
号ＣＣ0、ＣＣ1、ＣＣ2を３ビットダウンカウンタ１１
のＣＩ、ＮＬ、ＮＥ端子にそれぞれ出力すると共に制御
信号ＣＣ3をラッチ回路１４のＳ端子に出力する。
て、カウンタパルス発生回路１０のカウンタロード値発
生回路１３は、制御信号ＹＲ、ＣＲにより、Ｈｉｇｈレ
ベルまたはＬｏｗレベルに設定された信号ａ0〜ａ3を入
力し、オフセット量ｊ＝７をロード値ＣＬＤとして発生
して３ビットダウンカウンタ１１に出力する。また、カ
ウンタ制御回路１２は、図５に示すようなクロックＣＬ
Ｋと信号Ｐ0〜Ｐ3と制御信号ＭＣＹとを入力し、制御信
号ＣＣ0、ＣＣ1、ＣＣ2を３ビットダウンカウンタ１１
のＣＩ、ＮＬ、ＮＥ端子にそれぞれ出力すると共に制御
信号ＣＣ3をラッチ回路１４のＳ端子に出力する。
【００２５】３ビットダウンカウンタ１１は、カウンタ
制御回路１２からの制御信号ＣＣ0〜ＣＣ3により制御さ
れ、カウンタロード値発生回路１３からのロード値ＣＬ
Ｄであるオフセット量ｊ＝７に応じたキャリーアウトＣ
Ｏをラッチ回路１４のＲ端子に出力する。そして、ラッ
チ回路１４は、カウンタ制御回路１２からの制御信号Ｃ
Ｃ3によりセットされ３ビットダウンカウンタ１１から
のキャリーアウトＣＯによりリセットされることによっ
てカウンタパルスＡＳＣを発生する。このカウンタパル
スＡＳＣのパルス数は、３ビットダウンカウンタ１１か
らのキャリーアウトＣＯに応じて決定され、オフセット
量ｊ＝７と同数になる（図５参照）。
制御回路１２からの制御信号ＣＣ0〜ＣＣ3により制御さ
れ、カウンタロード値発生回路１３からのロード値ＣＬ
Ｄであるオフセット量ｊ＝７に応じたキャリーアウトＣ
Ｏをラッチ回路１４のＲ端子に出力する。そして、ラッ
チ回路１４は、カウンタ制御回路１２からの制御信号Ｃ
Ｃ3によりセットされ３ビットダウンカウンタ１１から
のキャリーアウトＣＯによりリセットされることによっ
てカウンタパルスＡＳＣを発生する。このカウンタパル
スＡＳＣのパルス数は、３ビットダウンカウンタ１１か
らのキャリーアウトＣＯに応じて決定され、オフセット
量ｊ＝７と同数になる（図５参照）。
【００２６】このようにして、カウンタパルス発生回路
１０においてカウンタパルスＡＳＣが発生する。
１０においてカウンタパルスＡＳＣが発生する。
【００２７】同じくメモリーサイクルｍｃ５８におい
て、アップダウンカウンタロード値発生回路４０は、Ｈ
ｉｇｈレベルまたはＬｏｗレベルに設定された信号ｂ0
〜ｂ6、ｂ8と制御信号ＵＣＹとを入力し、アドレスＸi
をロード値ＵＬＤとして発生して１０ビットアップダウ
ンカウンタ２０に出力する。また、アップダウンカウン
タ制御回路３０は、ＨｉｇｈレベルまたはＬｏｗレベル
に設定された信号ｂ7〜ｂ10と、メモリーアドレスＭＡ
が最大値のときにＨｉｇｈレベルとなる信号ＭＡＬと、
メモリーアドレスＭＡが最小値のときにＨｉｇｈレベル
となる信号ＭＩＬと、図６に示すようなクロックＣＬＫ
と、制御信号ＵＣＹと、カウンタパルス発生回路１０が
発生したカウンタパルスＡＳＣとを入力し、制御信号Ｕ
0、Ｕ1、Ｕ2、ＵＣＹを１０ビットアップダウンカウン
タ２０のＣＩ、ＮＬ、ＮＥ、ＵＮＤ端子にそれぞれ出力
する。このとき、図６に示すように、制御信号ＵＣＹが
Ｌｏｗレベルであるため、１０ビットアップダウンカウ
ンタ２０から出力されるメモリーアドレスＭＡは、アド
レスＸi、Ｘi-1、Ｘi-2、…と１ずつ小さくなってい
く。
て、アップダウンカウンタロード値発生回路４０は、Ｈ
ｉｇｈレベルまたはＬｏｗレベルに設定された信号ｂ0
〜ｂ6、ｂ8と制御信号ＵＣＹとを入力し、アドレスＸi
をロード値ＵＬＤとして発生して１０ビットアップダウ
ンカウンタ２０に出力する。また、アップダウンカウン
タ制御回路３０は、ＨｉｇｈレベルまたはＬｏｗレベル
に設定された信号ｂ7〜ｂ10と、メモリーアドレスＭＡ
が最大値のときにＨｉｇｈレベルとなる信号ＭＡＬと、
メモリーアドレスＭＡが最小値のときにＨｉｇｈレベル
となる信号ＭＩＬと、図６に示すようなクロックＣＬＫ
と、制御信号ＵＣＹと、カウンタパルス発生回路１０が
発生したカウンタパルスＡＳＣとを入力し、制御信号Ｕ
0、Ｕ1、Ｕ2、ＵＣＹを１０ビットアップダウンカウン
タ２０のＣＩ、ＮＬ、ＮＥ、ＵＮＤ端子にそれぞれ出力
する。このとき、図６に示すように、制御信号ＵＣＹが
Ｌｏｗレベルであるため、１０ビットアップダウンカウ
ンタ２０から出力されるメモリーアドレスＭＡは、アド
レスＸi、Ｘi-1、Ｘi-2、…と１ずつ小さくなってい
く。
【００２８】そして、メモリーサイクルｍｃ５７におい
て、１０ビットアップダウンカウンタ２０は、アドレス
Ｘiに対してオフセット量ｊ＝７を有するアドレスＸi-7
を発生せしめる。
て、１０ビットアップダウンカウンタ２０は、アドレス
Ｘiに対してオフセット量ｊ＝７を有するアドレスＸi-7
を発生せしめる。
【００２９】次に、メモリーサイクルｍｃ５６におい
て、カウンタパルス発生回路１０は、上記メモリーサイ
クルｍｃ５８における動作と同様の動作により、オフセ
ット量ｊ＝７と同数のパルス数であるカウンタパルスＡ
ＳＣを発生する。
て、カウンタパルス発生回路１０は、上記メモリーサイ
クルｍｃ５８における動作と同様の動作により、オフセ
ット量ｊ＝７と同数のパルス数であるカウンタパルスＡ
ＳＣを発生する。
【００３０】このとき、図７に示すように、制御信号Ｕ
ＣＹが１メモリーサイクルに亘ってＨｉｇｈレベルであ
るため、アップダウンカウンタロード値発生回路４０は
アドレスＸi-7をロード値ＵＬＤとして発生し、１０ビ
ットアップダウンカウンタ２０から出力されるメモリー
アドレスＭＡは、アドレスＸi-7、Ｘi-6、Ｘi-5、…と
１ずつ大きくなっていく。
ＣＹが１メモリーサイクルに亘ってＨｉｇｈレベルであ
るため、アップダウンカウンタロード値発生回路４０は
アドレスＸi-7をロード値ＵＬＤとして発生し、１０ビ
ットアップダウンカウンタ２０から出力されるメモリー
アドレスＭＡは、アドレスＸi-7、Ｘi-6、Ｘi-5、…と
１ずつ大きくなっていく。
【００３１】そして、メモリーサイクルｍｃ５５におい
て、１０ビットアップダウンカウンタ２０は、アドレス
Ｘi-7に対してオフセット量ｊ＝７を有するアドレスＸi
を発生する。
て、１０ビットアップダウンカウンタ２０は、アドレス
Ｘi-7に対してオフセット量ｊ＝７を有するアドレスＸi
を発生する。
【００３２】以上のように上記実施例に係るアドレス発
生回路においては、カウンタパルス発生回路１０がオフ
セット量ｊに応じたパルス数であるカウンタパルスを発
生する。これにより、１０ビットアップダウンカウンタ
は特定のアドレスに対してオフセット量ｊを有する１０
ビットのアドレスを発生することができる。
生回路においては、カウンタパルス発生回路１０がオフ
セット量ｊに応じたパルス数であるカウンタパルスを発
生する。これにより、１０ビットアップダウンカウンタ
は特定のアドレスに対してオフセット量ｊを有する１０
ビットのアドレスを発生することができる。
【００３３】従って、従来のアドレス発生回路の演算器
の代わりにアップダウンカウンタを用いることができる
ため、アドレス発生回路の回路規模を小さくすることが
でき、アドレスのビット数の増加に伴う回路面積の増大
を抑制することができる。
の代わりにアップダウンカウンタを用いることができる
ため、アドレス発生回路の回路規模を小さくすることが
でき、アドレスのビット数の増加に伴う回路面積の増大
を抑制することができる。
【００３４】
【発明の効果】以上説明したように、請求項１の発明に
係るアドレス発生回路によると、演算器を使用すること
なく、オフセット量ｊに応じたパルス数であるカウンタ
パルスによりｎビットアップダウンカウンタがアドレス
Ｘに対してオフセット量ｊを有するｎビットのアドレス
Ｙを発生することができるため、アドレスのビット数の
増加に伴う回路面積の増大を抑制することができるの
で、チップ面積を縮小させることが可能である。
係るアドレス発生回路によると、演算器を使用すること
なく、オフセット量ｊに応じたパルス数であるカウンタ
パルスによりｎビットアップダウンカウンタがアドレス
Ｘに対してオフセット量ｊを有するｎビットのアドレス
Ｙを発生することができるため、アドレスのビット数の
増加に伴う回路面積の増大を抑制することができるの
で、チップ面積を縮小させることが可能である。
【００３５】請求項２の発明に係るアドレス発生回路に
よると、アドレスＸに応じたロード値を発生すると共に
カウンタによりオフセット量ｊに応じたパルス数である
カウンタパルスが発生するため、ｎビットアップダウン
カウンタが上記ロード値に対応するアドレスＸに対して
上記カウンタパルスのパルス数に対応するオフセット量
ｊを有するｎビットのアドレスＹを発生することができ
る。
よると、アドレスＸに応じたロード値を発生すると共に
カウンタによりオフセット量ｊに応じたパルス数である
カウンタパルスが発生するため、ｎビットアップダウン
カウンタが上記ロード値に対応するアドレスＸに対して
上記カウンタパルスのパルス数に対応するオフセット量
ｊを有するｎビットのアドレスＹを発生することができ
る。
【００３６】従って、アドレスのビット数の増加に伴う
回路面積の増大を抑制することができるため、チップ面
積を縮小させることが可能である。
回路面積の増大を抑制することができるため、チップ面
積を縮小させることが可能である。
【図１】本発明の一実施例に係るアドレス発生回路を示
すブロック図である。
すブロック図である。
【図２】上記アドレス発生回路のカウンタパルス発生回
路を示す配線図である。
路を示す配線図である。
【図３】上記アドレス発生回路の１０ビットアップダウ
ンカウンタ、アップダウンカウンタ制御回路及びアップ
ダウンカウンタロード値発生回路を示す配線図である。
ンカウンタ、アップダウンカウンタ制御回路及びアップ
ダウンカウンタロード値発生回路を示す配線図である。
【図４】上記アドレス発生回路の動作とメモリー動作と
の関係を示すタイムチャート図である。
の関係を示すタイムチャート図である。
【図５】上記アドレス発生回路のカウンタパルス発生回
路の動作を示すタイムチャート図である。
路の動作を示すタイムチャート図である。
【図６】上記アドレス発生回路の１０ビットアップダウ
ンカウンタの動作を示すタイムチャート図である。
ンカウンタの動作を示すタイムチャート図である。
【図７】上記アドレス発生回路の１０ビットアップダウ
ンカウンタの動作を示すタイムチャート図である。
ンカウンタの動作を示すタイムチャート図である。
【図８】従来のアドレス発生回路を示すブロック図であ
る。
る。
【図９】上記従来のアドレス発生回路の動作を示すタイ
ムチャート図である。
ムチャート図である。
【図１０】上記従来のアドレス発生回路の演算器を示す
論理回路図である。
論理回路図である。
【図１１】上記従来のアドレス発生回路を適用する半導
体記憶装置のメモリーセルの配置を示す図である。
体記憶装置のメモリーセルの配置を示す図である。
１ アドレス発生回路 １０ カウントパルス発生回路（カウントパルス発生手
段） １１ ３ビットダウンカウンタ １２ カウンタ制御回路（カウンタ制御手段） １３ カウンタロード値発生回路（カウンタロード値発
生手段） １４ ラッチ回路 ２０ １０ビットアップダウンカウンタ ３０ アップダウンカウンタ制御回路（アップダウンカ
ウンタ制御手段） ４０ アップダウンカウンタロード値発生回路（アップ
ダウンカウンタロード値発生手段）
段） １１ ３ビットダウンカウンタ １２ カウンタ制御回路（カウンタ制御手段） １３ カウンタロード値発生回路（カウンタロード値発
生手段） １４ ラッチ回路 ２０ １０ビットアップダウンカウンタ ３０ アップダウンカウンタ制御回路（アップダウンカ
ウンタ制御手段） ４０ アップダウンカウンタロード値発生回路（アップ
ダウンカウンタロード値発生手段）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−243083（ＪＰ，Ａ) 特開 平３−182946（ＪＰ，Ａ) 特開 昭62−67633（ＪＰ，Ａ) 特開 昭56−68994（ＪＰ，Ａ) 実開 昭63−24798（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 7/00 318 G06F 5/06 G06F 12/02
Claims (2)
- 【請求項１】 アドレスＸに対するオフセット量ｊに応
じたパルス数であるカウンタパルスを発生するカウンタ
パルス発生手段と、上記アドレスＸに対して上記カウン
タパルスのパルス数に対応するオフセット量ｊを有する
ｎビットのアドレスＹを発生することが可能であるｎビ
ットアップダウンカウンタと、上記カウンタパルス発生
手段から上記カウンタパルスを受け取ると上記ｎビット
アップダウンカウンタに上記アドレスＸに対して該カウ
ンタパルスのパルス数に対応するオフセット量ｊを有す
るｎビットのアドレスＹを発生せしめるアップダウンカ
ウンタ制御手段とを備えていることを特徴とするアドレ
ス発生回路。 - 【請求項２】 アドレスＸに応じたロード値を発生する
アップダウンカウンタロード値発生手段と、上記アドレ
スＸに対するオフセット量ｊに応じたロード値を発生す
るカウンタロード値発生手段と、該カウンタロード値発
生手段から上記オフセット量ｊに応じたロード値を受け
取り該ロード値に応じたキャリーアウトを出力すること
が可能であるカウンタと、該カウンタが上記カウンタロ
ード値発生手段からのロード値を受け取ると該カウンタ
に該ロード値に応じたキャリーアウトを出力せしめるカ
ウンタ制御手段と、上記カウンタから上記キャリーアウ
トを受け取ると該キャリーアウトに応じたパルス数であ
るカウンタパルスを発生するラッチ回路と、上記アップ
ダウンカウンタロード値発生手段からのロード値を受け
取り該ロード値に対応するアドレスＸに対して上記カウ
ンタパルスのパルス数に対応するオフセット量ｊを有す
るｎビットのアドレスＹを発生することが可能であるｎ
ビットアップダウンカウンタと、上記ラッチ回路から上
記カウンタパルスを受け取り上記ｎビットアップダウン
カウンタが上記アップダウンカウンタロード値発生手段
からのロード値を受け取ると該ｎビットアップダウンカ
ウンタに該ロード値に対応するアドレスＸに対して該カ
ウンタパルスのパルス数に対応するオフセット量ｊを有
するｎビットのアドレスＹを発生せしめるアップダウン
カウンタ制御手段とを備えていることを特徴とするアド
レス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25808992A JP3205074B2 (ja) | 1992-09-28 | 1992-09-28 | アドレス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25808992A JP3205074B2 (ja) | 1992-09-28 | 1992-09-28 | アドレス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06111562A JPH06111562A (ja) | 1994-04-22 |
| JP3205074B2 true JP3205074B2 (ja) | 2001-09-04 |
Family
ID=17315362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25808992A Expired - Fee Related JP3205074B2 (ja) | 1992-09-28 | 1992-09-28 | アドレス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3205074B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789938A (en) * | 1996-09-04 | 1998-08-04 | Xilinx, Inc. | Structure and method for reading blocks of data from selectable points in a memory device |
-
1992
- 1992-09-28 JP JP25808992A patent/JP3205074B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06111562A (ja) | 1994-04-22 |
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Legal Events
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|---|---|---|---|
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