JP2856064B2

JP2856064B2 - ディジタルフィルタ

Info

Publication number: JP2856064B2
Application number: JP6173594A
Authority: JP
Inventors: 善朗石澤
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1994-03-30
Filing date: 1994-03-30
Publication date: 1999-02-10
Anticipated expiration: 2014-02-10
Also published as: JPH07273600A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速演算を行うディジタ
ルフィルタに関し、特にフィルタ演算のうち乗算をＲＡ
Ｍ（ＲａｍｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）をも
ちいて行うディジタルフィルタに関する。

【０００２】

【従来の技術】一般に、ディジタルフィルタの演算部分
を構成する構成要素として、（１）乗算器を使用する場
合、（２）ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒ
ｙ）を使用する場合、および（３）ＲＡＭ（Ｒａｎｄｏ
ｍＡｃｃｅｓｓＭｅｍｏｒｙ）を使用する場合、の
３通りの構成要素が公知である。

【０００３】この３つの構成要素の特徴をディジタルフ
ィルタの動作速度とこのディジタルフィルタを半導体チ
ップ上に形成した半導体チップのチップの面積に着目し
て比較してみると、各構成要素とも動作速度の面ではほ
ぼ同等の性能を実現することが可能であるが、半導体チ
ップ上のディジタルフィルタの占有面積はＲＯＭ構成が
いちばん大きく、次に乗算器の構成であり、ＲＡＭの構
成の順となる。

【０００４】例えば、ＲＯＭにより（８×８）の乗算器
を構成した場合、全ての乗算結果を書き込んで置く必要
があるため、２の１６乗＝６５５３６ビット語のデータ
が必要となり出力が１６ビットであるからさらに１６倍
して６５５３６×１６＝１０８４５７６ビットと約１Ｍ
ビットのメモリが必要になる。

【０００５】ＲＯＭの代わりにＲＡＭを用いた場合の出
力は、同じ１ビットであるが係数に応じて内容データの
書換が可能であるため、入力は８本のみでよく、２の８
乗＝２５６語となり１６倍して２５６×１６＝４０９６
ビットで済む。ＲＯＭの集積度は、一般にＲＡＭの４倍
以上であるが、ビット数が２５６倍必要になるため、明
らかにＲＡＭに比べＲＯＭがはるかに大きくなる事がわ
かる。

【０００６】また、乗算器を使用するディジタルフィル
タは、加算器をビット数だけマトリクス上に配置した単
純な並列加算器の場合は比較的小さい面積で実現が可能
であるが、高速化のためにはＢｏｏｔｈのアルゴリズ
ム、キャリーセーブアダーおよびパイプライン演算のそ
れぞれの採用等が必要になり回路が複雑になり素子数も
増えて回路面積が増大する傾向にある。

【０００７】４個のＲＡＭを用いて４タップのＦＩＲ
（有限インパルス応答）型フィルタを構成した第１の従
来のディジタルフィルタの具体的構成例の一例を示す図
７を参照すると、このＲＡＭを用いた第１の従来のディ
ジタルフィルタは、演算開始前に予め入力データと係数
とを乗算した結果（以下係数演算データと略す）を入力
データに対応したアドレスに格納して置く必要がある。

【０００８】この係数演算データ設定時において、第１
の従来のディジタルフィルタのデー選択器７９は係数演
算データ入力７２より入力される係数演算データを、制
御信号入力端子７４より入力される制御信号に応じてＲ
ＡＭ７５の４つのＲＡＭの中から一つを選択して供給し
アドレスデコーダ７８から供給されるアドレスに対応し
て格納する。

【０００９】次に、この第１のデジタルフィルタのフィ
ルタ演算時においては、アドレスデコーダ７８はデータ
入力端子７１から入力された所定のディジタルデータを
アドレスに変換して４つのＲＡＭからなるＲＡＭ７５に
供給する。ＲＡＭ７５は入力されたアドレスに対応して
既に格納済の係数演算データを出力し、遅延回路（２２
ａ〜２２ｃ）により所定期間遅延された後、加算器（２
３ａ〜２３ｃ）により加算してフィルタ演算を行いデー
タ出力端子７３より出力する。

【００１０】この様な構成により、ディジタルフィルタ
の係数を容易に変更可能な小型で高速なディジタルフィ
ルタを提供する事ができる。

【００１１】しかしながら、この第１の従来のディジタ
ルフィルタは、前述の様にＲＡＭを使えば高速で回路面
積の小さいディジタルフィルタを構成する事が可能であ
るが、フィルタ演算の前に大量のデータをＲＡＭに格納
する必要があるため係数変更に時間がかかるという欠点
がある。

【００１２】例えば、前述のディジタルフィルタの係数
および入力のそれぞれが８ビットで出力が１６ビットの
場合、１タップ当たり４０９６ビットの係数演算データ
が必要になり、４タップでは１６３８４ビットのデータ
が必要となる。これは多くのタップ数を必要とするシス
テム、例えばゴースト・リデューサ・システムの場合、
最大６４０タップのフィルタが必要とされ、この場合４
０９６ビット×６４０＝２６２１４４０ビットと膨大な
データが必要になるシステムにおいては無視出来ないも
のとなる。

【００１３】さらに、このデータをすべてシリアル転送
したとすると、係数の変更に２６２１４４０クロック必
要となり、仮に１６ビットパラレルに転送したとしても
１６３８４０クロック必要になる。またこの転送速度は
外部ＣＰＵの性能に非常に依存する。

【００１４】この欠点を改善し、データ転送時間を短く
した第２の従来のディジタルフィルタは、例えば、特開
平４−２２２１１１号公報に開示されている。この第２
の従来例のディジタルフィルタの構成を図８に示す。

【００１５】この第２の従来例のディジタルフィルタは
図７に示す第１の従来例のディジタルフィルタと同様に
４個のＲＡＭを用いて４タップのＦＩＲフィルタを構成
している。

【００１６】この第２の従来例のディジタルフィルタは
係数演算データを外部からロードせずに内部発生する乗
算器９３を有する構成である。

【００１７】次に、この第２の従来例のディジタルフィ
ルタの動作を図８を参照して説明する。

【００１８】図８を参照すると、まず、係数データ入力
端子８２より入力されレジスタ９１に格納された係数デ
ータはカウンタ９２が発生する内部アドレスと乗算器９
３において乗算される。乗算信号は制御信号端子８４よ
り入力される制御信号に従ってデータ選択器８６により
ＲＡＭ８５の中から選択されたＲＡＭに、アドレスデコ
ーダ８８を介して与えられた内部アドレスに対応して格
納される。

【００１９】フィルタ演算に関しての動作は、先に図７
に示す第１の従来例のディジタルフィルタと同一である
ので説明は省略する。

【００２０】このように、ＲＡＭに格納するデータを内
部で演算により発生することで、第１の従来例では４０
９６ビットのデータをロードする必要があったが、第２
の従来例においては、各タップの係数データだけをロー
ドすれば良いので８ビット×４タップ＝３２ビットのデ
ータをロードするだけで良い。

【００２１】

【発明が解決しようとする課題】しかしながら、この従
来例のディジタルフィルタは、ＲＡＭに格納するデータ
を演算するのにタップ当たり２の８乗＝２５６回の演算
が必要になり、４タップで２５６×４＝１０２４回の演
算が必要になる。一回の演算及び一回のデータロードが
それぞれ１クロックで行われるとすると、データのロー
ドに３２クロック、ＲＡＭ格納データの演算に１０２４
クロック、計１０５６クロック分の時間が係数変更に必
要である。さらにこれを６４０タップの場合に拡張する
とデータのロードに６４０×８＝５１２０クロック、Ｒ
ＡＭ格納データの演算に６４０×２５６クロック＝１６
３８４０クロックの時間が必要となる。

【００２２】すなわち、外部ＣＰＵへの依存度を減らす
意味では効果があったが、全体として係数変更に時間が
かかる問題点が依然としてあった。

【００２３】したがって本発明の目的は、係数変更の時
間を削減し高速動作のできるディジタルフィルタを提供
することにある。

【００２４】

【課題を解決するための手段】本発明のディジタルフィ
ルタは、ディジタルフィルタの係数であるディジタル信
号から成る係数信号を前記係数信号に相当する内部アド
レス信号に対応する内部アドレスに格納する記憶手段
と、前記内部アドレスを発生する内部アドレス発生手段
と、前記係数信号設定時には前記内部アドレス信号を選
択しフィルタ演算時には入力信号を選択して前記記憶手
段に与えるアドレス選択手段とを備え、前記フィルタ演
算を前記記憶手段に蓄えられた前記ディジタル信号を用
いて行うディジタルフィルタにおいて、各タップ毎に前
記係数信号を受けると共に保持する係数信号保持手段と
前記係数信号を順次累積加算する累積加算手段とを含む
データ発生手段とを備え、前記係数信号設定時には前記
累積加算手段により発生した累積加算信号を前記記憶手
段の前記内部アドレス信号に対応したアドレスに格納す
る構成である。

【００２５】また、本発明のディジタルフィルタの前記
各タップには、前記係数信号の共通な信号を受ける構成
とすることもできる。

【００２６】またさらに、本発明のディジタルフィルタ
の前記データ発生手段は、前記係数信号を第１の制御信
号により保持する前記係数信号保持手段と、前記係数信
号保持手段の出力を第２の制御信号により制御する遅延
手段と、前記係数信号保持手段の出力と前記遅延手段の
出力を加算する前記累積加算手段とを有する構成とする
こともできる。

【００２７】さらにまた、本発明のディジタルフィルタ
の前記係数信号保持手段は前記第１制御信号のシステム
クロックで制御されるレジスタ回路を含み、前記遅延手
段は前記第２の制御信号とにより前記レジスタ回路の出
力を遅延する遅延回路を含み、前記累積加算手段は加算
器を含む構成とすることもできる。

【００２８】また、本発明の他のディジタルフィルタ
は、ディジタルフィルタの係数であるディジタル信号か
ら成る係数信号を前記係数信号に相当する内部アドレス
信号に対応する内部アドレスに格納する記憶手段と、前
記内部アドレスを発生する内部アドレス発生手段と、前
記係数信号設定時には前記内部アドレス信号を選択しフ
ィルタ演算時には入力信号を選択して前記記憶手段に与
えるアドレス選択手段とを備え、前記フィルタ演算を前
記記憶手段に蓄えられた前記ディジタル信号を用いて行
うディジタルフィルタにおいて、各タップ毎に前記係数
信号を受けると共に保持する係数信号保持手段と前記係
数信号を順次累積加算する累積加算手段とを含むデータ
発生手段と、前記第２の制御信号により制御される第１
および第２の選択手段とを備えて、前記係数信号設定時
には、前記累積加算手段により発生した累積加算信号を
前記記憶手段の前記内部アドレス信号に対応したアドレ
スに格納し、前記フィルタ演算時には、前記記憶手段に
蓄えられた前記ディジタル信号の加算をするデータ加算
器を有する構成である。

【００２９】さらに、本発明の他のディジタルフィルタ
の前記各タップには前記係数信号の共通な信号を受ける
構成とすることもできる。

【００３０】またさらに、本発明のディジタルフィルタ
の前記データ加算器は、第１の制御信号で制御され前記
係数信号を保持するレジスタと、前記記憶手段の出力ま
たは前記レジスタの出力を第２の制御信号で選択する第
１のセレクタと、外部信号の供給を受けるカスケード入
力端子と、加算器の出力信号と前記外部信号を前記第２
の制御信号で選択する第２のセレクタと、この第２のセ
レクタの出力を遅延する遅延回路と、この遅延回路の出
力と前記第１のセレクタの出力とを加算する前記加算器
と、前記加算器の出力を外部へ出力するカスケード出力
端子とを有する構成とすることもできる。

【００３１】

【実施例】次に本発明の実施例のディジタルフィルタを
図面を参照して説明する。

【００３２】図１は本発明の第１の実施例のディジタル
フィルタの構成図であり、図３および図４に示した従来
のディジタルフィルタと同じ構成要素には同一符号を付
している。

【００３３】図１を参照すると、本発明の第１の実施例
のディジタルフィルタは、ディジタル信号からなる入力
信号の供給を受ける入力端子１と、ディジタルフィルタ
の係数であるディジタル信号なる係数データの供給を受
ける入力端子（２ａ〜２ｄ）と、制御信号の供給と受け
る制御信号端子４Ａおよび４Ｂのそれぞれと、入力端子
２より入力される係数データを制御信号端子４Ａより入
力されるシステムクロックにより保持し制御信号端子４
Ｂに入力される制御信号により保持された係数データを
システムクロックに同期してアドレスが一つに増えるに
従って累積加算する４個のデータ発生器（１０ａ〜１０
ｄ）と、システムクロックに同期してアドレスを１づつ
増すアドレス発生をするカウンタ１２と、データ発生器
（１０ａ〜１０ｄ）の累積加算された係数データを記憶
する４個のＲＡＭ（５ａ〜５ｄ）と、係数データ設定時
にカウンタ１２の信号を受けて係数信号データを格納す
るＲＡＭ（５ａ〜５ｄ）の任意の記憶アドレスを生成す
るかまたはフィルタ演算時に入力信号を受けて係数信号
データの格納されているＲＡＭ（５ａ〜５ｄ）の任意記
憶アドレスを生成するアドレスデコーダ８と、入力信号
と係数データを格納する各ＲＡＭ（５ａ〜５ｄ）の出力
を所定期間遅延させる遅延回路（２２ａ〜２２ｃ）と、
この遅延回路（２２ａ〜２２ｃ）により遅延された信号
とＲＡＭ５ｂ，ＲＡＭ５ｃおよびＲＡＭ５ｄのそれぞれ
から読み出された信号を加算するための加算器（２３ａ
〜２３ｃ）と、加算器２３ｃの出力の供給を受ける出力
端子３とを有する。

【００３４】さらに、データ発生器（１０ａ〜１０ｄ）
の具体的構成例を示す図２を参照すると、本発明の第１
の実施例のディジタルフィルタのデータ発生器１０は、
係数信号入力端子２から入力される係数データを保持す
る係数レジスタ１１と、係数レジスタ１１に保持された
係数データを遅延させる遅延回路１４と、この遅延回路
１４の出力信号と次のシステムクロックで係数レジスタ
１１に保持された係数データを累積する加算器１５と、
加算器１５の出力を出力する出力端子１７とを有する構
成である。

【００３５】この第１の実施例のディジタルフィルタ
は、基本的に加算器と遅延回路からなるデータ発生器を
各タップに備える事で係数変更時間の短縮を図ったもの
である。

【００３６】次に、この実施例のディジタルフィルタの
動作について説明する。

【００３７】再び図１を参照すると、本発明の第１の実
施例のディジタルフィルタの係数データ設定時は、係数
データ入力端子（２ａ〜２ｄ）より入力された係数デー
タが制御信号端子４Ａより入力された制御信号に従って
データ発生器１０の内部の係数レジスタに格納される。
この第１の実施例のディジタルフィルタの各タップ毎の
データ発生器（１０ａ〜１０ｄ）は係数演算データを発
生し、この係数演算データはカウンタ１２の発生する内
部アドレスに応じてＲＡＭ（５ａ〜５ｄ）に格納され
る。

【００３８】次に、データ発生器１０の具体的構成例を
示す再び図２を参照すると、このデータ発生器１０の係
数信号入力端子２から入力された係数データは係数レジ
スタ１１に格納され、システムクロックに同期して加算
器１５によりアドレスが一つ増えるのに従って累積加算
され係数演算データとなる。

【００３９】例えば、係数が５で入力が１の時は、その
係数演算データは５であり、入力が２の時はその係数演
算データは１０であるので、入力ｘを１づつ増やしてい
くと同時に入力ｘに対応する係数演算データＫｘは入力
ｘの１つ前の係数演算データＫ（ｘ−１）に係数を加算
していけば必要な係数演算データが得られる。こうして
得られた係数演算データはカウンタ１２に同期してアド
レスデコーダ８が発生するアドレスに対応してＲＡＭ
（５ａ〜５ｄ）に順に格納される。

【００４０】この第１の実施例のディジタルフィルタの
フィルタ演算に関しては従来例のディジタルフィルタの
フィルタ演算と同様であるのでその詳細な説明は省略す
る。

【００４１】本発明の第１の実施例のディジタルフィル
タは、タップ毎の係数データ発生には従来例のディジタ
ルフィルタと同じだけのクロックが必要であるが、デー
タ演算を並列に行う事が出来るため２５６クロックで全
てのタップにデータロードが可能であり飛躍的に高速化
できる。

【００４２】またデータ発生器１０は加算器、レジスタ
および遅延回路のそれぞれで構成できるため、回路の規
模の増大を抑制することができる。

【００４３】次に、本発明の第２の実施例のディジタル
フィルタについて説明する。

【００４４】図３を参照すると、この第２の実施例のデ
ィジタルフィルタは、第１の実施例のディジタルフィル
タ４個の入力端子（２ａ〜２ｄ）の代りにディジタルフ
ィルタの係数である係数データの供給を受ける１個の入
力端子２を有し、この入力端子２を共通に接続して係数
データを入力するデータ発生器（２０ａ〜２０ｄ）を第
１の実施例のディジタルフィルタのデータ発生器（１０
ａ〜１０ｄ）の代りに置換える以外は、第１の実施例の
ディジタルフィルタの構成要素と同一で同一構成要素に
は同一参照符号を付してある。

【００４５】この第２の実施例のディジタルフィルタの
係数データ設定時には、まずデータ発生器２０ａの係数
レジスタ１１ａに入力端子２から入力される係数データ
Ｋａを保持し、次にデータ発生器２０ｂの係数レジスタ
１１ｂに係数データＫｂを保持し、さらにデータ発生器
２０ｃの係数レジスタ１１ｃに係数データＫｃを保持
し、最後にデータ発生器２０ｄの係数レジスタ１１ｄに
係数データＫｄを保持するようシステムクロックを４ク
ロック分動作させて係数データを保持することができ
る。

【００４６】それ以外の動作は、第１の実施例のディジ
タルフィルタの動作と同じであるので詳細な説明は省略
する。

【００４７】この第２の実施例のディジタルフィルタは
４個の入力端子（２ａ〜２ｄ）を１個の入力端子２に減
じ、さらにデータ発生器（２０ａ〜２０ｄ）への接続線
の４本を１本にすることができるのでその構成の簡略化
が計れる効果がある。

【００４８】次に、本発明の第３の実施例のディジタル
フィルタについて説明する。

【００４９】図４を参照すると、この第３の実施例のデ
ィジタルフィルタは、係数設定時に、ディジタルフィル
タ係数である係数データの供給を受ける入力端子（２ａ
〜２ｄ）から係数データを入力し制御信号端子４Ａおよ
び４Ｂのそれぞれからの制御信号により係数データを累
積加算し、この累積加算係数データをＲＡＭ（５ａ〜５
ｄ）へ格納し、さらにフィルタ演算時には、ＲＡＭ（５
ａ〜５ｄ）に格納された累積加算係数データを所定期間
遅延させ、この遅延された信号とＲＡＭ５ｂ，ＲＡＭ５
ｃおよびＲＡＭ５ｄのそれぞれから読み出された信号を
加算するデータ加算器（２４ａ〜２４ｄ）を第１の実施
例のディジタルフィルタのデータ発生器（１０ａ〜１０
ｄ）および遅延回路（２２ａ〜２２ｃ）および加算器
（２３ａ〜２３ｃ）のそれぞれの代りに有する構成以外
は第１の実施例のディジタルフィルタと同一構成で同一
構成要素には同一参照符号を付して図示してある。

【００５０】図５を参照すると、第３の実施例のディジ
タルフィルタのデータ加算器２４は図２に示すデータ発
生器１０にセレクタ３５および３６ならびにＲＡＭデー
タ入力端子３２、カスケード入力端子３１およびカスケ
ード出力端子３３のそれぞれを追加したものである。セ
レクタ３５および３６のそれぞれを制御信号端子４Ｂか
ら入力される制御信号により制御する事で、加算器１５
の一方の入力信号をＲＡＭデータ入力と係数レジスタと
の選択を可能にし、遅延回路１４の入力信号をカスケー
ド入力と加算器出力データとの選択を可能にすることで
第１の実施例のディジタルフィルタのデータ発生器１０
および遅延回路（２２ａ〜２２ｃ）および加算器（２３
ａ〜２３ｃ）との兼用を可能にし回路の縮小を図ってい
る。

【００５１】次に、本発明の第３の実施例のディジタル
フィルタの動作について説明する。

【００５２】係数設定時には、第１の実施例のディジタ
ルフィルタと同様に係数データ入力端子２より入力され
た係数データは制御信号端子４Ａより入力された制御信
号に従って係数レジスタに格納される。データ加算器
（２４ａ〜２４ｄ）は各タップ毎に係数の累積加算を行
い加算信号をカウンタ１２の発生する内部アドレスに応
じてＲＡＭ（５ａ〜５ｄ）に格納する。

【００５３】またフィルタ演算時にはＲＡＭ（５ａ〜５
ｄ）から出力されるデータをデータ加算（２４ａ〜２４
ｄ）において演算しデータ出力端子３から出力する。

【００５４】次に、本発明の第４の実施例のディジタル
フィルタについて説明する。

【００５５】図６を参照すると、この第４の実施例のデ
ィジタルフィルタは、第３の実施例のディジタルフィル
タの４個の入力端子（２ａ〜２ｄ）の代りにディジタル
フィルタの係数である係数データの供給を受ける１個の
入力端子を有し、この入力端子２を共通に接続して係数
データをデータ発生器（２４ａ〜２４ｄ）に入力する構
成を有する以外は、第３の実施例のディジタルフィルタ
の構成要素と同一で同一構成要素には同一参照符号を付
してある。

【００５６】この第４の実施例のディジタルフィルタの
係数データ設定時には、まずデータ発生器２４ａの係数
レジスタ１１ａに入力端子２から入力される係数データ
Ｋａを保持し、次にデータ発生器２４ｂの係数レジスタ
１１ｂに係数データＫｂを保持し、さらにデータ発生器
２４ｃの係数レジスタ１１ｃに係数データＫｃを保持
し、最後にデータ発生器２４ｄの係数レジスタ１１ｄに
係数データＫｄを保持するようシステムクロックを４ク
ロック分動作させて係数データを保持する。

【００５７】それ以外の動作は、第３の実施例のディジ
タルフィルタの動作と同じであるので詳細な説明は省略
する。

【００５８】この第４の実施例のディジタルフィルタは
４個の入力端子（２ａ〜２ｄ）を１個の入力端子２に減
じ、さらにデータ発生器（２４ａ〜２４ｄ）への接続線
の４本を１本にすることができるので、第２の実施例の
ディジタルフィルタの簡略化された構成とに、その構成
の簡略化が図れる効果がある。

【００５９】

【発明の効果】以上説明したように、本発明は乗算をＲ
ＡＭ（ＲａｍｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）をも
ちいて行うディジタルフィルタに関し、各タップに加算
器、遅延回路および係数レジスタのそれぞれからなるデ
ータ発生器を備える事で回路規模の増大を押さえ、係数
変更時間を飛躍的に短かくすることを可能にしたディジ
タルフィルタが実現できる。

【００６０】本発明によりフィルタ演算が可能になるま
での時間を４タップフィルタの場合で約１／４、６４０
タップフィルタの場合で約１／１８０にそれぞれ短縮で
きるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例のディジタルフィルタの
構成を示すブロック図である。

【図２】図１に示すディジタルフィルタのデータ発生器
の具体的構成を示すブロック図である。

【図３】本発明の第２の実施例のディジタルフィルタの
構成を示すブロック図である。

【図４】本発明の第３の実施例のディジタルフィルタの
構成を示すブロック図である。

【図５】図４に示すディジタルフィルタのデータ加算器
の具体的構成を示すブロック図である。

【図６】本発明の第４の実施例のディジタルフィルタの
構成を示すブロック図である。

【図７】第１の従来のディジタルフィルタの構成を示す
ブロック図である。

【図８】第２の従来のディジタルフィルタの構成を示す
ブロック図である。

【符号の説明】

１データ入力端子２係数データ入力３データ出力４，４Ａ，４Ｂ制御信号入力端子５係数ＲＡＭ６，９データ選択器７，１０データ発生器８，７８アドレスデコーダ１１係数レジスタ１２カウンタ１３乗算器１４，２２ａ〜２２ｃ遅延回路１５，２３ａ〜２３ｃ加算器１７係数演算データ出力端子１８係数演算データ入力端子２４，２４ａ〜２４ｄデータ加算器３１カスケード入力端子３２ＲＡＭデータ入力端子３３カスケード出力端子３５，３６セレクタ

Claims

(57)【特許請求の範囲】

【請求項１】ディジタルフィルタの係数であるディジ
タル信号から成る係数信号を前記係数信号に相当する内
部アドレス信号に対応する内部アドレスに格納する記憶
手段と、前記内部アドレスを発生する内部アドレス発生
手段と、前記係数信号設定時には前記内部アドレス信号
を選択しフィルタ演算時には入力信号を選択して前記記
憶手段に与えるアドレス選択手段とを備え、前記フィル
タ演算を前記記憶手段に蓄えられた前記ディジタル信号
を用いて行うディジタルフィルタにおいて、各タップ毎
に前記係数信号を受けると共に保持する係数信号保持手
段と前記係数信号を順次累積加算する累積加算手段とを
含むデータ発生手段とを備え、前記係数信号設定時には
前記累積加算手段により発生した累積加算信号を前記記
憶手段の前記内部アドレス信号に対応したアドレスに格
納することを特徴とするディジタルフィルタ。
【請求項２】前記各タップには前記係数信号の共通な
信号を受けることを特徴とする請求項１記載のディジタ
ルフィルタ。
【請求項３】前記データ発生手段は、前記係数信号を
第１の制御信号により保持する前記係数信号保持手段
と、前記係数信号保持手段の出力を第２の制御信号によ
り制御する遅延手段と、前記係数信号保持手段の出力と
前記遅延手段の出力を加算する前記累積加算手段とを有
することを特徴とする請求項１または２記載のディジタ
ルフィルタ。
【請求項４】前記係数信号保持手段は前記第１制御信
号のシステムクロックで制御されるレジスタ回路を含
み、前記遅延手段は前記第２の制御信号とにより前記レ
ジスタ回路の出力を遅延する遅延回路を含み、前記累積
加算手段は加算器を含むことを特徴とする請求項１，
２，３または４記載のディジタルフィルタ。
【請求項５】ディジタルフィルタの係数であるディジ
タル信号から成る係数信号を前記係数信号に相当する内
部アドレス信号に対応する内部アドレスに格納する記憶
手段と、前記内部アドレスを発生する内部アドレス発生
手段と、前記係数信号設定時には前記内部アドレス信号
を選択しフィルタ演算時には入力信号を選択して前記記
憶手段に与えるアドレス選択手段とを備え、前記フィル
タ演算を前記記憶手段に蓄えられた前記ディジタル信号
を用いて行うディジタルフィルタにおいて、各タップ毎
に前記係数信号を受けると共に保持する係数信号保持手
段と前記係数信号を順次累積加算する累積加算手段とを
含むデータ発生手段と、前記第２の制御信号により制御
される第１および第２の選択手段とを備えて、前記係数
信号設定時には、前記累積加算手段により発生した累積
加算信号を前記記憶手段の前記内部アドレス信号に対応
したアドレスに格納し、前記フィルタ演算時には、前記
記憶手段に蓄えられた前記ディジタル信号の加算をする
データ加算器を有することを特徴とするディジタルフィ
ルタ。
【請求項６】前記各タップには前記係数信号の共通な
信号を受けることを特徴とする請求項５記載のディジタ
ルフィルタ。
【請求項７】前記データ加算器は、第１の制御信号で
制御され前記係数信号を保持するレジスタと、前記記憶
手段の出力または前記レジスタの出力を第２の制御信号
で選択する第１のセレクタと、外部信号の供給を受ける
カスケード入力端子と、加算器の出力信号と前記外部信
号を前記第２の制御信号で選択する第２のセレクタと、
この第２のセレクタの出力を遅延する遅延回路と、この
遅延回路の出力と前記第１のセレクタの出力とを加算す
る前記加算器と、前記加算器の出力を外部へ出力するカ
スケード出力端子とを有することを特徴とする請求項５
または６記載のディジタルフィルタ。