JP3194162B2 - Ｍｏｓ ｆｅｔ製造方法 - Google Patents
Ｍｏｓ ｆｅｔ製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 35
- 239000012535 impurity Substances 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 description 16
- 108091006146 Channels Proteins 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
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-
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ ＦＥＴに関
し、特に低濃度ドレイン（ＬＤＤ）構造のＭＯＳ ＦＥ
Ｔ製造方法に関する。
し、特に低濃度ドレイン（ＬＤＤ）構造のＭＯＳ ＦＥ
Ｔ製造方法に関する。
【０００２】
【従来の技術】このＬＤＤ構造のＭＯＳ ＦＥＴは、ゲ
ート電極のエッジ部分において形成される高電界による
ホットエレクトロンの発生を防止してＭＯＳ ＦＥＴの
寿命の減少および信頼性の低下を防止している。従来の
ＬＤＤ構造のＭＯＳ ＦＥＴ製造方法を図８を参照して
説明する。（Ａ）に示すように、Ｐ型半導体基板１１上
に各セル間の電気的隔離のためのフィールド領域１２を
形成した後、次のフィールド領域１２との間に位置する
各アクティブ領域に該当するＰ型半導体基板１１の表面
にＭＯＳ ＦＥＴの電気的特性のための不純物イオンを
注入する。そして、フィールド領域１２を含むＰ型半導
体基板１１の全表面にわたってゲート絶縁膜１３を形成
した後、各アクティブ領域内のゲート絶縁膜１３上に所
定の幅を有するゲート電極１４を形成する。このゲート
電極１４の露出された表面を酸化させてゲートキャップ
絶縁膜１５を形成して全表面にわたってゲート側壁を形
成するための半導体層１６を所定の厚さで形成する。
ート電極のエッジ部分において形成される高電界による
ホットエレクトロンの発生を防止してＭＯＳ ＦＥＴの
寿命の減少および信頼性の低下を防止している。従来の
ＬＤＤ構造のＭＯＳ ＦＥＴ製造方法を図８を参照して
説明する。（Ａ）に示すように、Ｐ型半導体基板１１上
に各セル間の電気的隔離のためのフィールド領域１２を
形成した後、次のフィールド領域１２との間に位置する
各アクティブ領域に該当するＰ型半導体基板１１の表面
にＭＯＳ ＦＥＴの電気的特性のための不純物イオンを
注入する。そして、フィールド領域１２を含むＰ型半導
体基板１１の全表面にわたってゲート絶縁膜１３を形成
した後、各アクティブ領域内のゲート絶縁膜１３上に所
定の幅を有するゲート電極１４を形成する。このゲート
電極１４の露出された表面を酸化させてゲートキャップ
絶縁膜１５を形成して全表面にわたってゲート側壁を形
成するための半導体層１６を所定の厚さで形成する。
【０００３】ついで、（Ｂ）に示すように、半導体層１
６を反応イオンエッチング（ＲＩＥ）法で、異方性エッ
チングさせ、ゲート電極１４の側面にゲート側壁半導体
１７を形成する。この時、ゲート電極１４の表面に形成
されたゲートキャップ絶縁膜１５はエッチングストッパ
ーとして使用される。ゲートキャップ絶縁膜１５および
ゲート側壁半導体１７をマスクとしてアクティブ領域に
該当するＰ型半導体基板１１の表面内にＮ+ 型（ここ
で、＋は高濃度を示す）不純物イオンを注入した後拡散
させ、Ｎ+ 型ソース／ドレイン領域１８，１８ａを形成
する。さらに（Ｃ）に示すように、ゲート側壁半導体１
７を除去し、ゲートキャップ絶縁膜１５をマスクとして
アクティブ領域内のＰ型半導体基板１１の表面内にＮ-
型（ここで、−は低濃度を示す）不純物イオンを注入し
た後拡散させ、Ｎ- 型ソース／ドレイン領域１９，１９
ａを形成する。したがって、ソース／ドレイン領域は、
低濃度及び高濃度領域を含むＬＤＤ構造が形成される。
６を反応イオンエッチング（ＲＩＥ）法で、異方性エッ
チングさせ、ゲート電極１４の側面にゲート側壁半導体
１７を形成する。この時、ゲート電極１４の表面に形成
されたゲートキャップ絶縁膜１５はエッチングストッパ
ーとして使用される。ゲートキャップ絶縁膜１５および
ゲート側壁半導体１７をマスクとしてアクティブ領域に
該当するＰ型半導体基板１１の表面内にＮ+ 型（ここ
で、＋は高濃度を示す）不純物イオンを注入した後拡散
させ、Ｎ+ 型ソース／ドレイン領域１８，１８ａを形成
する。さらに（Ｃ）に示すように、ゲート側壁半導体１
７を除去し、ゲートキャップ絶縁膜１５をマスクとして
アクティブ領域内のＰ型半導体基板１１の表面内にＮ-
型（ここで、−は低濃度を示す）不純物イオンを注入し
た後拡散させ、Ｎ- 型ソース／ドレイン領域１９，１９
ａを形成する。したがって、ソース／ドレイン領域は、
低濃度及び高濃度領域を含むＬＤＤ構造が形成される。
【０００４】従来技術によるＬＤＤ構造のＭＯＳ ＦＥ
Ｔの動作を図９を参照して説明すれば次の通りである。
ゲート電極１４、Ｎ+ 型ドレイン領域１８ａおよびＮ-
型ドレイン領域１９ａに各々ゲートバイアス電圧
（ＶG）（約３．３Ｖ） とドレイン電圧（ＶD）（約
３．３Ｖ） とが印加され、Ｐ型半導体基板１１にマイ
ナスの基板電圧（ＶS） が印加されると、図に示すよう
に、反転層および空乏領域が形成され、Ｎ- 型ソース領
域１９から生成した電子がＮ- 型ドレイン領域１９ａの
格子に衝突してホールと電子とが生成される。この時、
生成された電子は約３．３Ｖの＋電圧が印加されたＮ-
型ドレイン領域１９ａへ注入されるが、ホールは３方向
へ移動することとなる。即ち、ホールは図に示すよう
に、ゲート電極１４およびゲート絶縁膜１３にトラップ
されるかＰ型半導体基板１１に移動される。ゲート電極
１４にトラップされたホールは、全回路上に影響が及ぶ
が、ＭＯＳ ＦＥＴの動作には大きい影響を及ばない。
またＰ型半導体基板１１へ移動されたホールはＰ型半導
体基板１１上で削減されるので同様にＭＯＳ ＦＥＴの
動作には影響を及ばない。
Ｔの動作を図９を参照して説明すれば次の通りである。
ゲート電極１４、Ｎ+ 型ドレイン領域１８ａおよびＮ-
型ドレイン領域１９ａに各々ゲートバイアス電圧
（ＶG）（約３．３Ｖ） とドレイン電圧（ＶD）（約
３．３Ｖ） とが印加され、Ｐ型半導体基板１１にマイ
ナスの基板電圧（ＶS） が印加されると、図に示すよう
に、反転層および空乏領域が形成され、Ｎ- 型ソース領
域１９から生成した電子がＮ- 型ドレイン領域１９ａの
格子に衝突してホールと電子とが生成される。この時、
生成された電子は約３．３Ｖの＋電圧が印加されたＮ-
型ドレイン領域１９ａへ注入されるが、ホールは３方向
へ移動することとなる。即ち、ホールは図に示すよう
に、ゲート電極１４およびゲート絶縁膜１３にトラップ
されるかＰ型半導体基板１１に移動される。ゲート電極
１４にトラップされたホールは、全回路上に影響が及ぶ
が、ＭＯＳ ＦＥＴの動作には大きい影響を及ばない。
またＰ型半導体基板１１へ移動されたホールはＰ型半導
体基板１１上で削減されるので同様にＭＯＳ ＦＥＴの
動作には影響を及ばない。
【０００５】
【発明が解決しようとする課題】しかしながら、ゲート
絶縁膜１３にトラップされたホールは、ゲート電極１４
に設定された約３．３Ｖのバイアス電圧（ＶG） が印加
される前、ＭＯＳ ＦＥＴをターンオンさせる。これは
結局、ＭＯＳ ＦＥＴ動作特性を悪化させ、素子の信頼
度を低下させる。また、ホールがゲート絶縁膜１３にト
ラップされる時、ゲート絶縁膜１３に欠陥が発生するの
で素子の性能を低下させるか寿命を短縮させる。このよ
うに生成されたホールをホットキャリアといい、これに
より発生される問題点をホットキャリア効果という。
絶縁膜１３にトラップされたホールは、ゲート電極１４
に設定された約３．３Ｖのバイアス電圧（ＶG） が印加
される前、ＭＯＳ ＦＥＴをターンオンさせる。これは
結局、ＭＯＳ ＦＥＴ動作特性を悪化させ、素子の信頼
度を低下させる。また、ホールがゲート絶縁膜１３にト
ラップされる時、ゲート絶縁膜１３に欠陥が発生するの
で素子の性能を低下させるか寿命を短縮させる。このよ
うに生成されたホールをホットキャリアといい、これに
より発生される問題点をホットキャリア効果という。
【０００６】また、従来技術によれば、ソース／ドレイ
ン領域がＮ+ 型領域およびＮ- 型領域と構成されるので
抵抗が増大する問題点があり、またゲート側壁の半導体
の厚さを正確に調節することは難しいので、所定の幅の
ソース／ドレイン領域を得ることができなかった。した
がって短チャネル効果が発生した。
ン領域がＮ+ 型領域およびＮ- 型領域と構成されるので
抵抗が増大する問題点があり、またゲート側壁の半導体
の厚さを正確に調節することは難しいので、所定の幅の
ソース／ドレイン領域を得ることができなかった。した
がって短チャネル効果が発生した。
【０００７】本発明の目的は、ソース／ドレイン領域
を、互いに異なる濃度を有する３個の領域として形成
し、ホットキャリアの発生による問題点および短チャネ
ル効果を防止することができるＭＯＳ ＦＥＴ製造工程
を提供するにある。
を、互いに異なる濃度を有する３個の領域として形成
し、ホットキャリアの発生による問題点および短チャネ
ル効果を防止することができるＭＯＳ ＦＥＴ製造工程
を提供するにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、第１導電型の半導体基板上に同
一の幅を有するゲート絶縁膜、ゲート電極、ゲートキャ
ップ絶縁膜を形成するステップ；前記絶縁膜と半導体膜
とをエッチングして絶縁膜と半導体膜とをゲート側面に
残し、残余部分は除去してゲート側壁を形成するステッ
プ；そのゲート側壁およびゲートキャップ絶縁膜をマス
クとして半導体基板に第２導電型の不純物を注入して所
定濃度の第１ソース／ドレイン領域を形成するステッ
プ；ゲート側壁の中、半導体膜を除去し、残存した絶縁
膜およびゲートキャップ絶縁膜をマスクとして半導体基
板に第２導電型の不純物を注入して所定濃度の第２ソー
ス／ドレイン領域を形成するステップ；前記残存した絶
縁膜を除去した後、ゲートキャップ絶縁膜のみをマスク
として半導体基板に第２導電型の不純物を注入して所定
濃度の第３ソース／ドレイン領域を形成するステップを
含むＭＯＳ ＦＥＴ製造方法が提供される。
めに、本発明によれば、第１導電型の半導体基板上に同
一の幅を有するゲート絶縁膜、ゲート電極、ゲートキャ
ップ絶縁膜を形成するステップ；前記絶縁膜と半導体膜
とをエッチングして絶縁膜と半導体膜とをゲート側面に
残し、残余部分は除去してゲート側壁を形成するステッ
プ；そのゲート側壁およびゲートキャップ絶縁膜をマス
クとして半導体基板に第２導電型の不純物を注入して所
定濃度の第１ソース／ドレイン領域を形成するステッ
プ；ゲート側壁の中、半導体膜を除去し、残存した絶縁
膜およびゲートキャップ絶縁膜をマスクとして半導体基
板に第２導電型の不純物を注入して所定濃度の第２ソー
ス／ドレイン領域を形成するステップ；前記残存した絶
縁膜を除去した後、ゲートキャップ絶縁膜のみをマスク
として半導体基板に第２導電型の不純物を注入して所定
濃度の第３ソース／ドレイン領域を形成するステップを
含むＭＯＳ ＦＥＴ製造方法が提供される。
【０００９】
【実施例】本発明によるＭＯＳ ＦＥＴ製造方法の一実
施例を図１を参照して説明する。まず、（Ａ）に示すよ
うに、Ｐ型半導体基板１上に、ゲート絶縁膜２と、ゲー
ト電極３およびゲートキャップ絶縁膜４を順次形成した
後、（Ｂ）に示すように、通常のリソグラフィ工程およ
びドライエッチング工程を用いて不要な部分を除去す
る。この時、ゲート絶縁膜２の物質としてはシリコン酸
化膜（ＳｉＯ2） 、ゲート電極３の物質としては不純物
が注入されたポリシリコン、ゲートキャップ絶縁膜４の
物質としてはシリコン酸化膜（ＳｉＯ2）が用いられ
る。（Ｃ）に示すように、露出された全表面上にゲート
側壁として使用される絶縁膜５と半導体膜６とが化学蒸
着（ＣＶＤ）法により順次形成される。（Ｄ）に示すよ
うに、反応イオンエッチング（ＲＩＥ）工程を実施して
絶縁膜５および半導体膜６を異方性エッチングしてゲー
ト電極３およびゲートキャップ絶縁膜４の側面に残存す
る絶縁膜５ａと半導体膜６ａとの部分とで構成されるゲ
ート側壁７を形成する。この時、エッチングストッパ層
は、ゲートキャップ絶縁膜４とゲート絶縁膜２とにな
る。ゲートキャップ絶縁膜４とゲート側壁７とをマスク
として高濃度であるＮ+ 型不純物イオンをＰ型半導体基
板１の表面内に注入した後、拡散させ、Ｎ+ 型ソース／
ドレイン領域８，８ａを形成する。ここで、絶縁膜５の
物質としてはシリコン窒化膜、半導体膜６の物質として
はドープされないポリシリコン、Ｎ+ 型不純物イオンと
してはリン（ｐ）またはひ素（Ａｓ）イオンが用いられ
る。（Ｅ）に示すように、ゲート側壁７の中、上側に位
置し残存する半導体膜６ａのみを除去し、残存する絶縁
膜５ａおよびゲートキャップ絶縁膜４をマスクとして比
較的低濃度であるＮ- 型（Ｎ+ 型＞Ｎ- 型）の不純物イ
オンを注入した後拡散させ、Ｎ- 型ソース／ドレイン領
域９，９ａを形成する。（Ｆ）に示すように、ゲート側
壁７の中、下側に位置し残存する絶縁膜５ａを除去し、
低濃度であるＮ-- 型（Ｎ+ ＞Ｎ- ＞Ｎ--）不純物イオ
ンを注入した後拡散させ、Ｎ-- 型ソース／ドレイン領
域１０，１０ａを形成する。ここで、Ｎ- 型不純物イオ
ンおよびＮ--型不純物イオンは、Ｎ+ 型不純物イオンと
同一したリン（ｐ）またはひ素（Ａｓ）イオンが用いら
れる。
施例を図１を参照して説明する。まず、（Ａ）に示すよ
うに、Ｐ型半導体基板１上に、ゲート絶縁膜２と、ゲー
ト電極３およびゲートキャップ絶縁膜４を順次形成した
後、（Ｂ）に示すように、通常のリソグラフィ工程およ
びドライエッチング工程を用いて不要な部分を除去す
る。この時、ゲート絶縁膜２の物質としてはシリコン酸
化膜（ＳｉＯ2） 、ゲート電極３の物質としては不純物
が注入されたポリシリコン、ゲートキャップ絶縁膜４の
物質としてはシリコン酸化膜（ＳｉＯ2）が用いられ
る。（Ｃ）に示すように、露出された全表面上にゲート
側壁として使用される絶縁膜５と半導体膜６とが化学蒸
着（ＣＶＤ）法により順次形成される。（Ｄ）に示すよ
うに、反応イオンエッチング（ＲＩＥ）工程を実施して
絶縁膜５および半導体膜６を異方性エッチングしてゲー
ト電極３およびゲートキャップ絶縁膜４の側面に残存す
る絶縁膜５ａと半導体膜６ａとの部分とで構成されるゲ
ート側壁７を形成する。この時、エッチングストッパ層
は、ゲートキャップ絶縁膜４とゲート絶縁膜２とにな
る。ゲートキャップ絶縁膜４とゲート側壁７とをマスク
として高濃度であるＮ+ 型不純物イオンをＰ型半導体基
板１の表面内に注入した後、拡散させ、Ｎ+ 型ソース／
ドレイン領域８，８ａを形成する。ここで、絶縁膜５の
物質としてはシリコン窒化膜、半導体膜６の物質として
はドープされないポリシリコン、Ｎ+ 型不純物イオンと
してはリン（ｐ）またはひ素（Ａｓ）イオンが用いられ
る。（Ｅ）に示すように、ゲート側壁７の中、上側に位
置し残存する半導体膜６ａのみを除去し、残存する絶縁
膜５ａおよびゲートキャップ絶縁膜４をマスクとして比
較的低濃度であるＮ- 型（Ｎ+ 型＞Ｎ- 型）の不純物イ
オンを注入した後拡散させ、Ｎ- 型ソース／ドレイン領
域９，９ａを形成する。（Ｆ）に示すように、ゲート側
壁７の中、下側に位置し残存する絶縁膜５ａを除去し、
低濃度であるＮ-- 型（Ｎ+ ＞Ｎ- ＞Ｎ--）不純物イオ
ンを注入した後拡散させ、Ｎ-- 型ソース／ドレイン領
域１０，１０ａを形成する。ここで、Ｎ- 型不純物イオ
ンおよびＮ--型不純物イオンは、Ｎ+ 型不純物イオンと
同一したリン（ｐ）またはひ素（Ａｓ）イオンが用いら
れる。
【００１０】Ｎ+ 型不純物イオンとＮ- 型不純物イオン
およびＮ--型不純物イオンの各濃度はＭＯＳ ＦＥＴの
所望する特性により適切に調節される。３個のソース／
ドレイン領域中、ゲート電極３に近いものであるほど低
濃度のものであり、かつ湾曲した傾斜曲線を描く。本実
施例では、Ｎ型ＭＯＳ ＦＥＴを例として説明したが、
基板の導電型を変え、ソース／ドレイン領域の形成のた
めの不純物イオンの導電型を切り変えると、Ｐ型ＭＯＳ
ＦＥＴの製造にも適用できる。図２乃至図７は従来技
術によるＮ型ＭＯＳ ＦＥＴおよび本発明のＮ型ＭＯＳ
ＦＥＴのデータを示した図でゲートマスクの長さが
０．５μｍである６４ＫＤＲＡＭの場合をモデルとして
得たものである。これらを参照して本発明の優秀な効果
を説明する。
およびＮ--型不純物イオンの各濃度はＭＯＳ ＦＥＴの
所望する特性により適切に調節される。３個のソース／
ドレイン領域中、ゲート電極３に近いものであるほど低
濃度のものであり、かつ湾曲した傾斜曲線を描く。本実
施例では、Ｎ型ＭＯＳ ＦＥＴを例として説明したが、
基板の導電型を変え、ソース／ドレイン領域の形成のた
めの不純物イオンの導電型を切り変えると、Ｐ型ＭＯＳ
ＦＥＴの製造にも適用できる。図２乃至図７は従来技
術によるＮ型ＭＯＳ ＦＥＴおよび本発明のＮ型ＭＯＳ
ＦＥＴのデータを示した図でゲートマスクの長さが
０．５μｍである６４ＫＤＲＡＭの場合をモデルとして
得たものである。これらを参照して本発明の優秀な効果
を説明する。
【００１１】図２（Ａ）は本発明により製造されたＭＯ
Ｓ ＦＥＴ（以下、新ＭＯＳ ＦＥＴという）の断面を
示したものであり、図１（Ｆ）のａ−ａ′線における不
純物ドーピングプロファイルを示したものである。図２
（Ｂ）は従来の技術により製造されたＭＯＳ ＦＥＴ
（以下、旧ＭＯＳ ＦＥＴという）の断面を示すもの
で、図８（Ｃ）のｂ−ｂ′線における不純物ドーピング
プロファイルを示したものである。図２（Ａ）および図
２（Ｂ）において、ｃ−ｃ′はチャネルの長さを示した
もので、新ＭＯＳ ＦＥＴが旧ＭＯＳ ＦＥＴよりゲー
トマスクの設定された長さに近似の長さを有することを
分かることができる。すなわち、側面拡散工程により、
ソース／ドレイン領域を形成した後、存在するＮ型チャ
ネル領域の長さが新ＭＯＳ ＦＥＴの場合は０．３３μ
ｍであり、旧ＭＯＳ ＦＥＴの場合は０．２３μｍであ
った。したがって、新ＭＯＳ ＦＥＴの場合のチャネル
長さが旧ＭＯＳ ＦＥＴの場合より０．０９μｍ（約２
０％）ほど更に長くなる。
Ｓ ＦＥＴ（以下、新ＭＯＳ ＦＥＴという）の断面を
示したものであり、図１（Ｆ）のａ−ａ′線における不
純物ドーピングプロファイルを示したものである。図２
（Ｂ）は従来の技術により製造されたＭＯＳ ＦＥＴ
（以下、旧ＭＯＳ ＦＥＴという）の断面を示すもの
で、図８（Ｃ）のｂ−ｂ′線における不純物ドーピング
プロファイルを示したものである。図２（Ａ）および図
２（Ｂ）において、ｃ−ｃ′はチャネルの長さを示した
もので、新ＭＯＳ ＦＥＴが旧ＭＯＳ ＦＥＴよりゲー
トマスクの設定された長さに近似の長さを有することを
分かることができる。すなわち、側面拡散工程により、
ソース／ドレイン領域を形成した後、存在するＮ型チャ
ネル領域の長さが新ＭＯＳ ＦＥＴの場合は０．３３μ
ｍであり、旧ＭＯＳ ＦＥＴの場合は０．２３μｍであ
った。したがって、新ＭＯＳ ＦＥＴの場合のチャネル
長さが旧ＭＯＳ ＦＥＴの場合より０．０９μｍ（約２
０％）ほど更に長くなる。
【００１２】図３（Ａ）および図３（Ｂ）は、各々新Ｍ
ＯＳ ＦＥＴおよび旧ＭＯＳ ＦＥＴのドレイン誘導障
壁低下（ｄｒａｉｎ ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ
ｌｏｗｅｒｉｎｇ（ＤＩＢＬ））値を示すグラフで、
このＤＩＢＬ値を概略的に説明する。ドレイン電圧によ
りソース／ドレイン領域の間に存在する電位障壁は低下
する。結果としてゲート電圧はしきい値電圧より低い状
態で、ソース／ドレイン領域の間にリークが発生する。
ＤＩＢＬ値はそのリーク程度を電圧値として示したもの
である。図３（Ａ）および図３（Ｂ）はドレイン電圧が
各々０．０５Ｖの場合および３．３Ｖの場合に、共通に
１０Ａ／μｍのドレイン電流（ＩD） 値を有する場合に
おいて、ゲート電圧の差を示したものである。すなわ
ち、新ＭＯＳ ＦＥＴは６４ｍｖのＤＩＢＬ値を有し、
旧ＭＯＳ ＦＥＴは、これより大きい１２６ｍｖのＤＩ
ＢＬ値を有する。このＤＩＢＬ値は設定されたゲートバ
イアス電圧が完全に印加される前、ＭＯＳ ＦＥＴのタ
ーンオンを繰り上げてＭＯＳＦＥＴの動作特性を悪化さ
せる。したがってＤＩＢＬ値が大きければ大きいほどＭ
ＯＳ ＦＥＴの動作特性を低下させ、特にチャネル長さ
が短ければ短いほど大きい悪影響を及ぼす。図４（Ａ）
および図４（Ｂ）は各々新ＭＯＳ ＦＥＴおよび旧ＭＯ
Ｓ ＦＥＴにおいて推定しきい値電圧（Ｖ ｔｅｘｔ）
を示したもので、図６はしきい値電圧とゲートの長さと
の関係を示すグラフ図である。ゲートの長さが２μｍ以
上の場合約０．９１３Ｖのしきい値電圧値が保持される
が、ゲートの長さ２μｍ以下の場合はゲートの長さに比
例してしきい値電圧値が低下することが分かる。すなわ
ち、ゲートの長さが減少してから短チャネル効果により
しきい値電圧も低下される。この現象はゲートの長さが
短くなればなるほど、さらに悪化される。しかし、しき
い値電圧値はゲートの長さの変化に無関係に一定しなけ
ればならない。
ＯＳ ＦＥＴおよび旧ＭＯＳ ＦＥＴのドレイン誘導障
壁低下（ｄｒａｉｎ ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ
ｌｏｗｅｒｉｎｇ（ＤＩＢＬ））値を示すグラフで、
このＤＩＢＬ値を概略的に説明する。ドレイン電圧によ
りソース／ドレイン領域の間に存在する電位障壁は低下
する。結果としてゲート電圧はしきい値電圧より低い状
態で、ソース／ドレイン領域の間にリークが発生する。
ＤＩＢＬ値はそのリーク程度を電圧値として示したもの
である。図３（Ａ）および図３（Ｂ）はドレイン電圧が
各々０．０５Ｖの場合および３．３Ｖの場合に、共通に
１０Ａ／μｍのドレイン電流（ＩD） 値を有する場合に
おいて、ゲート電圧の差を示したものである。すなわ
ち、新ＭＯＳ ＦＥＴは６４ｍｖのＤＩＢＬ値を有し、
旧ＭＯＳ ＦＥＴは、これより大きい１２６ｍｖのＤＩ
ＢＬ値を有する。このＤＩＢＬ値は設定されたゲートバ
イアス電圧が完全に印加される前、ＭＯＳ ＦＥＴのタ
ーンオンを繰り上げてＭＯＳＦＥＴの動作特性を悪化さ
せる。したがってＤＩＢＬ値が大きければ大きいほどＭ
ＯＳ ＦＥＴの動作特性を低下させ、特にチャネル長さ
が短ければ短いほど大きい悪影響を及ぼす。図４（Ａ）
および図４（Ｂ）は各々新ＭＯＳ ＦＥＴおよび旧ＭＯ
Ｓ ＦＥＴにおいて推定しきい値電圧（Ｖ ｔｅｘｔ）
を示したもので、図６はしきい値電圧とゲートの長さと
の関係を示すグラフ図である。ゲートの長さが２μｍ以
上の場合約０．９１３Ｖのしきい値電圧値が保持される
が、ゲートの長さ２μｍ以下の場合はゲートの長さに比
例してしきい値電圧値が低下することが分かる。すなわ
ち、ゲートの長さが減少してから短チャネル効果により
しきい値電圧も低下される。この現象はゲートの長さが
短くなればなるほど、さらに悪化される。しかし、しき
い値電圧値はゲートの長さの変化に無関係に一定しなけ
ればならない。
【００１３】図６（Ａ）および図６（Ｂ）によれば、長
いチャネル領域の長さ（０．５μｍ以上）を有するＮ型
ＭＯＳ ＦＥＴのしきい値電圧（０．９１３Ｖ）値が、
チャネル領域の長さが０．５μｍと減った状態で、新Ｍ
ＯＳ ＦＥＴでは０．６３６Ｖとなって、旧ＭＯＳ Ｆ
ＥＴでは０．５３３Ｖと低下されることが分かる。した
がって、新ＭＯＳ ＦＥＴが旧ＭＯＳ ＦＥＴより良好
なしきい値電圧特性を有することが確認された。
いチャネル領域の長さ（０．５μｍ以上）を有するＮ型
ＭＯＳ ＦＥＴのしきい値電圧（０．９１３Ｖ）値が、
チャネル領域の長さが０．５μｍと減った状態で、新Ｍ
ＯＳ ＦＥＴでは０．６３６Ｖとなって、旧ＭＯＳ Ｆ
ＥＴでは０．５３３Ｖと低下されることが分かる。した
がって、新ＭＯＳ ＦＥＴが旧ＭＯＳ ＦＥＴより良好
なしきい値電圧特性を有することが確認された。
【００１４】図５（Ａ）および図５（Ｂ）は各々新ＭＯ
Ｓ ＦＥＴおよび旧ＭＯＳ ＦＥＴにおいて、基板へ流
れる電流（即ち、ホール）の値を示したものである。ド
レイン電圧が増加することにより、ソース領域からドレ
イン領域に流れる電子は、強い電場により非常に速い速
度でドレイン領域に接近する。この時、ドレイン領域の
近方での電子は格子と衝突し、インパクトアイオニゼー
ションによりこの領域で電子とホールとが発生する。こ
こで、電子はドレイン領域に流入するが、ホールはゲー
ト絶縁膜へトラップするか、このゲート絶縁膜を介して
ゲート電極へ流入されるか、または基板側へ流入され
る。前記三つの場合のうち、ＭＯＳ ＦＥＴ特性をデグ
ラデーションさせる要因になることは、一番目の場合で
ある。
Ｓ ＦＥＴおよび旧ＭＯＳ ＦＥＴにおいて、基板へ流
れる電流（即ち、ホール）の値を示したものである。ド
レイン電圧が増加することにより、ソース領域からドレ
イン領域に流れる電子は、強い電場により非常に速い速
度でドレイン領域に接近する。この時、ドレイン領域の
近方での電子は格子と衝突し、インパクトアイオニゼー
ションによりこの領域で電子とホールとが発生する。こ
こで、電子はドレイン領域に流入するが、ホールはゲー
ト絶縁膜へトラップするか、このゲート絶縁膜を介して
ゲート電極へ流入されるか、または基板側へ流入され
る。前記三つの場合のうち、ＭＯＳ ＦＥＴ特性をデグ
ラデーションさせる要因になることは、一番目の場合で
ある。
【００１５】しかし、実質的にゲート絶縁膜内にトラッ
プされるホール量を直接的に知ることは困難であるの
で、基板側へ流れる電流量を測定する。すなわち、ゲー
ト絶縁膜にトラップされるホール量と基板へ流れるホー
ル量が比例することと仮定して基板へ流れる電流量によ
ってホットキャリア（ホール）によるＭＯＳ ＦＥＴの
デグラデーション程度を測定する。
プされるホール量を直接的に知ることは困難であるの
で、基板側へ流れる電流量を測定する。すなわち、ゲー
ト絶縁膜にトラップされるホール量と基板へ流れるホー
ル量が比例することと仮定して基板へ流れる電流量によ
ってホットキャリア（ホール）によるＭＯＳ ＦＥＴの
デグラデーション程度を測定する。
【００１６】このようなホットキャリアによるＭＯＳ
ＦＥＴのデグラデーションを減少させるための方法は大
別して３種類と分類できる。 １．インパクトアイオニゼーションによりイオンが発生
することを減少させる。 ２．発生されたホールがゲート絶縁膜へ流れることを防
止する。 ３．ゲート絶縁膜へ流れるホールがゲート絶縁膜内にト
ラップされることを防止する。
ＦＥＴのデグラデーションを減少させるための方法は大
別して３種類と分類できる。 １．インパクトアイオニゼーションによりイオンが発生
することを減少させる。 ２．発生されたホールがゲート絶縁膜へ流れることを防
止する。 ３．ゲート絶縁膜へ流れるホールがゲート絶縁膜内にト
ラップされることを防止する。
【００１７】本発明は、ドレイン領域の近方で、電場の
強さを減少させてホール発生を減少させるもので、前述
の１項目の場合に該当する。図５（Ａ）および図５
（Ｂ）によれば、基板に流れる電流（Ｉｓｕｂ）の大き
さにおいて、新ＭＯＳ ＦＥＴより旧ＭＯＳ ＦＥＴの
ものが大きいものということが分かる。旧ＭＯＳ ＦＥ
Ｔの最大基板電流（Ｉｓｕｂ．ｍａｘ．）はゲート電圧
（ＶG） が２．０Ｖ時の４．９３×１０-6Ａ／μｍであ
り、新ＭＯＳ ＦＥＴの最大基板電流（Ｉｓｕｂ．ｍａ
ｘ．）はゲート電圧（ＶG） が１．８Ｖ時の９．１３×
１０-7Ａ／μｍである。したがって、新ＭＯＳ ＦＥＴ
が旧ＭＯＳ ＦＥＴより約２０％減少された最大基板電
流値を有することがわかる。
強さを減少させてホール発生を減少させるもので、前述
の１項目の場合に該当する。図５（Ａ）および図５
（Ｂ）によれば、基板に流れる電流（Ｉｓｕｂ）の大き
さにおいて、新ＭＯＳ ＦＥＴより旧ＭＯＳ ＦＥＴの
ものが大きいものということが分かる。旧ＭＯＳ ＦＥ
Ｔの最大基板電流（Ｉｓｕｂ．ｍａｘ．）はゲート電圧
（ＶG） が２．０Ｖ時の４．９３×１０-6Ａ／μｍであ
り、新ＭＯＳ ＦＥＴの最大基板電流（Ｉｓｕｂ．ｍａ
ｘ．）はゲート電圧（ＶG） が１．８Ｖ時の９．１３×
１０-7Ａ／μｍである。したがって、新ＭＯＳ ＦＥＴ
が旧ＭＯＳ ＦＥＴより約２０％減少された最大基板電
流値を有することがわかる。
【００１８】図７（Ａ）および図７（Ｂ）は、新ＭＯＳ
ＦＥＴと旧ＭＯＳ ＦＥＴの基板表面におけるプロフ
ァイル図である。これらの電位プロファイルは、ドレイ
ン電圧（ＶD） が各々０．５Ｖおよび３．３Ｖの場合に
該当されるものであり、ＤＩＢＬ値とは関聯がある。す
なわち、ＤＩＢＬ値が大きければ大きいほどチャネル領
域での電位の下降幅（ｄ，ｄ′）も大きくなるので、Ｍ
ＯＳ ＦＥＴがターンオンされる前、リーク電流の大き
さが大きくなる。したがって、設定されたゲートバイア
スの電圧が印加される前、ＭＯＳ ＦＥＴがターンオン
されて誤動作することとなる。図７（Ａ）および図７
（Ｂ）によれば、新ＭＯＳ ＦＥＴが旧ＭＯＳ ＦＥＴ
より低い電位下降幅（ｄ，ｄ′）を有することがわか
る。
ＦＥＴと旧ＭＯＳ ＦＥＴの基板表面におけるプロフ
ァイル図である。これらの電位プロファイルは、ドレイ
ン電圧（ＶD） が各々０．５Ｖおよび３．３Ｖの場合に
該当されるものであり、ＤＩＢＬ値とは関聯がある。す
なわち、ＤＩＢＬ値が大きければ大きいほどチャネル領
域での電位の下降幅（ｄ，ｄ′）も大きくなるので、Ｍ
ＯＳ ＦＥＴがターンオンされる前、リーク電流の大き
さが大きくなる。したがって、設定されたゲートバイア
スの電圧が印加される前、ＭＯＳ ＦＥＴがターンオン
されて誤動作することとなる。図７（Ａ）および図７
（Ｂ）によれば、新ＭＯＳ ＦＥＴが旧ＭＯＳ ＦＥＴ
より低い電位下降幅（ｄ，ｄ′）を有することがわか
る。
【００１９】
【発明の効果】以上に説明したように、本発明によれ
ば、４つの場合の測定により新ＭＯＳＦＥＴが旧ＭＯＳ
ＦＥＴより優秀であることが立証された。
ば、４つの場合の測定により新ＭＯＳＦＥＴが旧ＭＯＳ
ＦＥＴより優秀であることが立証された。
【図１】本発明によるＭＯＳ ＦＥＴ製造工程断面図で
ある。
ある。
【図２】本発明及び従来例のＭＯＳ ＦＥＴの基板表面
のドーピングプロファイル図である。
のドーピングプロファイル図である。
【図３】本発明及び従来例によるＭＯＳ ＦＥＴのＤＩ
ＢＬ値を示すグラフ図である。
ＢＬ値を示すグラフ図である。
【図４】本発明及び従来例によるＭＯＳ ＦＥＴのしき
い値電圧を示すグラフ図である。
い値電圧を示すグラフ図である。
【図５】本発明及び従来例によるＭＯＳ ＦＥＴの動作
時、基板に移動するホールの量を示すグラフ図である。
時、基板に移動するホールの量を示すグラフ図である。
【図６】しきい値電圧およびゲート電極の長さとの関係
を示すグラフ図である。
を示すグラフ図である。
【図７】本発明及び従来例によるＭＯＳ ＦＥＴの基板
表面におけるプロファイル図である。
表面におけるプロファイル図である。
【図８】従来技術によるＬＤＤ構造を有するＭＯＳ Ｆ
ＥＴの製造工程断面図である。
ＥＴの製造工程断面図である。
【図９】従来のＬＤＤ構造を有するＭＯＳ ＦＥＴの動
作説明図である。
作説明図である。
１ Ｐ型半導体基板 ２ ゲート絶縁膜 ３ ゲート電極 ４ ゲートキャップ絶縁膜 ５，５ａ 絶縁膜 ６，６ａ 半導体膜 ７ ゲート側壁 ８，８ａ Ｎ+ 型ソース／ドレイン領域 ９，９ａ Ｎ- 型ソース／ドレイン領域 １０ ，１０ａ Ｎ-- 型ソース／ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−197161（ＪＰ，Ａ) 特開 昭62−188277（ＪＰ，Ａ) 特開 昭63−124468（ＪＰ，Ａ) 特開 平３−259535（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (2)
- 【請求項１】 第１導電型の半導体基板上にゲートを形
成するステップ； 露出された全表面上に薄い絶縁膜と半導体膜とを順次形
成するステップ； 前記絶縁膜と半導体膜とをエッチングしてこれらの絶縁
膜と半導体膜とをゲート側面にのみ残存させ、残余部分
を除去するステップ； 前記ゲート側面の残された絶縁膜と半導体膜およびゲー
トをマスクとして半導体基板に第２導電型の不純物を注
入して所定濃度の第１ソース／ドレイン領域を形成する
ステップ； 前記ゲート側面の絶縁膜と半導体膜の中、上側部分に該
当する半導体膜を除去し、残った絶縁膜および前記ゲー
トをマスクとして半導体基板に第２導電型の不純物を注
入して所定濃度の第２ソース／ドレイン領域を形成する
ステップ； 前記ゲートの側面に残存していた薄い絶縁膜を除去し、
前記ゲートのみをマスクとして半導体基板に第２導電型
の不純物を注入して所定濃度の第３ソース／ドレイン領
域を形成するステップ； を含むことを特徴とするＭＯＳ ＦＥＴ製造方法。 - 【請求項２】 第１ソース／ドレイン領域と第２ソース
／ドレイン領域及び第３ソース／ドレイン領域の不純物
濃度の大きさは、第１ソース／ドレイン領域＞第２ソー
ス／ドレイン領域＞第３ソース／ドレイン領域の順序で
あることを特徴とする請求項１に記載のＭＯＳ ＦＥＴ
製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910009735A KR940002404B1 (ko) | 1991-06-13 | 1991-06-13 | Gldd 모스패트 제조방법 |
| KR1991P9735 | 1991-06-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177146A JPH06177146A (ja) | 1994-06-24 |
| JP3194162B2 true JP3194162B2 (ja) | 2001-07-30 |
Family
ID=19315724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17365592A Expired - Fee Related JP3194162B2 (ja) | 1991-06-13 | 1992-06-09 | Ｍｏｓ ｆｅｔ製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3194162B2 (ja) |
| KR (1) | KR940002404B1 (ja) |
| DE (1) | DE4219342A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262664A (en) * | 1990-06-30 | 1993-11-16 | Goldstar Electron Co., Ltd. | Process for formation of LDD transistor, and structure thereof |
| US5512506A (en) * | 1995-04-06 | 1996-04-30 | Advanced Micro Devices, Inc. | Lightly doped drain profile optimization with high energy implants |
| KR0166850B1 (ko) * | 1995-09-25 | 1999-01-15 | 문정환 | 트랜지스터 제조방법 |
| AU8369398A (en) | 1997-07-11 | 1999-02-08 | Telefonaktiebolaget Lm Ericsson (Publ) | A process for manufacturing ic-components to be used at radio frequencies |
| EP1202341A1 (en) * | 2000-10-31 | 2002-05-02 | Infineon Technologies AG | Method for forming a CMOS device on a semiconductor |
| DE10146933B4 (de) * | 2001-09-24 | 2007-07-19 | Infineon Technologies Ag | Integrierte Halbleiteranordnung mit Abstandselement und Verfahren zu ihrer Herstellung |
-
1991
- 1991-06-13 KR KR1019910009735A patent/KR940002404B1/ko not_active IP Right Cessation
-
1992
- 1992-06-09 JP JP17365592A patent/JP3194162B2/ja not_active Expired - Fee Related
- 1992-06-12 DE DE4219342A patent/DE4219342A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06177146A (ja) | 1994-06-24 |
| DE4219342A1 (de) | 1992-12-24 |
| KR940002404B1 (ko) | 1994-03-24 |
| KR930001485A (ko) | 1993-01-16 |
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