DE10146933B4

DE10146933B4 - Integrierte Halbleiteranordnung mit Abstandselement und Verfahren zu ihrer Herstellung

Info

Publication number: DE10146933B4
Application number: DE10146933A
Authority: DE
Inventors: Steven Langdon; Jürgen Dr. Holz
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2001-09-24
Filing date: 2001-09-24
Publication date: 2007-07-19
Anticipated expiration: 2021-09-25
Also published as: DE10146933A1

Abstract

Integrierte Halbleiteranordnung (8),
mit einem Halbleitermaterial (10),
mit einer auf dem Halbleitermaterial (10) angeordneten Bauelementstruktur (14),
mit einem entlang dar Bauelementstruktur (14) angeordneten Abstandselement (50), das einen Hauptteil (52) enthält,
und mit einem am Abstandselement (50) an der von der Bauelementstruktur (14) abgewandten Seite ausgebildeten Fußteil (40),
wobei der Hauptteil (52) an der von der Bauelementstruktur (14) abgewandten Seite eine nahezu parallel zu einer Seitenfläche dar Bauelementstruktur (14) liegende ebene Seitenfläche (30) hat,
wobei der Fußteil (40) eine an die ebene Seitenfläche (30) angrenzende Seitenfläche (58) hat, die quer zur Seitenfläche der Bauelementstruktur (14) liegt,
wobei sich der Fußteil (40) mit zunehmendem Abstand vom Hauptteil (52) kontinuierlich verjüngt,
wobei eine Fläche (142) gleicher Dotierstoffkonzentration bezüglich der Oberfläche des Halbleitermaterials (10) in mindestens der Hälfte des vom Abstandselement (108) überdeckten Bereiches einen Neigungswinkel (W2) kleiner als 60° oder kleiner als 45°, jedoch...

Description

Die Erfindung betrifft unter anderem eine integrierte Halbleiteranordnung, die ein Halbleitermaterial und eine auf dem Halbleitermaterial angeordnete Bauelementstruktur enthält. Entlang der Bauelementstruktur ist ein Abstandselement angeordnet, das einen Hauptteil enthält, welcher bei einer Implantation des Halbleitermaterials nicht von Ionen durchdrungen wird.
Das Halbleitermaterial ist beispielsweise Silizium, insbesondere das in einer Siliziumscheibe enthaltene Silizium. Jedoch werden auch andere Materialien eingesetzt, z.B. Galliumarsenid.

Aus dem Buch "Technologie hochintegrierter Schaltungen", D. Widmann, u. a., 2. Auflage, Springer, 1996, Seite 65 sind vier Anwendungsbeispiele für den Einsatz von Abstandselementen bekannt, die auch als Spacer bezeichnet werden. Die Abstandselemente gewährleisten einen Abstand des durch die Implantation erzeugten Dotierprofils von der Bauelementstruktur.

Aus der DE 37 34 301 C2 sind abgestufte Spacer bekannt, die in einem zweiten Implantationsschritt zum Herstellen von LDD-Dotierbereichen verwendet werden. Aus der Entgegenhaltung DE 42 19 342 A1 sind L-förmige und somit abgestufte Spacer bekannt, die in einem zweiten Implantationsschritt zum Herstellen eines mittleren Dotierbereiches verwendet werden. In einem dritten Implantationsschritt werden nach dem entfernen der L-förmigen Spacer-Randbereiche mit noch geringerer Dotierstoffkonzentration im Vergleich zu der Dotierstoffkonzentration der mittleren Dotierbereich erzeugt.

Aus der EP 0 671 760 A2 ist ein Verfahren bekannt, bei dem ein zweiter Implantationsschritt unter Verwendung eines Spacers hergestellt wird, der bei der zweiten Implantation teilweise von Ionen durchdrungen wird. Die zweite Implantation ist eine Implantation, die zu einer vergleichsweise hohen Dotierstoffkonzentration und damit auch zu zunächst amorphen HDD-Bereichen führt. Aus der Entgegenhaltung EP 0 671 759 A2 ist ein Verfahren mit zwei Ionenimplantationen bekannt, wobei ein erster Implantationsschritt mit hoher Dosis und kleiner Implantationsenergie in eine Silizidschicht durchgeführt wird. Ein zweiter Implantationsschritt wird mit kleiner Dosis und hoher Implantationsenergie durchgeführt, wobei ein Spacer mit sich kontinuierlich verjüngendem Fußteil im Bereich des Fußteils von Ionen mit hoher Implantationsenergie durchdrungen wird. Aus der US 5,427,971 , Beschreibung des Standes der Technik, ist ein Spacer mit sich verjüngendem Fußteil bekannt, der bei einer n+-Implantation verwendet wird, um die mechanischen Spannungen im Halbleitermaterial zu reduzieren.

Es ist Aufgabe der Erfindung, eine integrierte Halbleiteranordnung anzugeben, die ein Abstandselement enthält, mit dessen Hilfe sich ein geeignetes Dotierprofil auf einfache Art herstellen lässt. Außerdem soll ein zugehöriges Verfahren zu ihrer Herstellung angegeben werden.

Die auf die integrierte Halbleiteranordnung bezogene Aufgabe wird durch die im Patentanspruch 1 angegebenen Verfahrensschritte gelöst. Weiterbildungen sind in den Unteransprüchen angegeben.

Die Erfindung geht von der Überlegung aus, dass es bisher das Ziel war, Abstandselemente herzustellen, die eine möglichst rechtwinklig zur Oberfläche des zu dotierenden Halbleitermaterials liegende Seitenfläche hatten. Nur aufgrund von Abweichungen der realen Prozessführung im Vergleich zu einer idealen Sollprozessführung kam es zu Abweichungen von dem Sollverlauf der Seitenfläche des Abstandselementes. Jedoch lassen sich Abstandselemente, an denen ein abstehender Fußteil ausgebildet ist, gezielt zur Herstellung eines Dotierprofils bei einer Implantation einsetzen.

Deshalb enthält die erfindungsgemäße integrierte Halbleiteranordnung zusätzlich zu den eingangs genannten Bestandteilen einen am Abstandselement an der von der Bauelementstruktur abgewandten Seite ausgebildeten Fußteil. Der Fußteil wird bei der Implantation von Ionen durchdrungen und beeinflusst die Dotierung maßgeblich. Maßgeblich bedeutet unter anderem, dass ein Bauelement mit verbesserten elektrischen Eigenschaften im Vergleich zu Bauelementen entsteht, die nach bekannten Verfahren hergestellt worden sind. Maßgeblich kann aber auch bedeuten, dass bei gleichbleibenden elektrischen Eigenschaften weniger Verfahrensschritte auszuführen sind.

Der Fußteil befindet sich möglichst nah an dem zu dotierenden Halbleitermaterial am Abstandselement. Eine maßgebliche Beeinflussung der Dotierung bedeutet auch, dass sich die Form oder die Lage des Dotierprofils im Vergleich zu einer Dotierung ohne den Fußteil um mehrere Nanometer, üblicherweise um mehrere 10 nm verändert.

Bei einer Weiterbildung des erfindungsgemäßen Verfahrens hat der Hauptteil des Abstandselementes an der von der Bauelementstruktur abgewandten Seite eine nahezu parallel zu einer Seitenfläche der Bauelementstruktur liegende ebene Seitenfläche. Nahezu parallel bedeutet, dass Abweichungen von der Parallelen höchstens 10 Grad betragen. Der Fußteil hat eine an die ebene Seitenfläche angrenzende Seitenfläche, die quer zur Seitenfläche der Bauelementstruktur liegt, d.h. also auch quer zur ebenen Seitenfläche des Abstandselementes. Ein derart ausgestaltetes Abstandselement lässt sich herstellen, indem die ebene Seitenfläche durch eine anisotrope Ätzung hergestellt wird, bei der sich Polymere bilden, um eine Unterätzung durch isotrope Komponenten der anisotropen Ätzung zu vermeiden. Zur Herstellung des Fußteils wird dann bspw. die Polymerbildungsrate bzw. die Polymerisierung erhöht.

Bei einer anderen Weiterbildung der erfindungsgemäßen Anordnung hat eine von dem Fußteil überdeckte Teilfläche des Halbleitermaterials eine Breite, die mindestens ein Drittel der Breite derjenigen Teilfläche des Halbleitermaterials beträgt, die von dem Hauptteil bedeckt wird. Mit anderen Worten beträgt die Breite des Fußteils mindestens ein Drittel der Breite des Hauptteils. Geeignete Dotierprofile lassen sich insbesondere herstellen, wenn die Breite des Fußteils gleich der Breite des Hauptteils oder sogar größer als die Breite des Hauptteils ist.

Bei einer nächsten Weiterbildung der erfindungsgemäßen Anordnung verjüngt sich der Fußteil mit zunehmendem Abstand vom Hauptteil. Das bedeutet, dass der Fußteil in der Nähe des Hauptteils weniger Ionen hindurchlässt als vom Hauptteil entfernt. Durch den sich verjüngenden Bereich wird eine kontinuierliche Zunahme der Dotierstoffkonzentration und/oder der Dotiertiefe mit zunehmendem Abstand vom Hauptteil erreicht.

Bei einer Ausgestaltung verjüngt sich der Fußteil kontinuierlich mit zunehmendem Abstand vom Hauptteil in seinem gesamten Bereich. Dadurch wird ein kontinuierlicher Anstieg der Dotierstoffkonzentration und/oder der Dotiertiefe im gesamten Bereich des Fußteils, d.h. in einem vergleichsweise großen Bereich erzielt.

Bei einer nächsten Ausgestaltung der erfindungsgemäßen Anordnung verjüngt sich der Fußteil keilförmig mit zunehmendem Abstand vom Hauptteil. Keilförmig bedeutet insbesondere, dass die Höhe des Fußteils an seinem vom Hauptteil entfernten Ende gegen Null geht. Durch diese Maßnahme wird erreicht, dass das Dotierprofil kontinuierlich, d.h. ohne sprunghafte Änderungen in der Dotiertiefe und/oder der Dotierstoffkonzentration an dem schmalen Ende des Fußteils in ein Dotierprofil übergeht, das in nicht vom Abstandselement bedeckten Bereichen entsteht.

Besonders geeignete Dotierprofile entstehen, wenn die maximale Dicke des Fußteils so bemessen ist, dass die gesamte Durchtrittslänge der Ionen in diesem Bereich erforderlich ist, um zu verhindern, dass die Ionen in das Halbleitermaterial eindringen.

Bei einer nächsten Weiterbildung ist das Halbleitermaterial Silizium. Jedoch werden auch andere Halbleitermaterialien eingesetzt, beispielsweise Galliumarsenid.

Bei einer Ausgestaltung enthält die Halbleiterstruktur eine Gatestruktur eines MOS-Transistors (Metal Oxide Semiconductor). Jedoch wird die erfindungsgemäße Halbleiteranordnung auch bei anderen Halbleiterstrukturen eingesetzt, siehe insbesondere die oben in der Einleitung referenzierten Anwendungen, z.B. bei der Herstellung von Bipolartransistoren.

Bei einer nächsten Ausgestaltung besteht das Abstandselement aus Siliziumdioxid oder aus Siliziumnitrid. Jedoch werden auch Abstandselemente aus anderen Materialien verwendet.

Bei einer nächsten Weiterbildung der erfindungsgemäßen Anordnung bestehen der Hauptteil und der Fußteil aus dem gleichen Material. Zusätzlich oder alternativ wurden die Materialien beider Teile mit dem gleichen Verfahren abgeschieden, beispielsweise mit einem CVD-Verfahren (Chemical Vapor Depositi on) oder mit einem TEOS-Verfahren (Tetra Ethyl Ortho Silicate). Durch diese Maßnahmen lassen sich beide Teile in einem gemeinsamen Verfahren herstellen und haben bezüglich der Implantation gleiche Eigenschaften.

Bei einer anderen Weiterbildung der erfindungsgemäßen Anordnung werden der Hauptteil und der Fußteil durch Ätzen einer konform abgeschiedenen Schicht erzeugt, insbesondere durch eine anisotrope Ätzung. Geeignet ist beispielsweise ein Plasmaätzprozess.

Bei einer Ausgestaltung werden zur Ausbildung des Fußteils die Ätzbedingungen im Vergleich zu den Ätzbedingungen bei der Ausbildung des Hauptteils verändert, um dem Fußteil eine besondere geometrische Form zu geben. So lässt sich der Gasdruck und/oder die Ätztemperatur und/oder das Gasgemisch verändern. Aber auch die Leistung zur Erzeugung eines Plasmas, die Beschleunigungsspannung bzw. der Gasfluss haben einen Einfluss.

Bei einer nächsten Weiterbildung wird zum Ausbilden des Hauptteils ein Ätzverfahren mit einem geringen Polymerbildungsrate oder ohne Polymerbildung ausgeführt. Zum Ausbilden des Fußteils wird ein Ätzverfahren mit einer erhöhten Polymerbildungsrate im Vergleich zu dem Ätzverfahren zum Ausbilden des Hauptteils ausgeführt. Durch die Erhöhung der Polymerbildungsrate wird erreicht, dass auch Schrägen bezüglich der Vorzugsätzrichtung weniger schnell geätzt werden. Ein keilförmiger Fußteil lässt sich so auf einfache Art und Weise ausbilden.

Bei einer Weiterbildung der erfindungsgemäßen Anordnung hat eine Fläche gleicher Dotierstoffkonzentration, beispielsweise die Fläche mit der maximalen Dotierstoffkonzentration im Halbleitermaterial, vor einer Temperung bezüglich der Oberfläche des Halbleitermaterials in mindestens der Hälfte des vom Fußteil überdeckten Bereiches einen Neigungswinkel klei ner als 60° oder kleiner als 45°, jedoch in beiden Fällen größer als 15°. Die genannten Bereiche für den Neigungswinkel sind zur Herstellung von Halbleiterbauelementen mit kleinen minimalen Strukturbreiten und mit gleichzeitig sehr guten elektrischen Eigenschaften besonders geeignet.

Bei einer nächsten Weiterbildung der erfindungsgemäßen Anordnung hat eine Fläche gleicher Dotierstoffkonzentration, beispielsweise eine Fläche mit der maximalen Dotierstoffkonzentrationen im Halbleitermaterial, nach einer Temperung bezüglich der Oberfläche des Halbleitermaterials in mindestens der Hälfte des vom Abstandselement überdeckten Bereiches einen Neigungswinkel kleiner als 60° oder kleiner als 45°, jedoch in beiden Fällen größer als 15°. Die angegebenen Neigungswinkelbereiche ermöglichen wiederum die Herstellung von Bauelementen mit kleinen minimalen Strukturbreiten und mit gleichzeitig sehr guten elektrischen Eigenschaften.

Bei einer Weiterbildung hat der Fußteil eine zu einer Oberfläche des Halbleitermaterials geneigte Fläche. Der Neigungswinkel ist vorzugsweise konstant und hat einen Wert im Bereich zwischen 15 Grad und 45 Grad, vorzugsweise einen Wert von 30 Grad. Bei den genannten Gradzahlen ergeben sich besonders geeignete Dotierprofile.

Bei einer nächsten Weiterbildung ändert sich die Neigung der Fläche gleicher Dotierkonzentration innerhalb der genannten Bereiche um weniger als 10°. Dadurch wird erreicht, dass auch bei höheren Betriebsspannungen keine Spannungsspitzen im dotierten Bereich auftreten.

Bei einer anderen Weiterbildung der erfindungsgemäßen Anordnung wird die Ionenimplantation mit einem Winkel ausgeführt, der um weniger als 10° zur Normalen der Oberfläche des zu dotierenden Bereichesgeneigt ist, d.h. es wird im Wesentlichen senkrecht zur Oberfläche des Halbleitermaterials dotiert. Die Nachteile, die mit einer sogenannten Schrägimplan tation verbunden sind, werden vermieden, trotzdem lässt sich ein geeignetes Dotierprofil erzielen.

Bei einer anderen Weiterbildung der erfindungsgemäßen Anordnung wird nur ein Implantationsschritt zum Einbringen des Dotierprofils ausgeführt. Ein Dotierprofil mit hervorragenden elektrischen Eigenschaften lässt sich so ohne die üblicherweise auszuführenden zwei Implantationsschritte, d.h. die LDD-Dotierung (Lightly Doped Drain) und die HDD-Dotierung (Highly Doped Drain), erreichen.

Die Erfindung betrifft außerdem ein Verfahren zur Herstellung einer Halbleiteranordnung mit Abstandselement, das die gleiche Form hat, wie das bei der erfindungsgemäßen Anordnung bzw. bei einer Weiterbildung eingesetzte Abstandselement. Damit gelten die oben genannten technischen Wirkungen auch für das Herstellungsverfahren.

Im Folgenden werden Ausführungsbeispiele der Erfindung an Hand der beiliegenden Zeichnungen erläutert. Darin zeigen:
1A bis 1D Verfahrensschritte zum Herstellen eines Abstandselementes mit keilförmigem Fußteil,
2 ein mit einem keilförmigen Fußteil erzeugtes Dotierprofil, und
3 eine REM-Aufnahme eines Abstandselementes mit keilförmigem Fußteil.
Die 1A bis 1D zeigen Verfahrensschritte zur Herstellung eines Abstandselementes mit keilförmigem Fußteil. 1A zeigt einen Querschnitt durch eine Halbleiterstruktur 8. Auf der Oberfläche eines Siliziumwafers 10 ist eine Gateoxidschicht 12 aus Siliziumdioxid erzeugt worden, die eine Dicke von nur wenigen Nanometern hat, beispielsweise eine Dicke von 7,5 nm. Auf der Gateoxidschicht 12 wurde eine Gateelektrode 14 aus polykristallinem Silizium mit Hilfe einer Schichtabscheidung und eines nachfolgenden fotolithografischen Prozesses erzeugt.
Anschließend wurde mit Hilfe einer thermischen Oxidation ein Postoxid 16 auf der Oberfläche und an den Seitenflächen der Gateelektrode 14 erzeugt. Eine Höhe H1 der Gateelektrode 14 einschließlich Postoxid 16 beträgt beispielsweise 300 nm, wobei das Postoxid eine Dicke von beispielsweise nur 15 nm hat.
Nach der Herstellung des Postoxids 16 wurde oberhalb der Gateelektrode 14 und oberhalb des nicht von der Gateelektrode 14 bedeckten Siliziumwafers 10 eine Siliziumdioxidschicht 18 konform abgeschieden, wobei die Form einer am Rand der Gateelektrode 14 gebildeten Stufe auf der Oberfläche der Siliziumdioxidschicht 18 durch eine Stufe 22 im Wesentlichen unverändert nachbildet worden ist. Die Siliziumdioxidschicht 18 hat beispielsweise eine Dicke D1 von 150 nm.
Nach dem Abscheiden der Siliziumdioxidschicht 18 wird ein anisotropes Ätzverfahren durchgeführt, um die Dicke der Siliziumdioxidschicht 18 zu verringern. Ein geeignetes Ätzverfahren ist z.B. eine plasmaunterstützte Ätzung.
1B zeigt den Zustand der Halbleiterstruktur 8, nachdem etwa zwei Drittel der Siliziumdioxidschicht 18 mit Hilfe des anisotropen Ätzverfahrens entfernt worden sind. Eine Dicke D2 der Siliziumdioxidschicht 18 in den Bereichen oberhalb der Gateelektrode 14 und in einem um mehr als 150 nm von der Gateelektrode 14 entfernten Bereich beträgt nur noch 50 nm. Seitlich der Gateelektrode 14 ist die Dicke der Siliziumdioxidschicht 18 aufgrund der anisotropen Ätzung praktisch unverändert geblieben, d.h. die Dicke beträgt weiterhin 150 nm. Eine Polymerbildungsrate C1 des Ätzgemisch sichert, dass senkrechte Flächen 30 der Polysiliziumschicht 18 nicht durch isotrope Komponenten der Ätzung rückgeätzt werden.
Zu dem in 1B dargestellten Zeitpunkt der Ätzung wird eine erste Stufe des Ätzverfahrens mit einer Polymerbildungsrate C1 beendet. Die Ätzbedingungen für die weitere Ätzung werden so geändert, dass einer Polymerbildungsrate C2 auftritt, die höher als die Polymerbildungsrate C1 ist.
Wie in 1C dargestellt, wird durch die höhere Polymerbildungsrate C2 erreicht, dass sich bei der weiteren Ätzung ein keilförmiger Fußteil 40 ausbildet. Bei der weiteren Ätzung verringert sich die Schichtdicke der Siliziumdioxidschicht 18 oberhalb der Gateelektrode 14 und auch oberhalb des nicht von der Gateelektrode 14 bedeckten Bereiches des Siliziumwafers 10, siehe Dicke D3, die beispielsweise nur noch 25 nm beträgt.
1D zeigt das Ende des mit der Polymerbildungsrate C2 ausgeführten Ätzprozesses. Ein Abstandselement 50, das den keilförmigen Fußteil 40 enthält, ist entlang der Stufe 20 senkrecht zur Blattebene angeordnet.
Das Abstandselement 50 enthält neben dem Fußteil 40 einen Hauptteil 52, der wie ein herkömmliches Abstandselement geformt ist. Die von der Gateelektrode 14 abgewandte Oberfläche des Hauptteils 52 ist in einem vom Siliziumwafer 10 entfernt liegenden Bereich 54 gekrümmt. An den gekrümmten Bereich 54 schließt sich die ebene senkrechte Fläche 30 an. Entlang einer Knicklinie 56 grenzt eine geneigte ebene Fläche 58 des Fußteils 40 an die ebene Fläche 30. Die Knicklinie 56 legt eine Höhe H2 des Fußteils 40 fest, die im Ausführungsbeispiel 50 nm beträgt.
Die Breite B1 des Hauptteils 52 beträgt im Ausführungsbeispiel 150 nm. Eine Breite B2 des Fußteils 40 beträgt im Ausführungsbeispiel 100 nm.
In nicht dargestellten folgenden Verfahrensschritten wird eine Ionenimplantation durchgeführt, um im Siliziumwafer 10 Gebiete zum Anschluss der Draingebiete bzw. Sourcegebiete und die Drain- bzw. Sourcegebiete selbst herzustellen. Dabei wird ein Dotierprofil erzeugt, das dem unten an Hand der 2 erläuterten Dotierprofil ähnlich ist. Anschließend wird bei einer Temperatur von über 800°C getempert, wobei sich die Dotierungen auch unter den Hauptteil 52 bis an den Bereich unterhalb der Gateelektrode 14 heran ausbreiten.
2 zeigt ein mit einem keilförmigen Fußteil 100 erzeugtes Dotierprofil 102. Eine in 2 dargestellte Halbleiterstruktur 104 wurde mit einem Verfahren hergestellt, das die gleichen Verfahrensschritte enthält, wie das an Hand der 1A bis 1D erläuterte Verfahren. Ein Hauptteil 106 eines Abstandselementes 108 hat eine Breite B3 von 100 nm. Der Fußteil 100 des Abstandselementes 108 hat eine größere Breite B4 von 200 nm. Die Form des Fußteils 100 wurde durch eine Polymerbildungsrate C3 erreicht, die an Stelle der Polymerbildungsrate C2 verwendet worden ist. Die Halbleiterstruktur 104 enthält außerdem eine Gateelektrode 114 und ist auf einem Siliziumwafer 116 aufgebracht. Eine Gateoxidschicht und eine Postoxidschicht sind in 2 aus Gründen der besseren Übersichtlichkeit nicht dargestellt.
Das Dotierprofil 102 wurde durch eine bezüglich der Oberfläche des Halbleiterwafers 116 senkrechte bzw. lotrechte Ionenimplantation erzeugt, siehe Pfeile 120 bis 126. Beispielsweise werden für eine n-Dotierung Arsen- oder Phosphorionen Implantiert. Vor der Implantation wird ggf. ein Restoxid vom Halbleiterwafer entfernt. Eine Höhe H3 des Fußteils 100 beträgt etwa 50 nm, so dass nur wenige Ionen, den Fußteil 100 an seiner höchsten Stelle durchdringen können, siehe Dotierbereich 128, der eine geringe Dotierstoffkonzentration hat, z. B. 10¹⁷ cm^–3 bis 5 mal 10¹⁷ cm^–3, und der an der Grenze zwischen Hauptteil 106 und Fußteil 100 endet. Ein vom Fußteil 100 eingeschlossener Winkel W0 beträgt 20 Grad. An den Dotierbereich 128 mit geringer Dotierstoffkonzentration schließt sich zur Oberfläche des Siliziumwafers 116 hin ein Dotierbereich 130 mit mittlerer Dotierstoffkonzentration an. An den Dotierbereich 130 mit mittlerer Dotierstoffkonzentration schließt sich zur Oberfläche des Siliziumwafers 116 hin ein Dotierbereich 132 mit hoher Dotierstoffkonzentration an. Der Dotierbereich 132 liegt außerhalb des vom Abstandselementes 108 überdeckten Bereiches in einer Tiefe von etwa 30 nm im Siliziumwafer 116. Der Dotierbereich 132 endet unterhalb des Fußteils 100 in einem mittleren Bereich des Fußteils 100. Zwischen dem Dotierbereich 132 und der Oberfläche des Siliziumwafers 116 liegt ein Dotierbereich 134, der eine mittlere Dotierstoffkonzentration hat. Unterhalb des Fußteils 100 verlaufen die Dotierbereiche 128 bis 132 in einem Winkel W1 von 38°.
Nach der Ionenimplantation wird ein Temperschritt durchgeführt, bei dem die Halbleiterstruktur 104 auf eine Temperatur von über 800°C erhitzt wird. Dabei verschiebt sich das Dotierprofil 102 in den Siliziumwafer 116 hinein, siehe Pfeil 140, und gleichzeitig in den Bereich unterhalb des Hauptteils 106 hinein, siehe Pfeil 142. Die Lage des Dotierbereiches 128 nach der Temperung ist in 2 durch eine gestrichelte Linie 142 dargestellt. Fast im gesamten Bereich unterhalb des Abstandselementes 108 hat die gestrichelte Linie 144 einen Winkel W2 von etwa 45° zur Oberfläche des Siliziumwafers 116.
3 zeigt eine REM-Aufnahme (Rasterelektronenmikroskop) eines Abstandselementes mit keilförmigem Fußteil gemäß einem dritten Ausführungsbeispiel. Ein Zentimeter in der Abbildung entspricht etwa 140 nm, siehe Maßstab 150. Demzufolge hat die Gateelektrode eine Höhe von 300 nm. Die Breite des Hauptteils des Abstandselementes beträgt 140 nm. Die Breite des Fußteils beträgt ebenfalls 140 nm. Die Höhe des Fußteils beträgt etwa 100 nm.
Die Grenze zwischen Hauptteil und Fußteil verläuft entlang einer Linie, an der sich die Krümmung der Oberfläche des Abstandselementes in Querschnittsrichtung im Vergleich zu den Krümmungen benachbarter Bereiche desselben Querschnitts stark ändert. Insbesondere liegt die Grenzlinie entlang von Punkten, an denen sich das Vorzeichen der Krümmung ändert, d.h. an einem Wendepunkt einer Querschnittslinie.
Bei anderen Ausführungsbeispielen der Erfindung wird der Fußteil aufgrund einer Veränderung anderer Prozessparameter beim Ätzen erzielt, beispielsweise durch eine Änderung des Gasdrucks und/oder des Gasgemisches und/oder des Gasflusses und/oder durch eine Verwendung anderer Zusätze.
Bei anderen Ausführungsbeispielen werden auch andere Dotierprofile hergestellt. Insbesondere lässt sich die Lage und der Verlauf des Dotiermaximums und damit der Dotiertiefe an die Erfordernisse des herzustellenden Bauelementes anpassen.
Bei den oben erläuterten Ausführungsbeispielen werden zur Herstellung der Halbleiterstruktur die folgenden Verfahrensschritte ausgeführt:

– Herstellung des Gateoxids und der Gateelektrode,
– Herstellung des Postoxids,
– Fertigung des Abstandselementes mit Fußteil, beispielsweise so wie oben an Hand der 1A bis 1D beschrieben,
– Aufbringen einer Implantationsmaske, und
– Implantation der Source- bzw. Draingebiete mit hoher Implantationsenergie.

Bei diesen Verfahrensschritten werden getrennte LDD- und HDD-Implantationen vermieden, weil aufgrund der Form des Fußteils an der Oberfläche des Halbleiterwafers ein kontinuierlicher Anstieg der Dotierstoffkonzentration erzielt werden kann. Dadurch lassen sich fotolithografische Schritte einsparen, beispielsweise ein Lithografieschritt bei der Herstellung von PMOS-Strukturen und ein Lithografieschritt bei der Herstellung von NMOS-Strukturen, d.h. zwei Lithografieschritte in einem CMOS-Prozess (Complementary Metal Oxide Semiconductor).
Bei einem nächsten Ausführungsbeispiel werden zur Herstellung der Halbleiterstruktur die folgenden Verfahrensschritte ausgeführt:

– Herstellung des Gateoxids und der Gateelektrode,
– Herstellung des Postoxids,
– Aufbringen einer LDD-Maske und LDD-Implantation,
– Fertigung des Abstandselementes mit Fußteil, beispielsweise so wie oben an Hand der 1A bis 1D beschrieben,
– Aufbringen einer Implantationsmaske, und
– Implantation der Source- bzw. Draingebiete mit hoher Implantationsenergie.

Bei diesem Ausführungsbeispiel entsteht ein Bauelement mit besonders guten elektrischen Eigenschaften.
Die Erfindung bietet eine Reihe von Vorteilen:

– getrennte LDD- und HDD-Implantationen lassen sich vermeiden, weil aufgrund der Form des Fußteils an der Oberfläche des Halbleiterwafers ein kontinuierlicher Anstieg der Dotierstoffkonzentration erzielt werden kann. Dadurch lassen sich fotolithografische Schritte einsparen, beispielsweise ein Lithografieschritt bei der Herstellung von PMOS-Strukturen und ein Lithografieschritt bei der Herstellung von NMOS-Strukturen, d.h. zwei Lithografieschritte in einem CMOS-Prozess (Complementary Metal Oxide Semiconductor).
– Es ist eine höhere Implantationsdosis und/oder eine größere Tiefe bei der Implantation der Source- bzw. Draingebiete möglich, weil die Feldstärken in dem Dotierprofil mit kontinuierlicher Dotierstoffkonzentrationserhöhung geringer sind als in Dotierprofilen mit sprunghaftem Anstieg der Dotierstoffkonzentration. Außerdem wird die Widerstandsfähigkeit gegen die Belastung durch sogenannte heiße Ladungsträger erhöht, die auch als Hot Carrier Stress (HCS) bezeichnet wird. Der Bahnwiderstand der Anschlussgebiete lässt sich außerdem verringern. Aufgrund der höheren Implantationsdosis und/oder der größeren Implantationstiefe lassen sich gegebenenfalls auch andere elektrische Parameter verbessern, beispielsweise der Schichtwiderstand oder die Durchbruchsspannung des pn-Übergangs in Sperrrichtung. Aufgrund der höheren Dosis oder der höheren Dotiertiefe lässt sich auch die Dotierung der polykristallinen Gateelektrode verbessern, insbesondere lassen sich die Verarmung im unteren Bereich der Gateelektrode vermeiden.
– Insbesondere Bauelemente mit höheren Betriebsspannungen lassen sich so auf einfache Art herstellen, weil sich das Dotierprofil in lateraler Richtung weniger abrupt ändert. Beispielsweise liegt die Betriebsspannung bei 12 Volt.
– Der gateinduzierte Drainleckstrom lässt sich ebenfalls herabsetzen, weil das Dotierprofil der LDD-Anschlussgebiete verändert wird, wobei sich die Breite der Verarmungszonen verringert.

8: Halbleiterstruktur
10: Siliziumwafer
12: Gateoxid
14: Gateelektrode
16: Postoxid
H1 bis H3: Höhe
18: Siliziumdioxidschicht
20, 22: Stufe
D1 bis D3: Dicke
C1 bis C3: Polymerkonzentration
30: senkrechte Fläche
40: keilförmiger Fußteil
50: Abstandselement
52: Hauptteil
54: Bereich
56: Knicklinie
58: geneigte ebene Fläche
100: keilförmiger Fußteil
102: Dotierprofil
104: Halbleiterstruktur
106: Hauptteil
108: Abstandselement
114: Gateelektrode
116: Siliziumwafer
120 bis 126: Pfeil
128: Dotierbereich geringer Dotierstoffkonzentration
130: Dotierbereich mittlerer Dotierstoffkonzentration
132: Dotierbereich hoher Dotierstoffkonzentration
134: Dotierbereich mittlerer Dotierstoffkonzentration
140, 142: Pfeil
144: gestrichelte Linie
W0 bis W2: Winkel
150: Maßstab

Claims

Integrierte Halbleiteranordnung (8), mit einem Halbleitermaterial (10), mit einer auf dem Halbleitermaterial (10) angeordneten Bauelementstruktur (14), mit einem entlang dar Bauelementstruktur (14) angeordneten Abstandselement (50), das einen Hauptteil (52) enthält, und mit einem am Abstandselement (50) an der von der Bauelementstruktur (14) abgewandten Seite ausgebildeten Fußteil (40), wobei der Hauptteil (52) an der von der Bauelementstruktur (14) abgewandten Seite eine nahezu parallel zu einer Seitenfläche dar Bauelementstruktur (14) liegende ebene Seitenfläche (30) hat, wobei der Fußteil (40) eine an die ebene Seitenfläche (30) angrenzende Seitenfläche (58) hat, die quer zur Seitenfläche der Bauelementstruktur (14) liegt, wobei sich der Fußteil (40) mit zunehmendem Abstand vom Hauptteil (52) kontinuierlich verjüngt, wobei eine Fläche (142) gleicher Dotierstoffkonzentration bezüglich der Oberfläche des Halbleitermaterials (10) in mindestens der Hälfte des vom Abstandselement (108) überdeckten Bereiches einen Neigungswinkel (W2) kleiner als 60° oder kleiner als 45°, jedoch größer als 15° hat, der sich um weniger als 10% ändert, wobei das Dotierprofil in dem Halbleitermaterial an einem nicht vom Abstandselement (108) überdeckten Bereich mit zunehmendem Abstand von der Oberfläche des Halbleitermaterials und beginnend an der Oberfläche in der im folgenden genannten Reihenfolge einen ersten Dotierbereich (134) mit einer erster Dotierstoffkonzentration und einen zweiten Dotierbereich (132) mit einer zweiten Dotierstoffkonzentration enthält, die hoher als die erste Dotierstoffkonzentration ist; dadurch gekennzeichnet, dass die Fläche an der der Bauelementestruktur (14, 114) zugewandten Seite des Hauptteils (52, 108) beginnt.
Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass eine von dem Fußteil (40) überdeckte Teilfläche des Halbleitermaterials (10) eine Breite (B2) hat, die mindestens ein Drittel der Breite (B1) derjenigen Teilfläche des Halbleitermaterials (10) beträgt, die von dem Hauptteil (52) bedeckt wird.
Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass sich der Fußteil (40) mit zunehmendem Abstand vom Hauptteil kontinuierlich verjüngt, und/oder dass sich der Fußteil (40) mit zunehmendem Abstand vom Hauptteil über seinen gesamten Bereich kontinuierlich verjüngt.
Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass sich der Fußteil (40) keilförmig verjüngt.
Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Halbleitermaterial (10) Silizium enthält,
Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Halbleiterstruktur (14) eine Gatestruktur eines Feldeffekttransistors enthält.
Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Abstandselement (50) Siliziumdioxid und/oder Siliziumnitrid enthält.
Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Hauptteil (52) und der Fußteil (40) aus dem gleichen Material bestehen.
Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Fußteil (40) eine zu einer Oberfläche des Halbleitermaterials (10) geneigte Fläche hat, wobei der Neigungswinkel (W3) vorzugsweise mit einem konstanten Wert im Bereich zwischen 15 Grad und 45 Grad liegt, vorzugsweise bei 30 Grad.
Verfahren zum Herstellen einer Halbleiteranordnung nach einem der vorhergehenden Ansprüche, wobei das Abstandselement (50) auf einem Halbleitermaterial (10) entlang einer Bauelementstruktur (14) angeordnet wird, wobei das Abstandselement (50) einen Hauptteil (52) enthält, welcher bei der Implantation des Halbleitermaterials (10) nicht von Ionen durchdrungen wird, und wobei am Abstandselement (52) an der von der Bauelementstruktur (14) abgewandten Seite ein Fußteil (40) ausgebildet ist; der bei der Implantation von Ionen durchdrungen wird und die Dotierung maßgeblich beeinflusst, wobei sich der Fußteil (40) mit zunehmenden Abstand vom Hauptteil (52) kontinuierlich verjüngt dadurch gekennzeichnet, dass nur ein Implantationsschritt zum Einbringen eines Dotierprofils (102) ausgeführt wird.
Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass das Abstandselement (50) und/oder ein durch das Dotieren erzeugtes Dotierprofil (102) nach einem der Ansprüche 1 bis 9 ausgebildet ist.
Verfahren nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass die Ionenimplantation mit einem Winkel ausgeführt wird, der um weniger als 10% von der Normalen der Oberfläche des zu dotierenden Bereiches abweicht.
Verfahren nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass das Material des Hauptteils (52) und das Material des Fußteils (40) mit dem gleichen Verfahren abgeschieden worden ist.
Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass der Hauptteil (52) und der Fußteil (40) durch Ätzen einer konform abgeschiedenen Schicht (18) erzeugt worden sind, und/oder dass zur Ausbildung des Fußteils (40) die Ätzbedingungen im Vergleich zu den Ätzbedingungen bei der Ausbildung des Hauptteils (52) verändert worden sind.
Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass zum Ausbilden des Hauptteils (52) ein Ätzverfahren mit einer geringen Polymerisierung (C1) oder ohne Polymerisierung ausgeführt worden ist, und dass zum Ausbilden des Fußteils (40) ein Ätzverfahren mit erhöhter Polymerisierung (C2) im Vergleich zu der Polymerisierung (C1) beim Ätzverfahren zum Ausbilden des Hauptteils (52) ausgeführt worden ist.
Verfahren nach einem der Ansprüche 10 bis 15, dadurch gekennzeichnet, dass ein durch die Dotierung entstehendes Dotierprofil (102) vor einer Temperung bis an die von dem Hauptteil (52) bedeckte Oberfläche des Halbleitermaterials (10) heranreicht.
Verfahren nach einem der Ansprüche 10 bis 16, dadurch gekennzeichnet, dass eine Fläche gleicher Dotierstoffkonzentration (128 bis 134) vor einer Temperung bezüglich der Oberfläche des Halbleitermaterials (10) in mindestens der Hälfte des von dem Fußteil (100) überdeckten Bereiches einen Neigungswinkel (W1) kleiner als 60° oder kleiner als 45°, jedoch größer als 15° hat.