JP3187210B2 - Ｄａ変換器 - Google Patents
Ｄａ変換器Info
- Publication number
- JP3187210B2 JP3187210B2 JP17422893A JP17422893A JP3187210B2 JP 3187210 B2 JP3187210 B2 JP 3187210B2 JP 17422893 A JP17422893 A JP 17422893A JP 17422893 A JP17422893 A JP 17422893A JP 3187210 B2 JP3187210 B2 JP 3187210B2
- Authority
- JP
- Japan
- Prior art keywords
- digital
- input
- output
- code
- modulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Analogue/Digital Conversion (AREA)
Description
Ｉ上に形成されるデジタルフィルタとデジタルΔΣモジ
ュレータを用いて実現されるＰＣＭコーデック受信系用
ＤＡ変換器であって、群遅延の小さなＤＡ変換器に関す
る。
タルΔΣモジュレータを用いて実現されるＰＣＭコーデ
ック受信系ＤＡ変換器はスプリアスノイズをデジタルフ
ィルタで除去しやすくするため、入力信号をインターポ
レートし、サンプリング周波数を上げてデジタルフィル
タに入力することを行っており、図２のブロック図にあ
るような構成となっていた。すなわちデジタルコード入
力データをインターポレート（補間）するために、入力
データを記憶手段１１を用いて保持（サンプルアンドホ
ールド）しておき、コード変換手段１２によりリニアコ
ードに変換された同一データを次のデータが入力される
までデジタルローパスフィルタに入力することが行われ
ていた。デジタルローパスフィルタ１３の出力はデジタ
ルΔεモジュレータ１４に入力し、デジタルΔεモジュ
レータ１４の出力はアナログフィルタ１５に入力し、こ
のアナログフィルタ１５からアナログ信号を出力する。
ようなＤＡ変換器においては、入力データのサンプルホ
ールドによって、入力データ間隔の１／２の時間の群遅
延が発生していた。特に、デジタルフィルタによりＣＣ
ＩＴＴ勧告Ｇ７１４に規定される周波数特性を実現し、
デジタルΔΣモジュレータにより高速な（例えば入力デ
ータレートの１２８倍）低ビット（例えば１ビット）デ
ータに変更し、ＳＣＦ（スイッチトキャパシタフィル
タ）による高周波ノイズ成分を除去するＤＡ変換器にお
いては、デジタルフィルタの動作に必要な時間を除外し
てもサンプルホールドにより６２．５μｓ、フィルタ関
数により約１５０μｓ、ΔΣモジュレータにより約２０
μｓ、ＳＣＦにより約３０μｓで合計約２６０μｓの群
遅延時間となり、同勧告Ｇ７１４にある群遅延許容値の
２４０μｓを順守する回路を実現することはきわめて困
難であった。また、デジタルΔΣモジュレータはゼロ入
力に対して大きなトーン信号出力を発生してしまうた
め、このトーン信号の発生を抑えるための何等かの対策
手段が必要であった。
解消したＤＡ変換器を提供することにある。
本発明はμ−Ｌａｗ則あるいはＡ−Ｌａｗ則に従って圧
縮されたデジタルコードをインターポレートしアナログ
信号に変換するＤＡ変換器において、前記デジタルコー
ド入力をリニアコードに変換し出力するコード変換手段
と、あらかじめ定められた定数コードを出力する定数設
定手段と、前記コード変換手段の出力および前記定数設
定手段の出力のうちいずれか一方のみを選択し出力する
選択手段と、該選択手段の出力を入力とするデジタルロ
ーパスフィルタと、該デジタルローパスフィルタの出力
を入力とするデジタルΔΣモジュレータと、該デジタル
Δεモジュレータの出力を入力とし、アナログ信号を出
力するアナログフィルタとからなることを特徴とする。
ＰＣＭコーデックにおいては、定数を挿入することによ
り遅延時間が減少する。特に、入力データを１回のみ使
用し、他は全て同じ定数を挿入する場合には、入力デー
タを次のデータが入力されるまでサンプルホールドする
従来の場合に比べて、６２．５μｓだけ群遅延時間が少
なくなる。さらにこの８ビットのＰＣＭコーデック入力
データをデジタル的に記憶するＤＡ変換器においては、
この入力データを記憶するためのＲＡＭあるいは８個の
フリップフロップが省略され、あるいは入力データを線
形データを変換したものを記憶する場合にはさらに多く
の記憶回路が省略され、ＭＯＳ ＬＳＩ上のシリコン占
有面積が少なくなる。
は、ゼロ信号入力に対してもデジタルローパスフィルタ
出力はオフセットを持つようになり、ΔΣモジュレータ
にオフセット値を入力できるようになる。これにより従
来から行われているΔΣモジュレータから発生するトー
ン信号を少なくするためにΔΣモジュレータ入力にオフ
セットを加えるという操作と等価の操作を加算器なしに
実現できるようにもなる。
に説明する。
として、８ＫＨｚ、８ビットでμ−ＬａｗまたはＡ−Ｌ
ａｗに従ったデータを、コード変換手段１によって１４
ビットの線形データに変換し、選択手段２を介して、６
４ＫＨｚで動作する５次のデジタルローパスフィルタ３
に入力する。デジタルローパスフィルタ３からの出力
は、１０２４ＫＨｚで動作し、入力をサンプルホールド
する３次のデジタルΔΣモジュレータ４に入力し、この
モジュレータ４からの出力を、１０２４ＫＨｚで動作す
るカットオフ周波数１０ＫＨｚのアナログフィルタ５
（スイッチトキャパシタローパスフィルタ）に入力し、
このアナログフィルタ５の出力端にアナログ信号を得
る。
タル、ダブルポリシリコンの１．２ミクロンＣＭＯＳプ
ロセスで作成することができた。
は、コード変換手段１からの１４ビットに線形変換され
た８ＫＨｚのＰＣＭ入力データに対して、選択手段２に
よって８倍のインターポレーションを行ったものが入力
される。すなわち、６は定数設定手段であって、コード
変換手段１と同じビット数のデジタル定数（“０”を含
む）を設定し、これをインターポレーションのために選
択手段２に入力する。選択手段２においては、図４に示
すようなタイミングで、コード変換手段１からの１回の
８ＫＨｚの入力データにひきつづいて定数設定手段６か
らの７回の定数（１４ビット線形データの１ＬＳＢ）を
挿入してデジタルローパスフィルタ３に入力する。定数
設定手段６からの定数コード出力をスイッチやロジック
ゲートによる選択手段を用いてデジタルローパスフィル
タに導入することもできるが、本例では定数設定手段６
と選択手段２とをＡＮＤやＯＲゲートにより同時に実現
するロジック回路とした。
は、コードド変換手段１からの１４ビットのパラレルデ
ータの入力経路にアンド（ＡＮＤ）ゲート７およびオア
（ＯＲ）ゲート８を挿入し、このゲート７の一方入力端
にコントロール信号をゲート８の一方入力端にコントロ
ール信号の反転信号を入力し、このコントロール信号を
「Ｌｏｗ」にすることによってデジタルローパスフィル
タ３への入力を１とするように構成した。
は、サンプルホールドのための時間が省略されるので、
フィルタ関数により約１５０μｓ、デジタルΔΣモジュ
レータ４により約２０μｓ、ＳＣＦ５により約３０μ
ｓ、デジタルローパスフィルタ３の動作タイミングのた
めに約２０μｓとなり、合計約２２０μｓであった。し
たがって、ＣＣＩＴＴ勧告にある許容値２４０μｓを順
守することができるＤＡ変換器を実現することができ
た。またゼロ入力時に、アナログ出力信号にはデジタル
ΔΣモジュレータ固有のトーンも観測されなかった。
遅延値の小さなかつ特定の定数コードを使用することに
よりデジタルΔΣモジュレータのトーンの発生しないＤ
Ａ変換器を提供することができる。
けるインターポレーションを説明する図である。
Claims (1)
- 【請求項１】 μ−Ｌａｗ則あるいはＡ−Ｌａｗ則に従
って圧縮されたデジタルコードをインターポレートしア
ナログ信号に変換するＤＡ変換器において、前記デジタ
ルコード入力をリニアコードに変換し出力するコード変
換手段と、あらかじめ定められた定数コードを出力する
定数設定手段と、前記コード変換手段の出力および前記
定数設定手段の出力のうちいずれか一方のみを選択し出
力する選択手段と、該選択手段の出力を入力とするデジ
タルローパスフィルタと、該デジタルローパスフィルタ
の出力を入力とするデジタルΔΣモジュレータと、該デ
ジタルΔΣモジュレータの出力を入力とし、アナログ信
号を出力するアナログフィルタとからなることを特徴と
するＤＡ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17422893A JP3187210B2 (ja) | 1993-07-14 | 1993-07-14 | Ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17422893A JP3187210B2 (ja) | 1993-07-14 | 1993-07-14 | Ｄａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0730425A JPH0730425A (ja) | 1995-01-31 |
| JP3187210B2 true JP3187210B2 (ja) | 2001-07-11 |
Family
ID=15974969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17422893A Expired - Fee Related JP3187210B2 (ja) | 1993-07-14 | 1993-07-14 | Ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3187210B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007243394A (ja) * | 2006-03-07 | 2007-09-20 | Sharp Corp | 信号処理装置 |
-
1993
- 1993-07-14 JP JP17422893A patent/JP3187210B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0730425A (ja) | 1995-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4703308A (en) | Apparatus and methods for digital-to-analogue conversion | |
| US4467316A (en) | Generalized interpolative method for digital/analog conversion of PCM signals | |
| US5323157A (en) | Sigma-delta digital-to-analog converter with reduced noise | |
| US4588979A (en) | Analog-to-digital converter | |
| US5457456A (en) | Data converter with programmable decimation or interpolation factor | |
| EP0381715B1 (en) | Digital correction circuit and method for data converters | |
| US5181033A (en) | Digital filter for filtering and decimating delta sigma modulator output signals | |
| US5606319A (en) | Method and apparatus for interpolation and noise shaping in a signal converter | |
| JP2613900B2 (ja) | デジタル回路 | |
| JPS62500554A (ja) | アナログ−デジタル コンバ−タ | |
| KR100338971B1 (ko) | 선택가능한데시메이션비율을제공하기위해영충전회로를이용한필터 | |
| JP3187210B2 (ja) | Ｄａ変換器 | |
| US6703958B2 (en) | Analog-to-digital converter | |
| US5621407A (en) | Digital/analog converter | |
| EP1133062A2 (en) | Delta sigma d/a converter | |
| EP0314182A2 (en) | Digital code converter formed of a decreased number of circuit elements | |
| HU185634B (en) | Subscribed line sound processing circuit apparatus | |
| JPH07106974A (ja) | Ｄａ変換器 | |
| US5396248A (en) | Noise shaping circuit | |
| JPH08139607A (ja) | デルタシグマ変調器のａｌｃ回路 | |
| JPH04331517A (ja) | 信号加算装置および信号加算方法 | |
| JPH0738591B2 (ja) | デイジタル―アナログ変換装置 | |
| JP3258938B2 (ja) | デシメーションフィルタ | |
| JPS5981918A (ja) | Ｄｐｃｍ符号化信号処理回路における復号化回路の信号補間方法 | |
| JP2000174627A (ja) | シグマデルタ型ａ／ｄ変換装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010327 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080511 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080511 Year of fee payment: 7 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080511 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080511 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090511 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090511 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120511 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |