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JP3182351B2 - Method for manufacturing thin film transistor - Google Patents

Method for manufacturing thin film transistor

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Publication number
JP3182351B2
JP3182351B2 JP28659296A JP28659296A JP3182351B2 JP 3182351 B2 JP3182351 B2 JP 3182351B2 JP 28659296 A JP28659296 A JP 28659296A JP 28659296 A JP28659296 A JP 28659296A JP 3182351 B2 JP3182351 B2 JP 3182351B2
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JP
Japan
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source
film
drain
electrode
layer
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JP28659296A
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Inventor
貴司 廣瀬
伸行 坪井
達彦 田村
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Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
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Publication date
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  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は情報処理端末や映像
機器等に用いられる液晶表示装置で使用される薄膜トラ
ンジスタ及びその製造方法に関し、更に詳しくはソース
・ドレイン電極と画素電極の接続特性が改善された薄膜
トランジスタ及びその製造方法に関する。。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor used in a liquid crystal display device used for an information processing terminal or a video device, and a method of manufacturing the same. And a method of manufacturing the same. .

【0002】[0002]

【従来の技術】従来、ソース・ドレイン電極上に画素電
極を形成した薄膜トランジスタおよびその製造方法につ
いては、例えば、近藤ら著、a−Si TFT−LCD
用テ゛ハ゛イスシミュレータの開発、信学技報、EID
92−80(1992−12)第23頁〜第27頁に記
載されたものが知られている。
2. Description of the Related Art Conventionally, a thin film transistor having a pixel electrode formed on a source / drain electrode and a method of manufacturing the same are described in, for example, Kondo et al., A-Si TFT-LCD.
Development of a device simulator for the Internet, IEICE technical report, EID
92-80 (1992-12), pages 23 to 27 are known.

【0003】図5はかかる従来の薄膜トランジスタの構
成を示した断面図である。図において、1はガラスから
なる基板、2は表面がゲート絶縁体層3で被覆されたゲ
ート電極、4、5、6はそれぞれ絶縁体層、半導体層、
チャネル保護膜、7は不純物添加によりn型にされてい
るコンタクト層、8はソース・ドレイン電極、9は前記
ソース・ドレイン電極8に接続した画素電極、10は保
護膜である。
FIG. 5 is a sectional view showing the structure of such a conventional thin film transistor. In the figure, 1 is a substrate made of glass, 2 is a gate electrode whose surface is covered with a gate insulator layer 3, 4, 5, and 6 are an insulator layer, a semiconductor layer,
A channel protective film, 7 is an n-type contact layer by adding impurities, 8 is a source / drain electrode, 9 is a pixel electrode connected to the source / drain electrode 8, and 10 is a protective film.

【0004】この薄膜トランジスタは以下の製造工程で
製造される。まず、ガラスからなる基板1上にTaから
なるゲートパターンを形成した後、陽極酸化によって前
記ゲートパターンの表面をTa23にすることにより、
ゲート電極2およびゲート絶縁体層3を形成する。次
に、絶縁膜4となるSiN膜、a−Si膜、及びSiN
膜をこの順に成膜した後、最上層のSiN膜をパターニ
ングしてチャネル保護膜6を形成する。次に、全面に不
純物を添加してn型にした微結晶Si膜を成膜した後、
この微結晶Si膜を前記a−Si膜とともにソース・ド
レイン領域に対応した形状にパターニングしてコンタク
ト層7及び半導体層5を形成する。次に、全面にTi膜
を成膜した後、これをソース・ドレイン配線形状にパタ
ーニングしてソース・ドレイン電極8を形成する。次
に、インジュウム錫酸化物(以下、ITOと略称す
る。)を全面に成膜した後、これをパターニングして画
素電極9を形成する。最後に、全面に保護膜10を形成
して薄膜トランジスタとする。
This thin film transistor is manufactured by the following manufacturing steps. First, after a gate pattern made of Ta is formed on a substrate 1 made of glass, the surface of the gate pattern is made to be Ta 2 O 3 by anodic oxidation.
A gate electrode 2 and a gate insulator layer 3 are formed. Next, a SiN film serving as the insulating film 4, an a-Si film, and SiN
After the films are formed in this order, the uppermost SiN film is patterned to form the channel protection film 6. Next, after forming an n-type microcrystalline Si film by adding impurities to the entire surface,
The microcrystalline Si film is patterned together with the a-Si film into a shape corresponding to the source / drain regions to form a contact layer 7 and a semiconductor layer 5. Next, after a Ti film is formed on the entire surface, the Ti film is patterned into a source / drain wiring shape to form a source / drain electrode 8. Next, a film of indium tin oxide (hereinafter abbreviated as ITO) is formed on the entire surface and then patterned to form the pixel electrode 9. Finally, a protective film 10 is formed on the entire surface to form a thin film transistor.

【0005】[0005]

【発明が解決しようとする課題】前記図5に示した従来
の薄膜トランジスタでは、画素電極9をソース・ドレイ
ン電極8上にまで拡張して形成し、画素電極の一部をソ
ース・ドレイン電極8の上面に接続することにより、画
素電極9の面積を大きくし、これによって、開口率の大
きな液晶表示装置を得ることを可能にしている。しかし
ながら、Tiからなるソース・ドレイン電極8にITO
からなる画素電極9を接続しているため、これらの間に
良好なオーミック特性を有しかつ充分に低抵抗な電気的
接続を得ることができないという課題があった。
In the conventional thin film transistor shown in FIG. 5, the pixel electrode 9 is formed so as to extend over the source / drain electrode 8, and a part of the pixel electrode is formed on the source / drain electrode 8. By connecting to the upper surface, the area of the pixel electrode 9 is increased, thereby making it possible to obtain a liquid crystal display device having a large aperture ratio. However, the source / drain electrodes 8 made of Ti
However, there is a problem that electrical connection having good ohmic characteristics and sufficiently low resistance cannot be obtained.

【0006】本発明は前記課題に鑑みてなされたもので
あり、ソース・ドレイン電極と画素電極間が良好なオー
ミック特性を示し、かつ、充分低抵抗に接続された薄膜
トランジスタ及びその製造方法を提供することを目的と
する。
The present invention has been made in view of the above problems, and provides a thin film transistor which exhibits good ohmic characteristics between a source / drain electrode and a pixel electrode and is connected to a sufficiently low resistance, and a method for manufacturing the same. The purpose is to:

【0007】[0007]

【課題を解決するための手段】前記目的を達成するため
に、本発明の薄膜トランジスタの製造方法は、ソース・
ドレイン電極にインジュウム錫酸化物からなる画素電極
を接続してなる薄膜トランジスタを製造する方法であっ
て、最上層がモリブデン層からなるソース・ドレイン電
極を形成し、前記ソース・ドレイン電極上に開口部を有
する有機絶縁膜を形成し、前記ソース・ドレイン電極の
上面の前記有機絶縁膜の前記開口部から露出する部分を
酸素プラズマに露呈し、更に超音波水洗した後、少なく
ともその一部が前記ソース・ドレイン電極の上面の前記
開口部から露出する部分に配置されるようにインジュウ
ム錫酸化物からなる画素電極を前記有機絶縁膜上に形成
することを特徴とする。上記製造方法では、モリブデン
とインジュウム錫酸化物がオーミック接触することか
ら、ソース・ドレイン電極と画素電極間が良好なオーミ
ック特性を示し、かつ、充分低抵抗に接続された薄膜ト
ランジスタを製造できる。また、基板上での画素電極の
面積を大きくでき、開口率の大きな液晶表示装置を得る
ことが可能となる。また、上記製造方法によれば、切断
部や過少膜厚部がない一様な膜特性の画素電極を有し、
安定した駆動特性が得られる薄膜トランジスタを簡単に
製造することができる。また、上記製造方法によれば、
ソース・ドレイン電極のモリブデンからなる上面の開口
部から露出する部分に付着している有機物が酸素プラズ
マで削り取られ、更に、酸素プラズマ処理後に残留する
有機物のカス(屑)が超音波水洗によって洗い流される
こととなり、その結果、ソース・ドレイン電極と画素電
極の接続部のオーミック特性がより一層改善され、か
つ、抵抗がより一層低減した薄膜トランジスタを製造す
ることができる。
In order to achieve the above object, a method of manufacturing a thin film transistor according to the present invention comprises the steps of:
Pixel electrode made of indium tin oxide for drain electrode
Method for manufacturing a thin film transistor by connecting
Source / drain electrodes whose top layer is a molybdenum layer
Poles and have openings on the source / drain electrodes.
To form an organic insulating film,
A portion of the upper surface exposed from the opening of the organic insulating film;
After exposure to oxygen plasma and further ultrasonic washing, reduce
And a part thereof is formed on the upper surface of the source / drain electrode.
Inju so that it is placed in the part exposed from the opening
Forming a pixel electrode made of tin oxide on the organic insulating film
It is characterized by doing. In the above manufacturing method, molybdenum
Contact between indium tin oxide and indium tin oxide
Good ohmic contact between the source / drain electrode and the pixel electrode.
Thin-film transistor that exhibits good
A transistor can be manufactured. In addition, the pixel electrode on the substrate
A liquid crystal display device with a large aperture ratio and a large area can be obtained.
It becomes possible. According to the above manufacturing method,
Pixel electrode with uniform film characteristics without any
Simple thin film transistor with stable driving characteristics
Can be manufactured. Further, according to the manufacturing method,
Molybdenum upper surface openings for source and drain electrodes
Organic substances adhering to the part exposed from the part
And remains after oxygen plasma treatment
Organic waste is removed by ultrasonic washing
As a result, the source / drain electrodes and the pixel
The ohmic properties of the pole connections are further improved,
First, a thin film transistor with further reduced resistance is manufactured.
Can be

【0008】[0008]

【0009】[0009]

【0010】[0010]

【0011】[0011]

【0012】[0012]

【0013】[0013]

【0014】[0014]

【0015】[0015]

【0016】[0016]

【発明の実施の形態】前記のように、本発明は薄膜トラ
ンジスタのソース・ドレイン電極のITOからなる画素
電極への接続面をモリブデンからなる面にしたものであ
る。
DESCRIPTION OF THE PREFERRED EMBODIMENTS As described above, in the present invention, the connection surface of the source / drain electrodes of the thin film transistor to the pixel electrode made of ITO is made of molybdenum.

【0017】ソース・ドレイン電極は一般にスパッタリ
ング法、真空蒸着法等の公知の成膜技術を用いて少なく
ともその最上層がモリブデン層からなる電極金属膜を形
成し、これを所定の形状にパターニングすることにより
形成される。ソース・ドレイン電極(電極金属膜)をモ
リブデン層の単層からなるものとする場合、通常、モリ
ブデン層の厚みは0.5〜1.0μmにする。これは、
0.5μm未満ではソース・ドレイン配線抵抗の影響に
よって画質劣化が生じやすい傾向になり、1.0μmを
越えて厚膜化すると剥離しやすくなるためである。前記
のように、ソース・ドレイン電極(電極金属膜)をモリ
ブデン層の単層からなるものとする場合、モリブデン層
の厚みを大きくしてソース・ドレイン電極の低抵抗化を
図ろうとすると、モリブデン層の被形成面への接着性が
問題になる。
The source / drain electrodes are generally formed by using a known film forming technique such as a sputtering method or a vacuum deposition method to form an electrode metal film having a molybdenum layer at least on the uppermost layer and patterning the electrode metal film into a predetermined shape. Formed by When the source / drain electrode (electrode metal film) is formed of a single layer of a molybdenum layer, the thickness of the molybdenum layer is usually 0.5 to 1.0 μm. this is,
If the thickness is less than 0.5 μm, the image quality tends to deteriorate due to the influence of the source / drain wiring resistance, and if the thickness exceeds 1.0 μm, the film tends to peel off. As described above, when the source / drain electrode (electrode metal film) is formed of a single layer of a molybdenum layer, the thickness of the molybdenum layer is increased to reduce the resistance of the source / drain electrode. Is a problem in the adhesiveness to the surface to be formed.

【0018】従って、通常、ソース・ドレイン電極の低
抵抗化を図る場合には、ソース・ドレイン電極(電極金
属膜)を多層化する。この場合、ソース・ドレイン電極
(電極金属膜)をモリブデン層と、チタン層、クロム
層、またはタンタル層とからなる二層構造、または、モ
リブデン層と、アルミニウム層と、チタン層、クロム
層、またはタンタル層とからなる三層構造にするが好ま
しい。
Therefore, in order to reduce the resistance of the source / drain electrodes, the source / drain electrodes (electrode metal films) are usually multi-layered. In this case, the source / drain electrode (electrode metal film) has a two-layer structure including a molybdenum layer and a titanium layer, a chromium layer, or a tantalum layer, or a molybdenum layer, an aluminum layer, a titanium layer, a chromium layer, or A three-layer structure including a tantalum layer is preferable.

【0019】二層構造の場合、モリブデン層の厚みを
0.05〜0.1μmにし、チタン層、クロム層、また
はタンタル層の厚みを0.3〜0.5μmにするのが好
ましい。三層構造の場合、モリブデン層の厚みを0.0
5〜0.1μmにし、アルミニウム層の厚みを0.2〜
0.5μmにし、チタン層、クロム層、またはタンタル
層の厚みを0.05〜0.1μmにするのが好ましい。
In the case of a two-layer structure, it is preferable that the thickness of the molybdenum layer is 0.05 to 0.1 μm and the thickness of the titanium layer, chromium layer or tantalum layer is 0.3 to 0.5 μm. In the case of a three-layer structure, the thickness of the molybdenum layer is set to 0.0
5 to 0.1 μm, and the thickness of the aluminum layer is 0.2 to
Preferably, the thickness is 0.5 μm, and the thickness of the titanium layer, the chromium layer, or the tantalum layer is 0.05 to 0.1 μm.

【0020】前記二層構造と三層構造の違いはアルミニ
ウム層を形成するか否かの点であるが、三層構造の場
合、アルミニウム層によってソース・ドレイン電極の抵
抗(配線抵抗)を大きく低減することができる。これ
は、近年の液晶表示素子の大面積化において素子の動作
特性を高速かつ安定化する上で有利である。
The difference between the two-layer structure and the three-layer structure is whether or not an aluminum layer is formed. In the case of the three-layer structure, the resistance (wiring resistance) of the source / drain electrodes is greatly reduced by the aluminum layer. can do. This is advantageous in increasing the area of a liquid crystal display element in recent years, and for stabilizing the operation characteristics of the element at high speed.

【0021】なお、当然ではあるが、ソース・ドレイン
電極をモリブデン層の単層構造にした場合は、二層構造
や三層構造にした場合に比べて製造工程を簡略化できる
ので、実質的にトランジスタのコストを下げることがで
きる。
As a matter of course, when the source / drain electrodes have a single-layer structure of a molybdenum layer, the manufacturing process can be simplified as compared with the case of a two-layer structure or a three-layer structure. The cost of the transistor can be reduced.

【0022】ITOからなる画素電極はスパッタリング
法、真空蒸着法等の公知の成膜技術を用いて形成したI
TOからなる電極金属膜を所定の形状にパターニングす
ることにより形成される。ITOからなる電極金属膜の
厚みは特に限定されないが一般に0.05〜0.15μ
mである。
The pixel electrode made of ITO is formed by a known film forming technique such as a sputtering method or a vacuum evaporation method.
It is formed by patterning an electrode metal film made of TO into a predetermined shape. The thickness of the electrode metal film made of ITO is not particularly limited, but is generally 0.05 to 0.15 μm.
m.

【0023】ITOからなる画素電極とソース・ドレイ
ン電極との接続は、例えば、ITOからなる画素電極を
ソース・ドレイン電極上まで拡張して形成し、画素電極
の一部をソース・ドレイン電極の上面に直接接続する方
法や、ソース・ドレイン電極上に開口部を有する有機絶
縁膜を形成した後、この有機絶縁膜上にITOからなる
画素電極を形成し、画素電極の一部をこの有機絶縁膜の
開口部を通してソース・ドレイン電極の上面に接続する
方法が採用される。前記開口部を有する有機絶縁膜は、
特にその材料及び加工方法等は限定されないが、アクリ
ル樹脂やポリアミド樹脂等のフォレジストを用いたフォ
トリソグラフィーによって形成するのが一般的である。
The connection between the pixel electrode made of ITO and the source / drain electrode is formed, for example, by extending the pixel electrode made of ITO to above the source / drain electrode and forming a part of the pixel electrode on the upper surface of the source / drain electrode. After forming an organic insulating film having an opening on the source / drain electrodes, forming a pixel electrode made of ITO on the organic insulating film, and forming a part of the pixel electrode on the organic insulating film. Is connected to the upper surface of the source / drain electrode through the opening. The organic insulating film having the opening,
Although the material and processing method are not particularly limited, it is generally formed by photolithography using a photoresist such as an acrylic resin or a polyamide resin.

【0024】ところで、フォトリソグラフィーによって
開口部を有する有機絶縁膜を形成すると、開口部は有機
絶縁膜の厚み方向の下側に行くほどその開口面積が小さ
くなり、その内面が傾斜した開口部になる。このため、
ソース・ドレイン電極上に開口部を有する有機絶縁膜を
フォトリソグラフィーによって形成し、画素電極の一部
をこの有機絶縁膜の開口部を通してソース・ドレイン電
極の上面に接続した場合、以下の利点がある。すなわ
ち、前記のITOからなる画素電極をソース・ドレイン
電極上まで拡張して、画素電極の一部をソース・ドレイ
ン電極の上面に直接接続した場合、ソース・ドレイン電
極の端部が基板面に対して略垂直に立つ段差を有するこ
とから、この段差が大きい場合に画素電極がこの端部の
形状に追随できなくなって、画素電極に切断部や過少膜
厚部が生ずることがあるのに対し、フォトリソグラフィ
ーによって形成された有機絶縁膜の開口部は有機絶縁膜
の厚み方向の下側に行くほどその開口面積が小さく、そ
の内面が傾斜した開口部になることから、この有機絶縁
膜上にITOからなる画素電極を形成すると、画素電極
の一部は有機絶縁膜の上面からソース・ドレイン電極の
上面へ開口部内の傾斜した内面に沿って安定に形成さ
れ、その結果、途切れ(段線部)や膜厚の過剰に小さい
部分を生じることなく、ソース・ドレイン電極の上面に
確実に接続される。なお、有機絶縁膜に開口部を形成し
た後の開口部から露出するソース・ドレイン電極の上面
には不要な有機物の被膜が残留する。従って、有機絶縁
膜に開口部を形成した後、開口部から露出するソース・
ドレイン電極の上面にそのまま画素電極の一部を接続す
ると、前記の不要な有機物の影響によって接続抵抗が上
昇してしまう。このため、有機絶縁膜に開口部を形成し
た後の開口部から露出するソース・ドレイン電極の上面
を酸素プラズマに露呈して残留する不要な有機物の被膜
を削り取った後、画素電極を形成するのが好ましい。更
に、ソース・ドレイン電極の上面を酸素プラズマに露呈
して有機物の被膜を削り取っても、若干の削りカス
(屑)が残留する。このため、酸素プラズマに露呈後の
ソース・ドレイン電極の上面を超音波水洗して、削りカ
ス(屑)を除去した後、画素電極を形成するのがより好
ましい。
When an organic insulating film having an opening is formed by photolithography, the opening has a smaller opening area toward the lower side in the thickness direction of the organic insulating film, and the inner surface becomes an inclined opening. . For this reason,
When an organic insulating film having an opening on the source / drain electrode is formed by photolithography, and a part of the pixel electrode is connected to the upper surface of the source / drain electrode through the opening of the organic insulating film, the following advantages are obtained. . That is, when the pixel electrode made of ITO is extended to above the source / drain electrode and a part of the pixel electrode is directly connected to the upper surface of the source / drain electrode, the end portion of the source / drain electrode is located at Since the pixel electrode cannot follow the shape of this end portion when the step is large, a cut portion or an under-thickness portion may be generated in the pixel electrode. The opening of the organic insulating film formed by photolithography has a smaller opening area toward the lower side in the thickness direction of the organic insulating film, and the inner surface becomes an inclined opening. When the pixel electrode is formed, a part of the pixel electrode is formed stably along the inclined inner surface in the opening from the upper surface of the organic insulating film to the upper surface of the source / drain electrode, and as a result, Interrupted (step line portion) and without excessive small portion of the thickness, are reliably connected to the upper surface of the source and drain electrodes. Note that an unnecessary organic film remains on the upper surfaces of the source / drain electrodes exposed from the openings after the openings are formed in the organic insulating film. Therefore, after forming an opening in the organic insulating film, the source
If a part of the pixel electrode is directly connected to the upper surface of the drain electrode, the connection resistance increases due to the influence of the unnecessary organic substances. Therefore, after forming the opening in the organic insulating film, the upper surface of the source / drain electrode exposed from the opening is exposed to oxygen plasma to remove the remaining unnecessary organic film, and then the pixel electrode is formed. Is preferred. Further, even if the upper surface of the source / drain electrode is exposed to oxygen plasma to remove the organic film, some shavings (scrap) remain. For this reason, it is more preferable to form the pixel electrode after removing the shavings (dust) by ultrasonically washing the upper surfaces of the source / drain electrodes after being exposed to the oxygen plasma.

【0025】図3は本発明の薄膜トランジスタにおける
ソース・ドレイン電極と画素電極の接続部の電気特性の
評価に用いたコンタクトチェーンの要部の断面図であ
り、図において、1はガラスからなる基板(図5に示し
たものと同様のもの)、11はソース・ドレイン電極材
料膜、13は画素電極材料膜、12は前記ソース・ドレ
イン電極材料膜11と画素電極材料膜13との層間絶縁
を行うための有機絶縁膜である。かかる構造からなる以
下に記す4種のコンタクトチェーンを作製し、それぞれ
のソース・ドレイン電極材料膜と画素電極材料膜の接続
部の電気特性を評価した。
FIG. 3 is a cross-sectional view of a main part of a contact chain used for evaluating electric characteristics of a connection portion between a source / drain electrode and a pixel electrode in the thin film transistor of the present invention. 5 is a source / drain electrode material film, 13 is a pixel electrode material film, and 12 is an interlayer insulating film between the source / drain electrode material film 11 and the pixel electrode material film 13. Is an organic insulating film. The following four types of contact chains having the above structure were manufactured, and the electrical characteristics of the connection portions between the source / drain electrode material films and the pixel electrode material films were evaluated.

【0026】第1のコンタクトチェーンを以下のように
作製した。ガラスからなる基板1上に厚さ150nmの
Ti膜をArガスを用いたスパッタリング法により成膜
し、このTi膜をパターニングして、一つが約20μm
×60μm角の島状パターンからなるソース・ドレイン
電極材料膜11を形成する。次に、アクリル系樹脂HR
C305(JSR社製、商品名)を用いて厚さ約3μm
の有機絶縁膜12を塗布後、フォトリソグラフィーによ
りこの有機絶縁膜12の前記ソース・ドレイン電極材料
膜11上の2箇所に直径8μmの開口部を形成する。次
に、厚さ150nmのITO膜をAr/O2 の混合ガス
を用いたスパッタリング法により成膜し、このITO膜
を前記開口部を通して前記ソース・ドレイン電極金属1
1がこれによって繋がるようにパターニングして画素電
極材料膜13を形成する。
A first contact chain was manufactured as follows. A Ti film having a thickness of 150 nm is formed on a substrate 1 made of glass by a sputtering method using Ar gas, and the Ti film is patterned so that one of the Ti films has a thickness of about 20 μm.
A source / drain electrode material film 11 composed of an island-shaped pattern of 60 μm square is formed. Next, the acrylic resin HR
Approximately 3 μm thick using C305 (trade name, manufactured by JSR)
After the organic insulating film 12 is applied, openings having a diameter of 8 μm are formed at two places of the organic insulating film 12 on the source / drain electrode material film 11 by photolithography. Next, an ITO film having a thickness of 150 nm is formed by a sputtering method using a mixed gas of Ar / O 2 , and this ITO film is passed through the opening to form the source / drain electrode metal 1.
Then, a pixel electrode material film 13 is formed by patterning so as to be connected to each other.

【0027】第2のコンタクトチェーンは、第1のコン
タクトチェーンにおけるソース・ドレイン電極材料膜1
1をTi膜ではなく、Arガスを用いたスパッタリング
法により成膜した厚さ150nmのMo膜にし、その他
の構成は全く同様なものとした。
The second contact chain is composed of the source / drain electrode material film 1 in the first contact chain.
1 was not a Ti film but a Mo film having a thickness of 150 nm formed by a sputtering method using an Ar gas, and the other configurations were completely the same.

【0028】第3のコンタクトチェーンは、第2のコン
タクトチェーンと同様にソース・ドレイン電極材料膜1
1をMo膜にし、有機絶縁膜12にフォトリソグラフィ
ーにより開口部を形成した後であってITOからなる画
素電極材料膜13の成膜前に、開口部から露出するソー
ス・ドレイン電極材料膜11(Mo膜)を酸素プラズマ
(0.9Torr、0.03W/cm2 )に5分間露呈
し、その他の構成は第1のコンタクトチェーンと全く同
様にした。
The third contact chain is formed of the source / drain electrode material film 1 similarly to the second contact chain.
1 is a Mo film, and after forming an opening in the organic insulating film 12 by photolithography and before forming the pixel electrode material film 13 made of ITO, the source / drain electrode material film 11 ( The Mo film was exposed to oxygen plasma (0.9 Torr, 0.03 W / cm 2 ) for 5 minutes, and the other configuration was exactly the same as that of the first contact chain.

【0029】第4のコンタクトチェーンは、第2のコン
タクトチェーンと同様にソース・ドレイン電極材料膜1
1をMo膜にし、有機絶縁膜12にフォトリソグラフィ
ーにより開口部を形成した後であってITOからなる画
素電極材料膜13の成膜前に、開口部から露出するソー
ス・ドレイン電極材料膜11(Mo膜)を酸素プラズマ
(0.9Torr、0.03W/cm2 )に5分間露呈
し、更に超音波水洗(メガソニック:950kHz、1
200W)を5分間行い、その他の構成は第1のコンタ
クトチェーンと全く同様にした。
The fourth contact chain is formed of the source / drain electrode material film 1 similarly to the second contact chain.
1 is a Mo film, and after forming an opening in the organic insulating film 12 by photolithography and before forming the pixel electrode material film 13 made of ITO, the source / drain electrode material film 11 ( The Mo film) was exposed to oxygen plasma (0.9 Torr, 0.03 W / cm 2 ) for 5 minutes, and further washed with ultrasonic waves (Megasonic: 950 kHz, 1
200 W) for 5 minutes, and the other configuration was exactly the same as that of the first contact chain.

【0030】図4が評価結果で、図3中のAB間(すな
わち、コンタクトチェーン1本分であって、接続部が3
4個ある。)の電流・電圧特性を示している。図3中の
(−×−)が第1のコンタクトチェーンの特性線、(−
○−)が第2のコンタクトチェーンの特性線、(−□
−)が第3のコンタクトチェーンの特性線、(−△−)
が第4のコンタクトチェーンの特性線である。
FIG. 4 shows the results of the evaluation. Between AB in FIG. 3 (that is, for one contact chain, the connection portion is 3
There are four. 4) shows the current-voltage characteristics. (− × −) in FIG. 3 indicates the characteristic line of the first contact chain, and (−−−)
○-) is the characteristic line of the second contact chain, (-□
-) Is the characteristic line of the third contact chain, (-△-)
Are the characteristic lines of the fourth contact chain.

【0031】この図4から、ソース・ドレイン電極材料
膜11がTi膜からなる第1のコンタクトチェーン(−
×−)の場合は、電流・電圧特性が非線形で、良好なオ
ーミック特性が得らず、接続部一つあたりの抵抗値も約
800Ω(図4中の5V印加時)と高いのに対し、ソー
ス・ドレイン電極材料膜11がMo膜からなる第2のコ
ンタクトチェーン(−○−)の場合は、第1のコンタク
トチェーンの場合に比べて電流・電圧特性が線形に近づ
き、オーミック特性が改善され、接続部一つあたりの抵
抗値も約500Ω(図4中の5V印加時)に低減されて
いることがわかる。更に、ソース・ドレイン電極電極材
料膜11をMo膜とし、画素電極材料膜13の成膜前に
Mo膜を酸素プラズマに露呈した第3のコンタクトチェ
ーン(−□−)の場合は、電流・電圧特性がほぼ線形で
良好なオーミック特性が得られ、接続部一つあたりの抵
抗値も約110Ω(図4中の5V印加時)に低減されて
いることがわかる。更にまた、ソース・ドレイン電極電
極材料膜11をMo膜とし画素電極材料膜13の成膜前
にMo膜を酸素プラズマに露呈し、更に超音波水洗をお
こなった第4のコンタクトチェーン(−△−)の場合
は、電流・電圧特性がほぼ線形で良好なオーミック特性
が得られ、接続部一つあたりの抵抗値も約100Ω(図
4中の5V印加時)に低減されていることがわかる。
FIG. 4 shows that the source / drain electrode material film 11 is formed of a first contact chain (-
In the case of ×-), the current / voltage characteristics are non-linear, good ohmic characteristics are not obtained, and the resistance per connection is as high as about 800Ω (when 5 V is applied in FIG. 4). In the case where the source / drain electrode material film 11 is the second contact chain (− ○ −) made of a Mo film, the current / voltage characteristics are closer to linear compared to the case of the first contact chain, and the ohmic characteristics are improved. It can be seen that the resistance per connection is also reduced to about 500Ω (when 5 V in FIG. 4 is applied). Further, in the case of the third contact chain (-□-) in which the source / drain electrode electrode material film 11 is an Mo film and the Mo film is exposed to oxygen plasma before the pixel electrode material film 13 is formed, the current / voltage It can be seen that the characteristics are almost linear and good ohmic characteristics are obtained, and the resistance per connection is also reduced to about 110Ω (when 5 V is applied in FIG. 4). Further, the fourth contact chain (− △ −) in which the source / drain electrode electrode material film 11 is made of Mo film, the Mo film is exposed to oxygen plasma before the pixel electrode material film 13 is formed, and ultrasonic cleaning is performed. In the case of ()), it can be seen that the current-voltage characteristics are almost linear and good ohmic characteristics are obtained, and the resistance value per connection is also reduced to about 100Ω (when 5 V in FIG. 4 is applied).

【0032】[0032]

【実施例】【Example】

(実施例1)図1は本発明の実施例1による薄膜トラン
ジスタの構成を示した断面図であり、図2(図2(a)
〜(b))は図1に示す薄膜トランジスタの製造工程を
示した工程別断面図である。これらの図において、図5
と同一符号が同一または相当する部分を示し、21はバ
リア金属(Ti)からなるソース・ドレイン下層電極、
22は低抵抗金属(Al)からなるソース・ドレイン中
層電極、23は有機絶縁膜12を層間絶縁として前記有
機絶縁膜12に形成された開口部を介して画素電極9に
接合(接続)したMoからなるソース・ドレイン上層電
極である。
(Embodiment 1) FIG. 1 is a sectional view showing a structure of a thin film transistor according to Embodiment 1 of the present invention, and FIG.
FIGS. 2A to 2B are cross-sectional views showing the steps of manufacturing the thin film transistor shown in FIG. In these figures, FIG.
The same reference numerals denote the same or corresponding portions, and 21 denotes a source / drain lower electrode made of a barrier metal (Ti);
Reference numeral 22 denotes a source / drain middle layer electrode made of a low-resistance metal (Al), and reference numeral 23 denotes Mo that is joined (connected) to the pixel electrode 9 through an opening formed in the organic insulating film 12 using the organic insulating film 12 as interlayer insulation. It is a source / drain upper layer electrode composed of

【0033】以下、図2に基づいて製造工程を説明す
る。まず、ガラス(コーニング社製、#1737ガラス
(商品名))からなる基板1上に厚さ350nmのAl
Zr合金(Zr:1原子%)膜をArガスを用いたスパ
ッタリング法によって成膜した後、ゲートパターンにエ
ッチング加工し、さらに陽極酸化によって表面をAlZ
r合金酸化膜としてゲート電極2およびゲート絶縁体層
3を形成した(図2(a))。
Hereinafter, the manufacturing process will be described with reference to FIG. First, a 350 nm-thick Al layer was formed on a substrate 1 made of glass (Corning Co., # 1737 glass (trade name)).
After a Zr alloy (Zr: 1 atomic%) film is formed by a sputtering method using Ar gas, it is etched into a gate pattern, and the surface is further AlZed by anodic oxidation.
A gate electrode 2 and a gate insulator layer 3 were formed as an r-alloy oxide film (FIG. 2A).

【0034】次に、プラズマ化学気相蒸着法(以下、p
−CVD法と略す)により、絶縁膜4となるシリコン窒
化膜(SiNx)と、半導体層5となるa−Si膜と、
後述のチャネル保護膜6となるシリコン窒化膜(SiN
x)の三層をこの順にそれぞれ厚さ200nm、50n
m、150nmにして成膜した後、上層のシリコン窒化
膜(SiNx)をパターニングしてチャネル保護膜6を
形成した(図2(b))。次に基板の全面に対してp−
CVD法により、P(リン)を不純物添加してn型にし
た非晶質Siを50nmの厚さに成膜してコンタクト層
7を形成した後、更にTiとAlとMoとをArガスを
用いたスパッタリング法によりそれぞれ厚さ100n
m、350nm、100nmに成膜した後、これらをエ
ッチング加工により前記半導体層5と前記コンタクト層
7とともにソース・ドレイン領域形状にパターニングし
て、Tiからなるソース・ドレイン下層電極21と、A
lからなるソース・ドレイン中層電極22、Moからな
るソース・ドレイン上層電極23を形成した(図2
(c))。ここで、チャネル保護膜6は前記半導体層5
をエッチング加工する際に薄膜トランジスタのチャネル
となる部分の前記半導体層5を保護するものである。
Next, a plasma enhanced chemical vapor deposition (hereinafter referred to as p
Abbreviated as a CVD method), a silicon nitride film (SiNx) serving as the insulating film 4, an a-Si film serving as the semiconductor layer 5,
A silicon nitride film (SiN) serving as a channel protection film 6 described later
x) in order of thickness 200 nm, 50 n
After forming a film with a thickness of 150 nm, the upper silicon nitride film (SiNx) was patterned to form a channel protective film 6 (FIG. 2B). Next, p-
After forming an n-type amorphous Si film having a thickness of 50 nm by adding an impurity of P (phosphorus) by a CVD method to form a contact layer 7, Ti, Al and Mo are further mixed with Ar gas. 100n thick each by sputtering method used
After forming a film having a thickness of m, 350 nm, and 100 nm, these are patterned into a source / drain region shape together with the semiconductor layer 5 and the contact layer 7 by etching to form a source / drain lower layer electrode 21 made of Ti;
1 and a source / drain upper electrode 23 made of Mo were formed.
(C)). Here, the channel protective film 6 is formed of the semiconductor layer 5.
Is used to protect the semiconductor layer 5 in a portion to be a channel of the thin film transistor when etching is performed.

【0035】次に基板の全面に対してアクリル系樹脂か
らなる有機絶縁膜12(JSR社製、HRC305(商
品名))を厚さ約3μm塗布後、フォトリソグラフィー
により前記ソース・ドレイン上層電極23上に直径8μ
mの開口部を形成した(図2(d))。
Next, an organic insulating film 12 made of an acrylic resin (HRC305 (trade name, manufactured by JSR Corporation)) having a thickness of about 3 μm is applied to the entire surface of the substrate, and then the source / drain upper electrode 23 is formed by photolithography. 8μ in diameter
m openings were formed (FIG. 2D).

【0036】次に、基板の全面に対して厚さ150nm
のITO膜をAr/O2 混合ガスを用いたスパッタリン
グ法によって成膜し、このITO膜をこれの前記有機絶
縁膜12の開口部の傾斜した内面に沿って前記ソース・
ドレイン上層電極23の上面に接合(接続)している部
分が残るように、所定の画素電極パターン状にエッチン
グ加工して、画素電極9を形成し、薄膜トランジスタを
完成させた(図2(e))。
Next, a thickness of 150 nm is applied to the entire surface of the substrate.
An ITO film is formed by a sputtering method using an Ar / O 2 mixed gas, and the ITO film is formed along the inclined inner surface of the opening of the organic insulating film 12 with the source film.
The pixel electrode 9 was formed by etching into a predetermined pixel electrode pattern so that a portion joined (connected) to the upper surface of the drain upper layer electrode 23 was left, thereby completing the thin film transistor (FIG. 2E). ).

【0037】このようにして得られた本実施例の薄膜ト
ランジスタは、ソース・ドレイン電極のMoからなる上
層電極23の上面にITO膜からなる画素電極9が接続
し、ソース・ドレイン電極と画素電極9が良好なオーミ
ック特性をもってかつ低抵抗(約500Ω)に接続され
ていた。また、Alからなるソース・ドレイン中層電極
22によってソース・ドレインそのものの抵抗(配線抵
抗)も充分に小さくなっていた(0.15Ω/□)。
In the thin film transistor of the present embodiment thus obtained, the pixel electrode 9 made of an ITO film is connected to the upper surface of the upper electrode 23 made of Mo as the source / drain electrode, and the source / drain electrode and the pixel electrode 9 are connected. Was connected with good ohmic characteristics and low resistance (about 500Ω). Further, the resistance (wiring resistance) of the source / drain itself was sufficiently reduced by the source / drain middle layer electrode 22 made of Al (0.15Ω / □).

【0038】(実施例2)本実施例2による薄膜トラン
ジスタの製造工程は前記実施例1の薄膜トランジスタの
製造工程に更に別の工程を付加したものであるので、こ
の点についてのみ詳しく説明する。
(Embodiment 2) Since the manufacturing process of the thin film transistor according to the second embodiment is obtained by adding another process to the manufacturing process of the thin film transistor of the first embodiment, only this point will be described in detail.

【0039】まず、実施例1と同様の工程(図2(a)
〜図2(c)参照)を経た後、有機絶縁膜12上に直径
8μmの開口部を形成した(図2(d)参照)。つぎ
に、前記開口部から露出するソース・ドレイン上層電極
23の表面を酸素プラズマ(0.9Torr、0.03
W/cm2)に5分間露呈した。次に、実施例1と同様
にして基板の全面に対して厚さ150nmのITO膜を
Ar/O2 混合ガスを用いたスパッタリング法により成
膜し、このITO膜をこれの前記有機絶縁膜12の開口
部の傾斜した内面に沿って前記ソース・ドレイン上層電
極23の上面に接合(接続)している部分が残るよう
に、所定の画素電極パターン状にエッチング加工して、
画素電極9を形成し、薄膜トランジスタを完成させた
(図2(e)参照)。
First, the same steps as in Example 1 (FIG. 2A)
After that, an opening having a diameter of 8 μm was formed on the organic insulating film 12 (see FIG. 2D). Next, the surface of the source / drain upper layer electrode 23 exposed from the opening is subjected to oxygen plasma (0.9 Torr, 0.03
W / cm2) for 5 minutes. Next, an ITO film having a thickness of 150 nm was formed on the entire surface of the substrate by a sputtering method using an Ar / O 2 mixed gas in the same manner as in Example 1, and the ITO film was formed on the organic insulating film 12. Etching is performed in a predetermined pixel electrode pattern so that a portion joined (connected) to the upper surface of the source / drain upper layer electrode 23 remains along the inclined inner surface of the opening.
The pixel electrode 9 was formed, and the thin film transistor was completed (see FIG. 2E).

【0040】このようにして得られた本実施例の薄膜ト
ランジスタは、ソース・ドレイン電極のMoからなる上
層電極23の上面にITO膜からなる画素電極9が接続
し、ソース・ドレイン電極と画素電極9が良好なオーミ
ック特性をもってかつ極めて低抵抗(約100Ω)に接
続されていた。
In the thin film transistor of this embodiment thus obtained, the pixel electrode 9 made of an ITO film is connected to the upper surface of the upper electrode 23 made of Mo as the source / drain electrode. Was connected with excellent ohmic characteristics and extremely low resistance (about 100Ω).

【0041】(実施例3)本実施例3による薄膜トラン
ジスタの製造工程は前記実施例2の薄膜トランジスタの
製造工程に更に別の工程を付加したものであるので、こ
の点についてのみ詳しく説明する。
(Embodiment 3) Since the manufacturing process of the thin film transistor according to the third embodiment is obtained by adding another process to the manufacturing process of the thin film transistor of the second embodiment, only this point will be described in detail.

【0042】まず、実施例1,2と同様の工程(図2
(a)〜図2(c)参照)を経た後、有機絶縁膜12上
に直径8μmの開口部を形成した(図2(d)参照)。
つぎに、実施例2と同様に前記開口部から露出するソー
ス・ドレイン上層電極23の表面を酸素プラズマ(0.
9Torr、0.03W/cm2)に5分間露呈し、更
にソース・ドレイン上層電極23の表面を超音波水洗
(メガソニック:950kHz、1200W)を5分間
行った後、スピン乾燥させた。次に、実施例1と同様に
して基板の全面に対して厚さ150nmのITO膜をA
r/O2 混合ガスを用いたスパッタリング法により成膜
し、このITO膜をこれの前記有機絶縁膜12の開口部
の傾斜した内面に沿って前記ソース・ドレイン上層電極
23の上面に接合(接続)している部分が残るように、
所定の画素電極パターン状にエッチング加工して、画素
電極9を形成し、薄膜トランジスタを完成させた(図2
(e)参照)。
First, the same steps as in the first and second embodiments (FIG. 2)
After passing through (a) to FIG. 2 (c)), an opening having a diameter of 8 μm was formed on the organic insulating film 12 (see FIG. 2 (d)).
Next, as in the second embodiment, the surface of the source / drain upper layer electrode 23 exposed from the opening is exposed to oxygen plasma (0.
9 Torr, 0.03 W / cm 2) for 5 minutes, the surface of the source / drain upper layer electrode 23 was subjected to ultrasonic water washing (megasonic: 950 kHz, 1200 W) for 5 minutes, and then spin-dried. Next, a 150 nm-thick ITO film was formed on the entire surface of the substrate in the same manner as in Example 1.
The ITO film is bonded to the upper surface of the source / drain upper electrode 23 along the inclined inner surface of the opening of the organic insulating film 12 by sputtering using an r / O 2 mixed gas. )
The pixel electrode 9 was formed by etching into a predetermined pixel electrode pattern, and a thin film transistor was completed (FIG. 2).
(E)).

【0043】このようにして得られた本実施例の薄膜ト
ランジスタは、ソース・ドレイン電極のMoからなる上
層電極23の上面にITO膜からなる画素電極9が接続
し、ソース・ドレイン電極と画素電極9が良好なオーミ
ック特性をもってかつ極めて低抵抗(約100Ω)に接
続されていた。
In the thin film transistor of the present embodiment thus obtained, the pixel electrode 9 made of an ITO film is connected to the upper surface of the upper electrode 23 made of Mo as the source / drain electrode. Was connected with excellent ohmic characteristics and extremely low resistance (about 100Ω).

【0044】[0044]

【発明の効果】以上のように、本発明の薄膜トランジス
タによれば、ソース・ドレイン電極にインジュウム錫酸
化物からなる画素電極を接続してなる薄膜トランジスタ
において、前記ソース・ドレイン電極の前記画素電極へ
の接続面をモリブデンからなる面にしたことにより、ソ
ース・ドレイン電極と画素電極間が良好なオーミック特
性でかつ低抵抗に接続されることとなり、その結果、駆
動特性が安定化して、画質の良好な液晶表示装置が得ら
れるという効果がある。
As described above, according to the thin film transistor of the present invention, in a thin film transistor in which a pixel electrode made of indium tin oxide is connected to a source / drain electrode, the source / drain electrode is connected to the pixel electrode. By making the connection surface a surface made of molybdenum, the connection between the source / drain electrode and the pixel electrode is connected with good ohmic characteristics and low resistance. As a result, the drive characteristics are stabilized and the image quality is improved. There is an effect that a liquid crystal display device can be obtained.

【0045】また、本発明の薄膜トランジスタの製造方
法によれば、ソース・ドレイン電極にインジュウム錫酸
化物からなる画素電極を接続してなる薄膜トランジスタ
を製造する方法であって、最上層がモリブデン層からな
るソース・ドレイン電極を形成した後、少なくともその
一部が前記ソース・ドレイン電極の上面に配置されるよ
うに前記インジュウム錫酸化物からなる画素電極を形成
するようにしたので、前記のソース・ドレイン電極と画
素電極間が良好なオーミック特性でかつ低抵抗に接続さ
れた本発明の薄膜トランジスタを簡単に製造できるとい
う効果がある。
According to the method of manufacturing a thin film transistor of the present invention, a method of manufacturing a thin film transistor in which a pixel electrode made of indium tin oxide is connected to a source / drain electrode, wherein the uppermost layer is made of a molybdenum layer After forming the source / drain electrodes, the pixel electrode made of indium tin oxide is formed so that at least a part thereof is disposed on the upper surface of the source / drain electrodes. In addition, there is an effect that the thin film transistor of the present invention can be easily manufactured with good ohmic characteristics and low resistance connected between the pixel electrodes.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明の実施例1による薄膜トランジスタの
構成を示す断面図である。
FIG. 1 is a cross-sectional view illustrating a configuration of a thin film transistor according to Embodiment 1 of the present invention.

【図2】 図1に示した薄膜トランジスタの製造工程を
示す工程別断面図(図2(a)〜図2(e))である。
2A to 2E are cross-sectional views (FIGS. 2A to 2E) showing process steps of manufacturing the thin film transistor shown in FIG.

【図3】 本発明の薄膜トランジスタにおけるソース・
ドレイン電極と画素電極の接続部の電気特性の評価に用
いたコンタクトチェーンの要部断面図である。
FIG. 3 shows a source and a transistor in the thin film transistor of the present invention.
FIG. 4 is a cross-sectional view of a main part of a contact chain used for evaluating electric characteristics of a connection portion between a drain electrode and a pixel electrode.

【図4】 図3に示すコンタクトチェーンの電気特性の
評価試験の結果(電流・電圧特性)を示す図である。
4 is a diagram showing a result (current / voltage characteristic) of an evaluation test of electrical characteristics of the contact chain shown in FIG.

【図5】 従来の薄膜トランジスタの構成を示す断面図
である。
FIG. 5 is a cross-sectional view illustrating a configuration of a conventional thin film transistor.

【符号の説明】[Explanation of symbols]

1 基板 2 ゲート電極 3 ゲート絶縁体層 4 絶縁膜 5 半導体層 6 チャネル保護膜 7 コンタクト層 8 ソース・ドレイン電極 9 画素電極 10 保護膜 11 ソース・ドレイン電極 12 有機絶縁膜 13 画素電極材料膜 21 ソース・ドレイン下層電極 22 ソース・ドレイン中層電極 23 ソース・ドレイン上層電極 DESCRIPTION OF SYMBOLS 1 Substrate 2 Gate electrode 3 Gate insulator layer 4 Insulating film 5 Semiconductor layer 6 Channel protective film 7 Contact layer 8 Source / drain electrode 9 Pixel electrode 10 Protective film 11 Source / drain electrode 12 Organic insulating film 13 Pixel electrode material film 21 Source・ Drain lower layer electrode 22 Source / drain middle layer electrode 23 Source / drain upper layer electrode

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 21/768 H01L 21/302 N G02F 1/136 500 (56)参考文献 特開 平4−253342(JP,A) 特開 昭64−68728(JP,A) 特開 平6−230427(JP,A) 特開 平8−15731(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/786 H01L 21/28 H01L 21/304 642 H01L 21/304 645 H01L 21/3065 H01L 21/336 H01L 21/768 G02F 1/1368 ────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 7 Identification code FI H01L 21/768 H01L 21/302 NG02F 1/136 500 (56) References JP-A-4-253342 (JP, A) JP Sho 64-68728 (JP, A) JP-A-6-230427 (JP, A) JP-A 8-15731 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 29 / 786 H01L 21/28 H01L 21/304 642 H01L 21/304 645 H01L 21/3065 H01L 21/336 H01L 21/768 G02F 1/1368

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 ソース・ドレイン電極にインジュウム錫
酸化物からなる画素電極を接続してなる薄膜トランジス
タを製造する方法であって、 最上層がモリブデン層からなるソース・ドレイン電極を
形成し、 前記ソース・ドレイン電極上に開口部を有する有機絶縁
膜を形成し、 前記ソース・ドレイン電極の上面の前記有機絶縁膜の前
記開口部から露出する部分を酸素プラズマに露呈し、更
に超音波水洗した後、 少なくともその一部が前記ソース・ドレイン電極の上面
の前記開口部から露出する部分に配置されるようにイン
ジュウム錫酸化物からなる画素電極を前記有機絶縁膜上
に形成することを特徴とする薄膜トランジスタの製造方
法。
1. Indium tin for a source / drain electrode
Thin film transistor connecting pixel electrodes made of oxide
A source / drain electrode comprising a molybdenum layer as an uppermost layer.
Formed, an organic insulating having an opening in the source and drain electrodes on the
A film is formed on the upper surface of the source / drain electrodes before the organic insulating film;
The part exposed from the opening is exposed to oxygen plasma and
After washing with ultrasonic water, at least a part of the upper surface of the source / drain electrode
So that it is located at the portion exposed from the opening
A pixel electrode made of judium tin oxide is placed on the organic insulating film.
Method of manufacturing thin film transistor characterized by forming on a thin film
Law.
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