JP3179368B2 - スタティック型メモリセル - Google Patents
スタティック型メモリセルInfo
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
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- Engineering & Computer Science (AREA)
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- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、スタティック型メ
モリセル（以下、ＳＲＡＭセルという）に関し、特にこ
のＳＲＡＭセルのセルパターン構造に関する。
モリセル（以下、ＳＲＡＭセルという）に関し、特にこ
のＳＲＡＭセルのセルパターン構造に関する。
【０００２】
【従来の技術】半導体装置はますます高密度化、高集積
化さらには高速化されてきている。そして、この半導体
装置を構成するＭＯＳトランジスタ等の半導体素子は微
細化され、現在ではその実用の設計寸法は０．２５μｍ
程度になってきている。このような中で、ＭＯＳ型ＳＲ
ＡＭセルにおいても、メモリセルの寸法が縮小化される
に従って動作電圧も低減されると共にその動作も高速化
されてきている。そして、この場合に、ＳＲＡＭセルを
有する半導体装置の動作の安定性と共にその製造コスト
の低減が重要となる。
化さらには高速化されてきている。そして、この半導体
装置を構成するＭＯＳトランジスタ等の半導体素子は微
細化され、現在ではその実用の設計寸法は０．２５μｍ
程度になってきている。このような中で、ＭＯＳ型ＳＲ
ＡＭセルにおいても、メモリセルの寸法が縮小化される
に従って動作電圧も低減されると共にその動作も高速化
されてきている。そして、この場合に、ＳＲＡＭセルを
有する半導体装置の動作の安定性と共にその製造コスト
の低減が重要となる。
【０００３】初めに、このＳＲＡＭセルの等価回路図を
図７で説明する。図７に示すように、通常、ＳＲＡＭの
メモリセルは２つの高抵抗の負荷抵抗素子と４つのＮチ
ャネル型のＭＯＳトランジスタとで構成される。なお、
ここで、負荷素子として負荷抵抗に代わってＭＯＳトラ
ンジスタが用いられてもよい。
図７で説明する。図７に示すように、通常、ＳＲＡＭの
メモリセルは２つの高抵抗の負荷抵抗素子と４つのＮチ
ャネル型のＭＯＳトランジスタとで構成される。なお、
ここで、負荷素子として負荷抵抗に代わってＭＯＳトラ
ンジスタが用いられてもよい。
【０００４】ここで、１対の負荷抵抗素子と１対のＭＯ
Ｓトランジスタとでフリップフロップ回路が構成され
る。すなわち、１対の駆動用ＭＯＳトランジスタＴ1 お
よびＴ2 のドレインが、それぞれ他方のゲートに接続さ
れている。そして、それぞれのドレインには負荷抵抗Ｒ
1 、Ｒ2 を通して電源電圧Ｖｃｃが印加される。また、
上記の１対の駆動用ＭＯＳトランジスタＴ1 およびＴ2
のソースは接地電位Ｖｓｓに固定される。
Ｓトランジスタとでフリップフロップ回路が構成され
る。すなわち、１対の駆動用ＭＯＳトランジスタＴ1 お
よびＴ2 のドレインが、それぞれ他方のゲートに接続さ
れている。そして、それぞれのドレインには負荷抵抗Ｒ
1 、Ｒ2 を通して電源電圧Ｖｃｃが印加される。また、
上記の１対の駆動用ＭＯＳトランジスタＴ1 およびＴ2
のソースは接地電位Ｖｓｓに固定される。
【０００５】さらに、転送用ＭＯＳトランジスタＴ3 お
よびＴ4 のソース／ドレインが、上記のフリップフロッ
プ回路の蓄積ノードＮ1 およびＮ2 にそれぞれ接続され
ている。そして、転送用ＭＯＳトランジスタＴ3 の他方
のソース／ドレインにビット線ＢＬが接続され、同様
に、転送用ＭＯＳトランジスタＴ4 の他方のソース／ド
レインにビット線ＢＬバーが接続されている。また、こ
れらの１対の転送用ＭＯＳトランジスタＴ3 とＴ4 のゲ
ートにワード線ＷＬが接続されている。そして、このよ
うな回路構成のメモリセルに記憶情報１ビット分が蓄え
られる。
よびＴ4 のソース／ドレインが、上記のフリップフロッ
プ回路の蓄積ノードＮ1 およびＮ2 にそれぞれ接続され
ている。そして、転送用ＭＯＳトランジスタＴ3 の他方
のソース／ドレインにビット線ＢＬが接続され、同様
に、転送用ＭＯＳトランジスタＴ4 の他方のソース／ド
レインにビット線ＢＬバーが接続されている。また、こ
れらの１対の転送用ＭＯＳトランジスタＴ3 とＴ4 のゲ
ートにワード線ＷＬが接続されている。そして、このよ
うな回路構成のメモリセルに記憶情報１ビット分が蓄え
られる。
【０００６】このようなＳＲＡＭセルを有する半導体装
置動作の安定性を確保するために、ＳＲＡＭセルを構成
するＭＯＳトランジスタ、負荷抵抗、ワード線あるいは
ビット線等がそれぞれ点対称になるようにパターン配置
される。以下、従来の技術のＳＲＡＭセルの典型的なセ
ルパターン構造について図に基づいて説明する。
置動作の安定性を確保するために、ＳＲＡＭセルを構成
するＭＯＳトランジスタ、負荷抵抗、ワード線あるいは
ビット線等がそれぞれ点対称になるようにパターン配置
される。以下、従来の技術のＳＲＡＭセルの典型的なセ
ルパターン構造について図に基づいて説明する。
【０００７】図８は一般的によく使用されている典型的
なＳＲＡＭセル（以下、第１の従来例と記す）の平面図
である。なお、同図ではセルパターン構造を分かり易く
するために、ＳＲＡＭセルの電源配線と負荷抵抗は図示
されていない。図８に示すように、シリコン基板等の半
導体基板１０１に選択的に素子活性領域１０２および１
０２ａが形成されている。ここで、これらの素子活性領
域のパターンは横方向あるいは縦方向になっており、素
子分離絶縁膜で囲われている。そして、上記１対の駆動
用ＭＯＳトランジスタのゲート電極１０３および１０３
ａが、上記素子活性領域１０２および１０２ａを跨るよ
うに形成されている。ここで、ゲート電極１０３は内部
接続部１０４を通して素子活性領域１０２ａに接続され
る。同様に、ゲート電極１０３ａは内部接続部１０４ａ
を通して素子活性領域１０２に接続される。
なＳＲＡＭセル（以下、第１の従来例と記す）の平面図
である。なお、同図ではセルパターン構造を分かり易く
するために、ＳＲＡＭセルの電源配線と負荷抵抗は図示
されていない。図８に示すように、シリコン基板等の半
導体基板１０１に選択的に素子活性領域１０２および１
０２ａが形成されている。ここで、これらの素子活性領
域のパターンは横方向あるいは縦方向になっており、素
子分離絶縁膜で囲われている。そして、上記１対の駆動
用ＭＯＳトランジスタのゲート電極１０３および１０３
ａが、上記素子活性領域１０２および１０２ａを跨るよ
うに形成されている。ここで、ゲート電極１０３は内部
接続部１０４を通して素子活性領域１０２ａに接続され
る。同様に、ゲート電極１０３ａは内部接続部１０４ａ
を通して素子活性領域１０２に接続される。
【０００８】さらに、図８に示すように、一方の転送用
ＭＯＳトランジスタのゲート電極となるワード線１０５
が素子活性領域１０２を跨るように形成されている。同
様に、他方の転送用ＭＯＳトランジスタのゲート電極と
なるワード線１０５ａが素子活性領域１０２ａを跨るよ
うに形成されている。そして、上記駆動用ＭＯＳトラン
ジスタおよび転送用ＭＯＳトランジスタのゲート電極が
跨っている領域以外の素子活性領域１０２および１０２
ａに拡散層が形成されている。これらの拡散層が上記Ｍ
ＯＳトランジスタのソース／ドレイン領域となる。
ＭＯＳトランジスタのゲート電極となるワード線１０５
が素子活性領域１０２を跨るように形成されている。同
様に、他方の転送用ＭＯＳトランジスタのゲート電極と
なるワード線１０５ａが素子活性領域１０２ａを跨るよ
うに形成されている。そして、上記駆動用ＭＯＳトラン
ジスタおよび転送用ＭＯＳトランジスタのゲート電極が
跨っている領域以外の素子活性領域１０２および１０２
ａに拡散層が形成されている。これらの拡散層が上記Ｍ
ＯＳトランジスタのソース／ドレイン領域となる。
【０００９】そして、接地配線１０６が配設され接地用
コンタクト孔１０７および１０７ａを通してそれぞれ素
子活性領域１０２および１０２ａの拡散層に接続されて
いる。さらに、図示しないが、この接地配線１０６上に
層間絶縁膜を介して１対の負荷抵抗と電源配線とが形成
されている。ここで、１対の負荷抵抗の一端は、それぞ
れ内部接続部１０４および１０４ａを通して、駆動用Ｍ
ＯＳトランジスタのゲート電極１０３および１０３ａに
電気接続される。この領域が、図７で説明した蓄積ノ−
ドＮ1 あるいはＮ2 となる。
コンタクト孔１０７および１０７ａを通してそれぞれ素
子活性領域１０２および１０２ａの拡散層に接続されて
いる。さらに、図示しないが、この接地配線１０６上に
層間絶縁膜を介して１対の負荷抵抗と電源配線とが形成
されている。ここで、１対の負荷抵抗の一端は、それぞ
れ内部接続部１０４および１０４ａを通して、駆動用Ｍ
ＯＳトランジスタのゲート電極１０３および１０３ａに
電気接続される。この領域が、図７で説明した蓄積ノ−
ドＮ1 あるいはＮ2 となる。
【００１０】さらに、転送用ＭＯＳトランジスタの拡散
層となる素子活性領域１０２および１０２ａにビット線
用コンタクト孔１０８および１０８ａが形成され、１対
のビット線１０９および１０９ａが形成されている。
層となる素子活性領域１０２および１０２ａにビット線
用コンタクト孔１０８および１０８ａが形成され、１対
のビット線１０９および１０９ａが形成されている。
【００１１】以上に説明したように、第１の従来例のセ
ルパターン構造では、ビット線に対して直交する２本の
ワード線が形成される。そして、１対の駆動用ＭＯＳト
ランジスタのゲート電極もワード線に対して直交するよ
うに形成される。このようなセルパターン構造では、駆
動用ＭＯＳトランジスタと転送用ＭＯＳトランジスタの
チャネル方向は互いに直交するようになる。
ルパターン構造では、ビット線に対して直交する２本の
ワード線が形成される。そして、１対の駆動用ＭＯＳト
ランジスタのゲート電極もワード線に対して直交するよ
うに形成される。このようなセルパターン構造では、駆
動用ＭＯＳトランジスタと転送用ＭＯＳトランジスタの
チャネル方向は互いに直交するようになる。
【００１２】次に、特開平８−３７２４１号公報に示さ
れているＳＲＡＭセル（以下、第２の従来例と記す）に
ついて図９に基づいて説明する。図９はＳＲＡＭセルの
平面図となっている。この場合にも、セルパターン構造
を分かり易くするために、ＳＲＡＭセルの電源配線と負
荷抵抗は図示されていない。また、接地配線も図示され
ていない。なお、この場合の特徴を明確にするために、
駆動用ＭＯＳトランジスタのゲート電極とワード線に斜
線が施されている。
れているＳＲＡＭセル（以下、第２の従来例と記す）に
ついて図９に基づいて説明する。図９はＳＲＡＭセルの
平面図となっている。この場合にも、セルパターン構造
を分かり易くするために、ＳＲＡＭセルの電源配線と負
荷抵抗は図示されていない。また、接地配線も図示され
ていない。なお、この場合の特徴を明確にするために、
駆動用ＭＯＳトランジスタのゲート電極とワード線に斜
線が施されている。
【００１３】図９に示すように、半導体基板２０１に選
択的に素子活性領域２０２および２０２ａが形成されて
いる。ここで、素子活性領域のパターンは斜め方向にな
っており、素子分離絶縁膜で囲われている。そして、１
対の駆動用ＭＯＳトランジスタのゲート電極２０３およ
び２０３ａが、上記素子活性領域２０２および２０２ａ
に直交して跨るように形成されている。ここで、ゲート
電極２０３は内部接続部（図示せず）を通して素子活性
領域２０２ａに接続される。同様に、ゲート電極２０３
ａも内部接続部（図示せず）を通して素子活性領域２０
２に接続されている。
択的に素子活性領域２０２および２０２ａが形成されて
いる。ここで、素子活性領域のパターンは斜め方向にな
っており、素子分離絶縁膜で囲われている。そして、１
対の駆動用ＭＯＳトランジスタのゲート電極２０３およ
び２０３ａが、上記素子活性領域２０２および２０２ａ
に直交して跨るように形成されている。ここで、ゲート
電極２０３は内部接続部（図示せず）を通して素子活性
領域２０２ａに接続される。同様に、ゲート電極２０３
ａも内部接続部（図示せず）を通して素子活性領域２０
２に接続されている。
【００１４】さらに、図９に示すように、一方の転送用
ＭＯＳトランジスタのゲート電極となるワード線２０４
が素子活性領域２０２を斜めに跨るように形成されてい
る。同様に、他方の転送用ＭＯＳトランジスタのゲート
電極となるワード線２０４ａも素子活性領域２０２ａを
斜めに跨るように形成されている。そして、上記駆動用
ＭＯＳトランジスタおよび転送用ＭＯＳトランジスタの
ゲート電極が跨っている領域以外の素子活性領域２０２
および２０２ａに拡散層が形成されている。これらの拡
散層が上記ＭＯＳトランジスタのソース／ドレイン領域
となる。
ＭＯＳトランジスタのゲート電極となるワード線２０４
が素子活性領域２０２を斜めに跨るように形成されてい
る。同様に、他方の転送用ＭＯＳトランジスタのゲート
電極となるワード線２０４ａも素子活性領域２０２ａを
斜めに跨るように形成されている。そして、上記駆動用
ＭＯＳトランジスタおよび転送用ＭＯＳトランジスタの
ゲート電極が跨っている領域以外の素子活性領域２０２
および２０２ａに拡散層が形成されている。これらの拡
散層が上記ＭＯＳトランジスタのソース／ドレイン領域
となる。
【００１５】そして、接地配線（図示されず）が配設さ
れ接地用コンタクト孔２０５および２０５ａを通してそ
れぞれ素子活性領域２０２および２０２ａの拡散層に接
続されている。さらに、第１の従来例と同様にして１対
の負荷抵抗と電源配線とが形成されている。
れ接地用コンタクト孔２０５および２０５ａを通してそ
れぞれ素子活性領域２０２および２０２ａの拡散層に接
続されている。さらに、第１の従来例と同様にして１対
の負荷抵抗と電源配線とが形成されている。
【００１６】さらに、転送用ＭＯＳトランジスタの拡散
層となる素子活性領域２０２および２０２ａにビット線
用コンタクト孔２０６および２０６ａが形成され、１対
のビット線２０７および２０７ａが形成されている。
層となる素子活性領域２０２および２０２ａにビット線
用コンタクト孔２０６および２０６ａが形成され、１対
のビット線２０７および２０７ａが形成されている。
【００１７】以上に説明したように、第２の従来例のセ
ルパターン構造では、ビット線に対して直交する２本の
ワード線が形成される。そして、１対の駆動用ＭＯＳト
ランジスタのゲート電極はワード線に対して斜めになる
ように形成される。このようなセルパターン構造では、
駆動用ＭＯＳトランジスタと転送用ＭＯＳトランジスタ
のチャネル方向は同一方向になる。
ルパターン構造では、ビット線に対して直交する２本の
ワード線が形成される。そして、１対の駆動用ＭＯＳト
ランジスタのゲート電極はワード線に対して斜めになる
ように形成される。このようなセルパターン構造では、
駆動用ＭＯＳトランジスタと転送用ＭＯＳトランジスタ
のチャネル方向は同一方向になる。
【００１８】
【発明が解決しようとする課題】上記の第１の従来例で
は、駆動用ＭＯＳトランジスタのゲート電極の方向はワ
ード線に直交する方向すなわちビット線に並行するよう
に形成される。このためにＳＲＡＭセルの寸法はビット
線方向に長くなる。そして、ビット線が長くなりビット
線の寄生容量が増大する。また、接地配線とビット線と
の間の層間絶縁膜を介して重なる面積が増え、このため
の寄生容量が増大する。このような寄生容量の増加のた
めに、このＳＲＡＭセルを搭載する半導体装置動作の高
速化が難しくなる。
は、駆動用ＭＯＳトランジスタのゲート電極の方向はワ
ード線に直交する方向すなわちビット線に並行するよう
に形成される。このためにＳＲＡＭセルの寸法はビット
線方向に長くなる。そして、ビット線が長くなりビット
線の寄生容量が増大する。また、接地配線とビット線と
の間の層間絶縁膜を介して重なる面積が増え、このため
の寄生容量が増大する。このような寄生容量の増加のた
めに、このＳＲＡＭセルを搭載する半導体装置動作の高
速化が難しくなる。
【００１９】また、この場合では、１つのＳＲＡＭセル
に２本のワード線が配設されている（以下、この構造を
スプリットワード構造という）。このために、ＳＲＡＭ
セルの寸法縮小が難しくなる。
に２本のワード線が配設されている（以下、この構造を
スプリットワード構造という）。このために、ＳＲＡＭ
セルの寸法縮小が難しくなる。
【００２０】第２の従来例では、１対の駆動用ＭＯＳト
ランジスタのゲート電極の方向はワード線あるいはビッ
ト線に対して斜めになるように形成される。このため
に、第１の従来例に対して、ＳＲＡＭセルのビット線方
向の寸法は短くなる。しかし、この場合も、接地配線と
ビット線との層間絶縁膜を介して重なる面積は大きく、
ビット線の寄生容量の低減が難しい。
ランジスタのゲート電極の方向はワード線あるいはビッ
ト線に対して斜めになるように形成される。このため
に、第１の従来例に対して、ＳＲＡＭセルのビット線方
向の寸法は短くなる。しかし、この場合も、接地配線と
ビット線との層間絶縁膜を介して重なる面積は大きく、
ビット線の寄生容量の低減が難しい。
【００２１】また、この場合でも、第１の従来例と同様
に、１つのＳＲＡＭセルのワード線はスプリットワード
構造となっている。このために、ＳＲＡＭセルの寸法縮
小が難しくなる。
に、１つのＳＲＡＭセルのワード線はスプリットワード
構造となっている。このために、ＳＲＡＭセルの寸法縮
小が難しくなる。
【００２２】本発明の目的は、上記のような問題を解決
し、ＳＲＡＭセルの動作の高速化と動作の安定性向上を
容易にすることにある。
し、ＳＲＡＭセルの動作の高速化と動作の安定性向上を
容易にすることにある。
【００２３】
【課題を解決するための手段】このために本発明のＳＲ
ＡＭセルの構造では、半導体基板の表面に１対の転送用
ＭＯＳトランジスタと、フリップフロップ回路を構成す
る１対の駆動用ＭＯＳトランジスタおよび１対の負荷素
子とが形成され、そのセルパターン配置の構造が点対称
型のスタティック型メモリセルであって、上記の１対の
転送用ＭＯＳトランジスタのゲート電極に接続する１本
のワード線と上記の１対の転送用ＭＯＳトランジスタの
拡散層にそれぞれに接続する２本のビット線とが上記の
転送用ＭＯＳトランジスタおよび駆動用ＭＯＳトランジ
スタの上層部に層間絶縁膜を介して配設されている。
ＡＭセルの構造では、半導体基板の表面に１対の転送用
ＭＯＳトランジスタと、フリップフロップ回路を構成す
る１対の駆動用ＭＯＳトランジスタおよび１対の負荷素
子とが形成され、そのセルパターン配置の構造が点対称
型のスタティック型メモリセルであって、上記の１対の
転送用ＭＯＳトランジスタのゲート電極に接続する１本
のワード線と上記の１対の転送用ＭＯＳトランジスタの
拡散層にそれぞれに接続する２本のビット線とが上記の
転送用ＭＯＳトランジスタおよび駆動用ＭＯＳトランジ
スタの上層部に層間絶縁膜を介して配設されている。
【００２４】ここで、このようなスタティック型メモリ
に接続する接地配線は上記のワード線と同一層の導電層
で形成されている。あるいは、このスタティック型メモ
リに接続する接地配線は上記のビット線と同一層の導電
層で形成されている。
に接続する接地配線は上記のワード線と同一層の導電層
で形成されている。あるいは、このスタティック型メモ
リに接続する接地配線は上記のビット線と同一層の導電
層で形成されている。
【００２５】また、上記の１対の駆動用ＭＯＳトランジ
スタスタのゲート電極および１対の転送用ＭＯＳトラン
ジスタのゲート電極の形成される１対の素子活性領域
が、ワード線およびビット線に対して傾斜するように形
成されている。ここで、上記の１対の駆動用ＭＯＳトラ
ンジスタスタのゲート電極および１対の転送用ＭＯＳト
ランジスタのゲート電極が上記の素子活性領域と交差す
るように形成される。
スタスタのゲート電極および１対の転送用ＭＯＳトラン
ジスタのゲート電極の形成される１対の素子活性領域
が、ワード線およびビット線に対して傾斜するように形
成されている。ここで、上記の１対の駆動用ＭＯＳトラ
ンジスタスタのゲート電極および１対の転送用ＭＯＳト
ランジスタのゲート電極が上記の素子活性領域と交差す
るように形成される。
【００２６】そして、この１対の素子活性領域が複数の
メモリセルに亘り連続するように形成されている。ここ
で、複数のメモリセルに亘り連続するこのような１対の
素子活性領域は、ワードおよびビット線に対し一定の傾
斜角度の下に形成される。あるいは、複数のメモリセル
に亘り連続する１対の素子活性領域は２メモリセル周期
で波打つように形成される。
メモリセルに亘り連続するように形成されている。ここ
で、複数のメモリセルに亘り連続するこのような１対の
素子活性領域は、ワードおよびビット線に対し一定の傾
斜角度の下に形成される。あるいは、複数のメモリセル
に亘り連続する１対の素子活性領域は２メモリセル周期
で波打つように形成される。
【００２７】また、ワード線のパターンは直線形状であ
り、上記の転送用ＭＯＳトランジスタのゲート電極とワ
ード線との接続用コンタクト孔が直線上の位置になるよ
うに配置されている。さらに、接地配線のパターンは直
線形状であり、接地配線をスタティック型メモリに接続
するためのコンタクト孔が直線上の位置になるように配
置されている。
り、上記の転送用ＭＯＳトランジスタのゲート電極とワ
ード線との接続用コンタクト孔が直線上の位置になるよ
うに配置されている。さらに、接地配線のパターンは直
線形状であり、接地配線をスタティック型メモリに接続
するためのコンタクト孔が直線上の位置になるように配
置されている。
【００２８】本発明では、セルパターン構造が点対称の
構造となっているスタティック型メモリセルにおいて、
駆動用ＭＯＳトランジスタおよび転送用ＭＯＳトランジ
スタのゲート電極および素子活性領域が、ワード線およ
びビット線の配設方向に対して傾斜するように配置され
る。さらに、特徴的なことは、従来のスプリットワード
構造と違って、１つのスタティック型メモリセルに１本
のワード線のみが配設されるようになる。このために、
スタティック型メモリセルの寸法縮小化が非常に容易に
なり、このようなスタティック型メモリセルの搭載され
る半導体装置の高集積化および高速化が促進される。
構造となっているスタティック型メモリセルにおいて、
駆動用ＭＯＳトランジスタおよび転送用ＭＯＳトランジ
スタのゲート電極および素子活性領域が、ワード線およ
びビット線の配設方向に対して傾斜するように配置され
る。さらに、特徴的なことは、従来のスプリットワード
構造と違って、１つのスタティック型メモリセルに１本
のワード線のみが配設されるようになる。このために、
スタティック型メモリセルの寸法縮小化が非常に容易に
なり、このようなスタティック型メモリセルの搭載され
る半導体装置の高集積化および高速化が促進される。
【００２９】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図３に基づいて説明する。図１は２つのＳＲ
ＡＭセルの平面図であり、太い破線で囲われた領域が１
つのＳＲＡＭセルとなっている。なお、この図では、素
子活性領域とＭＯＳトランジスタのゲート電極とのパタ
ーン配置関係が示されている。
を図１乃至図３に基づいて説明する。図１は２つのＳＲ
ＡＭセルの平面図であり、太い破線で囲われた領域が１
つのＳＲＡＭセルとなっている。なお、この図では、素
子活性領域とＭＯＳトランジスタのゲート電極とのパタ
ーン配置関係が示されている。
【００３０】図１には、太い破線で囲われた第１のＳＲ
ＡＭセル１と第２のＳＲＡＭセル２とが示されている。
そして、メモリセル内でのＳＲＡＭセルの配列は、縦方
向には第１のＳＲＡＭセル１が第２のＳＲＡＭセル２の
ようにリピートされて行われる。また、ＳＲＡＭセルの
横方向の配列も、図１に示すように、横方向にリピート
して行われる。すなわち、第１のＳＲＡＭセル１は第３
のＳＲＡＭセル１ａに第２のＳＲＡＭセル２は第４のＳ
ＲＡＭセル２ａにリピートされる。
ＡＭセル１と第２のＳＲＡＭセル２とが示されている。
そして、メモリセル内でのＳＲＡＭセルの配列は、縦方
向には第１のＳＲＡＭセル１が第２のＳＲＡＭセル２の
ようにリピートされて行われる。また、ＳＲＡＭセルの
横方向の配列も、図１に示すように、横方向にリピート
して行われる。すなわち、第１のＳＲＡＭセル１は第３
のＳＲＡＭセル１ａに第２のＳＲＡＭセル２は第４のＳ
ＲＡＭセル２ａにリピートされる。
【００３１】以下、１つのＳＲＡＭセルについて説明す
る。図１に示すように、シリコン基板等の半導体基板３
に選択的に素子活性領域４および４ａが形成されてい
る。ここで、これらの素子活性領域のパターンは斜め方
向に伸び素子分離絶縁膜で囲われている。なお、このよ
うな素子活性領域４あるいは４ａは複数のメモリセル全
体に亘り斜め方向に伸びるように形成される。
る。図１に示すように、シリコン基板等の半導体基板３
に選択的に素子活性領域４および４ａが形成されてい
る。ここで、これらの素子活性領域のパターンは斜め方
向に伸び素子分離絶縁膜で囲われている。なお、このよ
うな素子活性領域４あるいは４ａは複数のメモリセル全
体に亘り斜め方向に伸びるように形成される。
【００３２】そして、ＳＲＡＭセルを構成する１対の駆
動用ＭＯＳトランジスタの駆動用ゲート電極５および５
ａが、それぞれ素子活性領域４および４ａを跨るように
形成されている。ここで、駆動用ゲート電極５は内部接
続部（図示されず）を通して素子活性領域４ａに接続さ
れる。同様に、駆動用ゲート電極５ａは素子活性領域４
に接続される。
動用ＭＯＳトランジスタの駆動用ゲート電極５および５
ａが、それぞれ素子活性領域４および４ａを跨るように
形成されている。ここで、駆動用ゲート電極５は内部接
続部（図示されず）を通して素子活性領域４ａに接続さ
れる。同様に、駆動用ゲート電極５ａは素子活性領域４
に接続される。
【００３３】さらに、一方の転送用ＭＯＳトランジスタ
の転送用ゲート電極６が、図１に示すように素子活性領
域４を跨るように形成されている。同様に、他方の転送
用ＭＯＳトランジスタの駆動用ゲート電極６ａが素子活
性領域４ａを跨るように形成されている。このように、
駆動用あるいは転送用のＭＯＳトランジスタのゲート電
極は全て孤立するパターンに形成される。
の転送用ゲート電極６が、図１に示すように素子活性領
域４を跨るように形成されている。同様に、他方の転送
用ＭＯＳトランジスタの駆動用ゲート電極６ａが素子活
性領域４ａを跨るように形成されている。このように、
駆動用あるいは転送用のＭＯＳトランジスタのゲート電
極は全て孤立するパターンに形成される。
【００３４】そして、上記駆動用ＭＯＳトランジスタお
よび転送用ＭＯＳトランジスタのゲート電極が跨ってい
る領域以外の素子活性領域４および４ａに拡散層が形成
されている。これらの拡散層が上記ＭＯＳトランジスタ
のソース／ドレイン領域となる。
よび転送用ＭＯＳトランジスタのゲート電極が跨ってい
る領域以外の素子活性領域４および４ａに拡散層が形成
されている。これらの拡散層が上記ＭＯＳトランジスタ
のソース／ドレイン領域となる。
【００３５】そして、後述する接地配線のための接地用
コンタクト孔７および７ａがそれぞれ素子活性領域４お
よび４ａの拡散層に形成される。また、ビット線用コン
タクト孔８および８ａも素子活性領域４および４ａの拡
散層に形成される。さらに、転送用ゲート電極６および
６ａにそれぞれワード線用コンタクト孔９および９ａが
形成される。
コンタクト孔７および７ａがそれぞれ素子活性領域４お
よび４ａの拡散層に形成される。また、ビット線用コン
タクト孔８および８ａも素子活性領域４および４ａの拡
散層に形成される。さらに、転送用ゲート電極６および
６ａにそれぞれワード線用コンタクト孔９および９ａが
形成される。
【００３６】次に、図２および図３に基づいて、図１で
説明したＳＲＡＭセルに対する配線の構成について説明
する。図２は、このような配線の第１の構成を説明する
ためのＳＲＡＭセルの平面図である。ここで、図１に示
したものと同一のものは同一符号で説明される。
説明したＳＲＡＭセルに対する配線の構成について説明
する。図２は、このような配線の第１の構成を説明する
ためのＳＲＡＭセルの平面図である。ここで、図１に示
したものと同一のものは同一符号で説明される。
【００３７】図２に示すように、ＳＲＡＭセルを構成す
るＭＯＳトランジスタ上に層間絶縁膜を介してビット線
１０，１０ａ，１０ｂ，１０ｃ等が配設される。そし
て、素子活性領域４に設けられた拡散層はビット線用コ
ンタクト孔８を通してビット線１０に電気接続される。
同様に、素子活性領域４ａに設けられた拡散層はビット
線用コンタクト孔８ａを通してビット線１０ａに電気接
続される。このようにして、ビット線１０および１０ａ
が第１のＳＲＡＭセル１の１対のビット線を構成するこ
とになる。同様に、ビット線１０ｂおよび１０ｃが第２
のＳＲＡＭセル２の１対のビット線を構成する。さら
に、これらのビット線上に設けられた層間絶縁膜上にワ
ード線１１と接地配線１２，１２ａが配設される。ここ
で、第１のＳＲＡＭセル１の１対の転送用ＭＯＳトラン
ジスタの転送用ゲート電極６および６ａは、それぞれワ
ード線用コンタクト孔９および９ａを通して１本のワー
ド線１１に接続される。また、素子活性領域４の拡散層
は接地用コンタクト孔７を通して接地配線１２に接続さ
れる。同様に、素子活性領域４ａの拡散層は接地用コン
タクト孔７ａを通して接地配線１２ａに接続される。図
示されないが、第２のＳＲＡＭセル２も同様にしてワー
ド線１１、接地配線１２，１２ａに接続されるようにな
る。
るＭＯＳトランジスタ上に層間絶縁膜を介してビット線
１０，１０ａ，１０ｂ，１０ｃ等が配設される。そし
て、素子活性領域４に設けられた拡散層はビット線用コ
ンタクト孔８を通してビット線１０に電気接続される。
同様に、素子活性領域４ａに設けられた拡散層はビット
線用コンタクト孔８ａを通してビット線１０ａに電気接
続される。このようにして、ビット線１０および１０ａ
が第１のＳＲＡＭセル１の１対のビット線を構成するこ
とになる。同様に、ビット線１０ｂおよび１０ｃが第２
のＳＲＡＭセル２の１対のビット線を構成する。さら
に、これらのビット線上に設けられた層間絶縁膜上にワ
ード線１１と接地配線１２，１２ａが配設される。ここ
で、第１のＳＲＡＭセル１の１対の転送用ＭＯＳトラン
ジスタの転送用ゲート電極６および６ａは、それぞれワ
ード線用コンタクト孔９および９ａを通して１本のワー
ド線１１に接続される。また、素子活性領域４の拡散層
は接地用コンタクト孔７を通して接地配線１２に接続さ
れる。同様に、素子活性領域４ａの拡散層は接地用コン
タクト孔７ａを通して接地配線１２ａに接続される。図
示されないが、第２のＳＲＡＭセル２も同様にしてワー
ド線１１、接地配線１２，１２ａに接続されるようにな
る。
【００３８】ここで、ワード線１１と接地配線１２，１
２ａは同一の導電層がパターニングされて形成されるも
のである。この導電層としてアルミ系の金属膜あるいは
タングステン等の高融点金属膜が用いられる。また、ビ
ット線１０，１０ａ，１０ｂ，１０ｃ等もアルミ系の金
属膜あるいはタングステン等の高融点金属膜により形成
される。
２ａは同一の導電層がパターニングされて形成されるも
のである。この導電層としてアルミ系の金属膜あるいは
タングステン等の高融点金属膜が用いられる。また、ビ
ット線１０，１０ａ，１０ｂ，１０ｃ等もアルミ系の金
属膜あるいはタングステン等の高融点金属膜により形成
される。
【００３９】ここで、負荷素子である１対の負荷抵抗お
よび電源配線については従来の技術と同様に形成される
ものとする。例えば、このような電源配線等は先述した
ビット線１０，１０ａ，１０ｂ，１０ｃの下層に形成さ
れる。
よび電源配線については従来の技術と同様に形成される
ものとする。例えば、このような電源配線等は先述した
ビット線１０，１０ａ，１０ｂ，１０ｃの下層に形成さ
れる。
【００４０】この場合では、１つのＳＲＡＭセルに１本
のワード線が配設される。すなわち、従来の技術のよう
なスプリットワード構造でなくなる。このために、ＳＲ
ＡＭセルの寸法縮小が非常に容易になる。
のワード線が配設される。すなわち、従来の技術のよう
なスプリットワード構造でなくなる。このために、ＳＲ
ＡＭセルの寸法縮小が非常に容易になる。
【００４１】また、接地配線とビット線との間の層間絶
縁膜を介して重なる面積が従来の場合より大幅に減少す
る。このためにビット線の寄生容量が低減し、本発明の
ようなＳＲＡＭセルを搭載する半導体装置動作の高速化
が容易になる。
縁膜を介して重なる面積が従来の場合より大幅に減少す
る。このためにビット線の寄生容量が低減し、本発明の
ようなＳＲＡＭセルを搭載する半導体装置動作の高速化
が容易になる。
【００４２】さらに、ワード線と接地配線とは同一の導
電層に形成される。このために、半導体装置の製造工程
数は減少しその製造コストは低減する。
電層に形成される。このために、半導体装置の製造工程
数は減少しその製造コストは低減する。
【００４３】なお、１対の駆動用ＭＯＳトランジスタお
よび１対の転送用ＭＯＳトランジスタのゲート電極の方
向はワード線あるいはビット線に対して斜めになるよう
に形成される。このため、ＳＲＡＭセルのビット線方向
の寸法は短くなり、ビット線は短くなりこれによるビッ
ト線の寄生容量が減少するようになる。
よび１対の転送用ＭＯＳトランジスタのゲート電極の方
向はワード線あるいはビット線に対して斜めになるよう
に形成される。このため、ＳＲＡＭセルのビット線方向
の寸法は短くなり、ビット線は短くなりこれによるビッ
ト線の寄生容量が減少するようになる。
【００４４】また、駆動用ＭＯＳトランジスタおよび転
送用ＭＯＳトランジスタのゲート電極はそれぞれ孤立形
状のパターンになるように形成される。このため、その
加工工程で駆動用ＭＯＳトランジスタと転送用ＭＯＳト
ランジスタのゲート電極は同一の条件で加工される。す
なわち、フォトリソグラフィ工程およびドライエッチン
グ工程でのパターンの太りあるいは細り程度が同一にな
る。そして、駆動用ＭＯＳトランジスタと転送用ＭＯＳ
トランジスタとの能力比が変動しなくなる。
送用ＭＯＳトランジスタのゲート電極はそれぞれ孤立形
状のパターンになるように形成される。このため、その
加工工程で駆動用ＭＯＳトランジスタと転送用ＭＯＳト
ランジスタのゲート電極は同一の条件で加工される。す
なわち、フォトリソグラフィ工程およびドライエッチン
グ工程でのパターンの太りあるいは細り程度が同一にな
る。そして、駆動用ＭＯＳトランジスタと転送用ＭＯＳ
トランジスタとの能力比が変動しなくなる。
【００４５】次に、図３に基づいてＳＲＡＭセル配線の
第２の構成を説明する。ここで、図３はこの場合のＳＲ
ＡＭセルの平面図である。ここで、メモリセルの配線と
して、図２と同様に２つのＳＲＡＭセル上のワード線、
ビット線および接地配線が示されている。この場合で
は、ビット線と接地配線とが同一の導電層に形成され、
ワード線は別の層に形成される。以下の説明では、図２
と異なるところを主に説明する。
第２の構成を説明する。ここで、図３はこの場合のＳＲ
ＡＭセルの平面図である。ここで、メモリセルの配線と
して、図２と同様に２つのＳＲＡＭセル上のワード線、
ビット線および接地配線が示されている。この場合で
は、ビット線と接地配線とが同一の導電層に形成され、
ワード線は別の層に形成される。以下の説明では、図２
と異なるところを主に説明する。
【００４６】図３に示すように、ＳＲＡＭセルを構成す
るＭＯＳトランジスタ上に層間絶縁膜を介してビット線
１０，１０ａ，１０ｂ，１０ｃ等が配設される。また、
同様に、接地配線１３，１３ａが形成される。そして、
これらの配線は、図２で説明したように素子活性領域の
拡散層と接続されるようになる。
るＭＯＳトランジスタ上に層間絶縁膜を介してビット線
１０，１０ａ，１０ｂ，１０ｃ等が配設される。また、
同様に、接地配線１３，１３ａが形成される。そして、
これらの配線は、図２で説明したように素子活性領域の
拡散層と接続されるようになる。
【００４７】さらに、これらのビット線および接地配線
上に設けられた層間絶縁膜上にワード線１４が配設され
る。このワード線１４も、図２で説明したように転送用
ＭＯＳトランジスタのゲート電極に接続される。
上に設けられた層間絶縁膜上にワード線１４が配設され
る。このワード線１４も、図２で説明したように転送用
ＭＯＳトランジスタのゲート電極に接続される。
【００４８】ここで、ビット線と接地配線１３，１３ａ
は同一の導電層がパターニングされて形成されるもので
ある。この導電層としてアルミ系の金属膜あるいはタン
グステン等の高融点金属膜が用いられる。また、ワード
線１４もアルミ系の金属膜あるいはタングステン等の高
融点金属膜により形成される。なお、この場合には、初
めにワード線１４が形成され、このようなワード線上に
設けられた層間絶縁膜上にビット線および接地配線が配
設されてもよい。
は同一の導電層がパターニングされて形成されるもので
ある。この導電層としてアルミ系の金属膜あるいはタン
グステン等の高融点金属膜が用いられる。また、ワード
線１４もアルミ系の金属膜あるいはタングステン等の高
融点金属膜により形成される。なお、この場合には、初
めにワード線１４が形成され、このようなワード線上に
設けられた層間絶縁膜上にビット線および接地配線が配
設されてもよい。
【００４９】この第２の構成の場合でも、１つのＳＲＡ
Ｍセルに１本のワード線が配設されるためＳＲＡＭセル
の寸法縮小が非常に容易になる。また、接地配線とビッ
ト線とは同一層に形成されるため、ビット線の寄生容量
は大幅に低減し、本発明のようなＳＲＡＭセルを搭載す
る半導体装置動作の高速化が容易になる。
Ｍセルに１本のワード線が配設されるためＳＲＡＭセル
の寸法縮小が非常に容易になる。また、接地配線とビッ
ト線とは同一層に形成されるため、ビット線の寄生容量
は大幅に低減し、本発明のようなＳＲＡＭセルを搭載す
る半導体装置動作の高速化が容易になる。
【００５０】次に、本発明の第２の実施の形態を図４乃
至図６に基づいて説明する。図４は２つのＳＲＡＭセル
の平面図であり、太い破線で囲われた領域が１つのＳＲ
ＡＭセルとなっている。なお、この図では、図１と同様
に素子活性領域とＭＯＳトランジスタのゲート電極との
パターン配置関係が示されている。
至図６に基づいて説明する。図４は２つのＳＲＡＭセル
の平面図であり、太い破線で囲われた領域が１つのＳＲ
ＡＭセルとなっている。なお、この図では、図１と同様
に素子活性領域とＭＯＳトランジスタのゲート電極との
パターン配置関係が示されている。
【００５１】この第２の実施の形態では、メモリセル内
でのＳＲＡＭセルの配列は、縦方向には第１のＳＲＡＭ
セル２１が第２のＳＲＡＭセル２２のように単純にリピ
ートされて行われる。これに対しＳＲＡＭセルの横方向
の配列は、横方向に反転されて配列される。
でのＳＲＡＭセルの配列は、縦方向には第１のＳＲＡＭ
セル２１が第２のＳＲＡＭセル２２のように単純にリピ
ートされて行われる。これに対しＳＲＡＭセルの横方向
の配列は、横方向に反転されて配列される。
【００５２】以下、第１の実施の形態と同様に説明され
る。図４に示すように、素子活性領域２３および２３ａ
が形成されている。ここで、これらの素子活性領域のパ
ターンは斜め方向に伸び素子分離絶縁膜で囲われてい
る。なお、このような素子活性領域２３あるいは２３ａ
は、メモリセル全体に亘っては２メモリセル周期で波打
つように形成されている。
る。図４に示すように、素子活性領域２３および２３ａ
が形成されている。ここで、これらの素子活性領域のパ
ターンは斜め方向に伸び素子分離絶縁膜で囲われてい
る。なお、このような素子活性領域２３あるいは２３ａ
は、メモリセル全体に亘っては２メモリセル周期で波打
つように形成されている。
【００５３】そして、この場合も図４に示すように、Ｓ
ＲＡＭセルを構成する１対の駆動用ＭＯＳトランジスタ
の駆動用ゲート電極２４および２４ａが、それぞれ素子
活性領域２３および２３ａを跨るように形成されてい
る。さらに、一方の転送用ＭＯＳトランジスタの転送用
ゲート電極２５が素子活性領域２３を跨るように形成さ
れている。同様に、他方の転送用ＭＯＳトランジスタの
駆動用ゲート電極２５ａが素子活性領域２３ａを跨るよ
うに形成されている。この場合も、駆動用あるいは転送
用のＭＯＳトランジスタのゲート電極は全て孤立するパ
ターンに形成される。
ＲＡＭセルを構成する１対の駆動用ＭＯＳトランジスタ
の駆動用ゲート電極２４および２４ａが、それぞれ素子
活性領域２３および２３ａを跨るように形成されてい
る。さらに、一方の転送用ＭＯＳトランジスタの転送用
ゲート電極２５が素子活性領域２３を跨るように形成さ
れている。同様に、他方の転送用ＭＯＳトランジスタの
駆動用ゲート電極２５ａが素子活性領域２３ａを跨るよ
うに形成されている。この場合も、駆動用あるいは転送
用のＭＯＳトランジスタのゲート電極は全て孤立するパ
ターンに形成される。
【００５４】そして、上記駆動用ＭＯＳトランジスタお
よび転送用ＭＯＳトランジスタのゲート電極が跨ってい
る領域以外の素子活性領域２３および２３ａに拡散層が
形成されている。これらの拡散層が上記ＭＯＳトランジ
スタのソース／ドレイン領域となる。
よび転送用ＭＯＳトランジスタのゲート電極が跨ってい
る領域以外の素子活性領域２３および２３ａに拡散層が
形成されている。これらの拡散層が上記ＭＯＳトランジ
スタのソース／ドレイン領域となる。
【００５５】そして、後述する接地配線のための接地用
コンタクト孔２６および２６ａがそれぞれ素子活性領域
２３および２３ａの拡散層に形成される。また、ビット
線用コンタクト孔２７および２７ａも素子活性領域２３
および２３ａの拡散層に形成される。さらに、転送用ゲ
ート電極２５および２５ａにそれぞれワード線用コンタ
クト孔２８および２８ａが形成される。
コンタクト孔２６および２６ａがそれぞれ素子活性領域
２３および２３ａの拡散層に形成される。また、ビット
線用コンタクト孔２７および２７ａも素子活性領域２３
および２３ａの拡散層に形成される。さらに、転送用ゲ
ート電極２５および２５ａにそれぞれワード線用コンタ
クト孔２８および２８ａが形成される。
【００５６】次に、図５および図６に基づいて、図４で
説明したＳＲＡＭセルに対する配線の構成について説明
する。図５は、図２で説明したような配線の第１の構成
を説明するためのＳＲＡＭセルの平面図である。ここ
で、図２に示したものと同一のものは同一符号で説明さ
れる。
説明したＳＲＡＭセルに対する配線の構成について説明
する。図５は、図２で説明したような配線の第１の構成
を説明するためのＳＲＡＭセルの平面図である。ここ
で、図２に示したものと同一のものは同一符号で説明さ
れる。
【００５７】図５に示すように、ビット線１０，１０
ａ，１０ｂ，１０ｃ等が配設される。そして、素子活性
領域２３に設けられた拡散層はビット線用コンタクト孔
２７を通してビット線１０に電気接続される。同様に、
素子活性領域２３ａに設けられた拡散層はビット線用コ
ンタクト孔２７ａを通してビット線１０ａに電気接続さ
れる。このようにして、ビット線１０および１０ａが第
１のＳＲＡＭセル１の１対のビット線を構成することに
なる。同様に、ビット線１０ｂおよび１０ｃが第２のＳ
ＲＡＭセル２の１対のビット線を構成する。
ａ，１０ｂ，１０ｃ等が配設される。そして、素子活性
領域２３に設けられた拡散層はビット線用コンタクト孔
２７を通してビット線１０に電気接続される。同様に、
素子活性領域２３ａに設けられた拡散層はビット線用コ
ンタクト孔２７ａを通してビット線１０ａに電気接続さ
れる。このようにして、ビット線１０および１０ａが第
１のＳＲＡＭセル１の１対のビット線を構成することに
なる。同様に、ビット線１０ｂおよび１０ｃが第２のＳ
ＲＡＭセル２の１対のビット線を構成する。
【００５８】さらに、これらのビット線上に設けられた
層間絶縁膜上にワード線１１と接地配線１２，１２ａが
配設される。ここで、第１のＳＲＡＭセル１の１対の転
送用ＭＯＳトランジスタの転送用ゲート電極２５および
２５ａは、それぞれワード線用コンタクト孔２８および
２８ａを通して１本のワード線１１に接続される。ま
た、素子活性領域２３の拡散層は接地用コンタクト孔２
６を通して接地配線１２に接続される。同様に、素子活
性領域２３ａの拡散層は接地用コンタクト孔２６ａを通
して接地配線１２ａに接続される。ここで、電源配線お
よび１対の負荷抵抗については、例えば、ビット線１
０，１０ａ，１０ｂ，１０ｃの下層に形成される。
層間絶縁膜上にワード線１１と接地配線１２，１２ａが
配設される。ここで、第１のＳＲＡＭセル１の１対の転
送用ＭＯＳトランジスタの転送用ゲート電極２５および
２５ａは、それぞれワード線用コンタクト孔２８および
２８ａを通して１本のワード線１１に接続される。ま
た、素子活性領域２３の拡散層は接地用コンタクト孔２
６を通して接地配線１２に接続される。同様に、素子活
性領域２３ａの拡散層は接地用コンタクト孔２６ａを通
して接地配線１２ａに接続される。ここで、電源配線お
よび１対の負荷抵抗については、例えば、ビット線１
０，１０ａ，１０ｂ，１０ｃの下層に形成される。
【００５９】この場合も、１つのＳＲＡＭセルに１本の
ワード線が配設される。また、接地配線とビット線との
間の層間絶縁膜を介して重なる面積が従来の場合より大
幅に減少する。このためにビット線の寄生容量が低減
し、本発明のようなＳＲＡＭセルを搭載する半導体装置
動作の高速化が容易になる。さらに、ワード線と接地配
線とは同一の導電層に形成される。このために、半導体
装置の製造工程数は減少し製造コストは低減する。
ワード線が配設される。また、接地配線とビット線との
間の層間絶縁膜を介して重なる面積が従来の場合より大
幅に減少する。このためにビット線の寄生容量が低減
し、本発明のようなＳＲＡＭセルを搭載する半導体装置
動作の高速化が容易になる。さらに、ワード線と接地配
線とは同一の導電層に形成される。このために、半導体
装置の製造工程数は減少し製造コストは低減する。
【００６０】次に、図６に基づいてＳＲＡＭセル配線の
第２の構成を説明する。ここで、図６はこの場合のＳＲ
ＡＭセルの平面図である。この場合は、図３で説明した
ようにビット線と接地配線とが同一の導電層に形成さ
れ、ワード線は別の層に形成される。
第２の構成を説明する。ここで、図６はこの場合のＳＲ
ＡＭセルの平面図である。この場合は、図３で説明した
ようにビット線と接地配線とが同一の導電層に形成さ
れ、ワード線は別の層に形成される。
【００６１】図６に示すように、ＳＲＡＭセルを構成す
るＭＯＳトランジスタ上に層間絶縁膜を介してビット線
１０，１０ａ，１０ｂ，１０ｃ等が配設される。また、
同様に、接地配線１３，１３ａが形成される。そして、
これらの配線は、図５で説明したように素子活性領域の
拡散層と接続されるようになる。
るＭＯＳトランジスタ上に層間絶縁膜を介してビット線
１０，１０ａ，１０ｂ，１０ｃ等が配設される。また、
同様に、接地配線１３，１３ａが形成される。そして、
これらの配線は、図５で説明したように素子活性領域の
拡散層と接続されるようになる。
【００６２】さらに、これらのビット線および接地配線
上に設けられた層間絶縁膜上にワード線１４が配設され
る。このワード線１４も、図５で説明したように転送用
ＭＯＳトランジスタのゲート電極に接続される。
上に設けられた層間絶縁膜上にワード線１４が配設され
る。このワード線１４も、図５で説明したように転送用
ＭＯＳトランジスタのゲート電極に接続される。
【００６３】ここで、ビット線１０，１０ａ，１０ｂ，
１０ｃと接地配線１３，１３ａは同一の導電層がパター
ニングされて形成されるものである。この導電層として
アルミ系の金属膜あるいはタングステン等の高融点金属
膜が用いられる。また、ワード線１４もアルミ系の金属
膜あるいはタングステン等の高融点金属膜により形成さ
れる。なお、この場合にも、初めにワード線１４が形成
され、このワード線上に設けられた層間絶縁膜上にビッ
ト線および接地配線が配設されてもよい。
１０ｃと接地配線１３，１３ａは同一の導電層がパター
ニングされて形成されるものである。この導電層として
アルミ系の金属膜あるいはタングステン等の高融点金属
膜が用いられる。また、ワード線１４もアルミ系の金属
膜あるいはタングステン等の高融点金属膜により形成さ
れる。なお、この場合にも、初めにワード線１４が形成
され、このワード線上に設けられた層間絶縁膜上にビッ
ト線および接地配線が配設されてもよい。
【００６４】この第２の構成の場合でも、１つのＳＲＡ
Ｍセルに１本のワード線が配設されるためＳＲＡＭセル
の寸法縮小が非常に容易になる。また、接地配線とビッ
ト線とは同一層に形成されるため、ビット線の寄生容量
は大幅に低減し、本発明のようなＳＲＡＭセルを搭載す
る半導体装置動作の高速化が容易になる。
Ｍセルに１本のワード線が配設されるためＳＲＡＭセル
の寸法縮小が非常に容易になる。また、接地配線とビッ
ト線とは同一層に形成されるため、ビット線の寄生容量
は大幅に低減し、本発明のようなＳＲＡＭセルを搭載す
る半導体装置動作の高速化が容易になる。
【００６５】本発明の実施の形態では、ワード線と接地
配線が同一の導電層に形成され、さらにビット線と接地
配線とが別の同一の導電層に形成されてもよい。
配線が同一の導電層に形成され、さらにビット線と接地
配線とが別の同一の導電層に形成されてもよい。
【００６６】また、本発明では、負荷素子に抵抗体が使
用される場合に限定されるものでなく、負荷素子にＭＯ
Ｓトランジスタが使用される場合でも同様に適用できる
ことに言及しておく。
用される場合に限定されるものでなく、負荷素子にＭＯ
Ｓトランジスタが使用される場合でも同様に適用できる
ことに言及しておく。
【００６７】
【発明の効果】本発明では、セルパターン構造が点対称
の構造となっているスタティック型メモリセルにおい
て、１つのスタティック型メモリセルに１本のワード線
が配設される。また、スタティック型メモリセルを構成
する駆動用ＭＯＳトランジスタおよび転送用ＭＯＳトラ
ンジスタのゲート電極および素子活性領域は、上記ワー
ド線およびビット線に対して斜めの方向に形成される。
あるいは、接地配線はワード線あるいはビット線と同一
の導電層にパターニングされて形成される。
の構造となっているスタティック型メモリセルにおい
て、１つのスタティック型メモリセルに１本のワード線
が配設される。また、スタティック型メモリセルを構成
する駆動用ＭＯＳトランジスタおよび転送用ＭＯＳトラ
ンジスタのゲート電極および素子活性領域は、上記ワー
ド線およびビット線に対して斜めの方向に形成される。
あるいは、接地配線はワード線あるいはビット線と同一
の導電層にパターニングされて形成される。
【００６８】このために、スタティック型メモリセルの
寸法縮小が非常に容易になり、このようなスタティック
型メモリセルの搭載される半導体装置の高集積化が促進
される。
寸法縮小が非常に容易になり、このようなスタティック
型メモリセルの搭載される半導体装置の高集積化が促進
される。
【００６９】また、接地配線とビット線との間の層間絶
縁膜を介して重なる面積が従来の場合より大幅に減少す
る。このためにビット線の寄生容量が低減し、本発明の
ようなスタティック型メモリセルを搭載する半導体装置
の動作の高速化が図れる。
縁膜を介して重なる面積が従来の場合より大幅に減少す
る。このためにビット線の寄生容量が低減し、本発明の
ようなスタティック型メモリセルを搭載する半導体装置
の動作の高速化が図れる。
【００７０】さらに、ワード線と接地配線とは同一の導
電層に形成される。このために、半導体装置の製造工程
数は増加することなく製造コストの低減が容易になる。
電層に形成される。このために、半導体装置の製造工程
数は増加することなく製造コストの低減が容易になる。
【００７１】なお、この場合でも、スタティック型メモ
リセルのビット線方向の寸法が短くなりビット線が短く
なる。このために、ビット線の寄生容量が減少するよう
になり、スタティック型メモリセルを搭載する半導体装
置動作の高速化が非常に促進される。
リセルのビット線方向の寸法が短くなりビット線が短く
なる。このために、ビット線の寄生容量が減少するよう
になり、スタティック型メモリセルを搭載する半導体装
置動作の高速化が非常に促進される。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を説明するためのＳ
ＲＡＭセルのセルパターン平面図である。
ＲＡＭセルのセルパターン平面図である。
【図２】本発明のＳＲＡＭセルの第１の配線構造を説明
するための平面図である。
するための平面図である。
【図３】本発明のＳＲＡＭセルの第１の配線構造を説明
するための平面図である。
するための平面図である。
【図４】本発明の第２の実施の形態を説明するためのＳ
ＲＡＭセルのセルパターン平面図である。
ＲＡＭセルのセルパターン平面図である。
【図５】本発明のＳＲＡＭセルの第１の配線構造を説明
するための平面図である。
するための平面図である。
【図６】本発明のＳＲＡＭセルの第１の配線構造を説明
するための平面図である。
するための平面図である。
【図７】ＳＲＡＭセルの等価回路図である。
【図８】従来の技術でのＳＲＡＭセルの平面図である。
【図９】従来の技術でのＳＲＡＭセルの平面図である。
１，２１ 第１のＳＲＡＭセル ２，２２ 第２のＳＲＡＭセル １ａ 第３のＳＲＡＭセル ２ａ 第４のＳＲＡＭセル ３，１０１，２０１ 半導体基板 ４，４ａ，２３，２３ａ，１０２，１０２ａ，２０２，
２０２ａ 素子活性領域 ５，５ａ，２４，２４ａ 駆動用ゲート電極 ６，６ａ，２５，２５ａ 転送用ゲート電極 ７，７ａ，２６，２６ａ，１０７，１０７ａ，２０５，
２０５ａ 接地用コンタクト孔 ８，８ａ，２７，２７ａ，１０８，１０８ａ，２０６，
２０６ａ ビット線用コンタクト孔 ９，９ａ，２８，２８ａ ワード線用コンタクト孔 １０，１０ａ，１０ｂ，１０ｃ，１０９，１０９ａ，２
０７，２０７ａ ビット線 １１，１４，１０５，１０５ａ，２０４，２０４ａ
ワード線 １２，１２ａ，１３，１３ａ，１０６ 接地配線 １０３，１０３ａ，２０３，２０３ａ ゲート電極 １０４ 内部接続部 Ｒ1 、Ｒ2 負荷抵抗 Ｔ1 、Ｔ2 駆動用ＭＯＳトランジスタ Ｔ3 、Ｔ4 転送用ＭＯＳトランジスタ Ｎ1 、Ｎ2 蓄積ノード ＷＬ ワード線 ＢＬ、ＢＬバー ビット線
２０２ａ 素子活性領域 ５，５ａ，２４，２４ａ 駆動用ゲート電極 ６，６ａ，２５，２５ａ 転送用ゲート電極 ７，７ａ，２６，２６ａ，１０７，１０７ａ，２０５，
２０５ａ 接地用コンタクト孔 ８，８ａ，２７，２７ａ，１０８，１０８ａ，２０６，
２０６ａ ビット線用コンタクト孔 ９，９ａ，２８，２８ａ ワード線用コンタクト孔 １０，１０ａ，１０ｂ，１０ｃ，１０９，１０９ａ，２
０７，２０７ａ ビット線 １１，１４，１０５，１０５ａ，２０４，２０４ａ
ワード線 １２，１２ａ，１３，１３ａ，１０６ 接地配線 １０３，１０３ａ，２０３，２０３ａ ゲート電極 １０４ 内部接続部 Ｒ1 、Ｒ2 負荷抵抗 Ｔ1 、Ｔ2 駆動用ＭＯＳトランジスタ Ｔ3 、Ｔ4 転送用ＭＯＳトランジスタ Ｎ1 、Ｎ2 蓄積ノード ＷＬ ワード線 ＢＬ、ＢＬバー ビット線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−240477（ＪＰ，Ａ) 特開 平８−130254（ＪＰ，Ａ) 特開 平８−148581（ＪＰ，Ａ) 特開 平８−37241（ＪＰ，Ａ) 特開 平６−169071（ＪＰ，Ａ) 特開 平９−270468（ＪＰ，Ａ) 特開 平10−178110（ＪＰ，Ａ) 特開 平10−247691（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 27/11
Claims (8)
- 【請求項１】 半導体基板の表面に１対の転送用ＭＯＳ
トランジスタと、フリップフロップ回路を構成する１対
の駆動用ＭＯＳトランジスタおよび１対の負荷素子とが
形成され、そのセルパターン配置の構造が点対称型のス
タティック型メモリセルであって、前記１対の転送用Ｍ
ＯＳトランジスタのゲート電極に接続する１本のワード
線と前記１対の転送用ＭＯＳトランジスタの拡散層にそ
れぞれに接続する２本のビット線とが前記転送用ＭＯＳ
トランジスタおよび駆動用ＭＯＳトランジスタの上層部
に層間絶縁膜を介して配設され、前記１対の駆動用ＭＯ
Ｓトランジスタスタのゲート電極および１対の転送用Ｍ
ＯＳトランジスタのゲート電極の形成される１対の素子
活性領域が、前記ワード線およびビット線に対して傾斜
するように形成され、前記スタティック型メモリセルに
接続する接地配線が前記ワード線と同一層の導電層で形
成されていることを特徴とするスタティック型メモリセ
ル。 - 【請求項２】 半導体基板の表面に１対の転送用ＭＯＳ
トランジスタと、フリップフロップ回路を構成する１対
の駆動用ＭＯＳトランジスタおよび１対の負荷素子とが
形成され、そのセルパターン配置の構造が点対称型のス
タティック型メモリセルであって、前記１対の転送用Ｍ
ＯＳトランジスタのゲート電極に接続する１本のワード
線と前記１対の転送用ＭＯＳトランジスタの拡散層にそ
れぞれに接続する２本のビット線とが前記転送用ＭＯＳ
トランジスタおよび駆動用ＭＯＳトランジスタの上層部
に層間絶縁膜を介して配設され、前記１対の駆動用ＭＯ
Ｓトランジスタスタのゲート電極および１対の転送用Ｍ
ＯＳトランジスタのゲート電極の形成される１対の素子
活性領域が、前記ワード線およびビット線に対して傾斜
するように形成され、前記スタティック型メモリセルに
接続する接地配線が前記ビット線と同一層の導電層で形
成されていることを特徴とするスタティック型メモリセ
ル。 - 【請求項３】 前記１対の駆動用ＭＯＳトランジスタス
タのゲート電極および１対の転送用ＭＯＳトランジスタ
のゲート電極の形成される１対の素子活性領域が前記素
子活性領域と交差するように形成されていることを特徴
とする請求項１または請求項２記載のスタティック型メ
モリセル。 - 【請求項４】 前記１対の素子活性領域が複数のメモリ
セルに亘り連続するように形成されていることを特徴と
する請求項１、請求項２または請求項３記載のスタティ
ック型メモリセル。 - 【請求項５】 複数のメモリセルに亘り連続する前記１
対の素子活性領域が前記ワードおよびビット線に対し一
定の傾斜角度の下に形成されていることを特徴とする請
求項４記載のスタティック型メモリセル。 - 【請求項６】 複数のメモリセルに亘り連続する前記１
対の素子活性領域が２メモリセル周期で波打つように形
成されていることを特徴とする請求項４記載のスタティ
ック型メモリセル。 - 【請求項７】 前記ワード線のパターンが直線形状であ
り、前記転送用ＭＯＳトランジスタのゲート電極と前記
ワード線との接続用コンタクト孔が直線上の位置になる
ように配置されていることを特徴とする請求項１から請
求項６のうち１つの請求項に記載のスタティック型メモ
リセル。 - 【請求項８】 前記接地配線のパターンが直線形状であ
り、接地配線をスタティック型メモリに接続するための
コンタクト孔が直線上の位置になるように配置されてい
ることを特徴とする請求項１から請求項６のうち１つの
請求項に記載のスタティック型メモリセル。
Priority Applications (4)
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|---|---|---|---|
| JP14143797A JP3179368B2 (ja) | 1997-05-30 | 1997-05-30 | スタティック型メモリセル |
| KR1019980019932A KR100285926B1 (ko) | 1997-05-30 | 1998-05-29 | 한쌍의전송용mos트랜지스터,한쌍의구동용mos트랜지스터및한쌍의부하소자를구비한스태틱메모리셀 |
| US09/087,648 US6072714A (en) | 1997-05-30 | 1998-05-29 | Static memory cell with a pair of transfer MOS transistors, a pair of driver MOS transistors and a pair of load elements |
| CNB981029019A CN1146050C (zh) | 1997-05-30 | 1998-05-30 | 具有两对晶体管和一对负载元件的静态存储单元 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14143797A JP3179368B2 (ja) | 1997-05-30 | 1997-05-30 | スタティック型メモリセル |
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|---|---|
| JPH10335487A JPH10335487A (ja) | 1998-12-18 |
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Family
ID=15291945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14143797A Expired - Fee Related JP3179368B2 (ja) | 1997-05-30 | 1997-05-30 | スタティック型メモリセル |
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| JP2001077213A (ja) * | 1999-09-08 | 2001-03-23 | Mitsubishi Electric Corp | スタティック型半導体記憶装置および半導体装置 |
| JP2001168212A (ja) * | 1999-12-07 | 2001-06-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100658617B1 (ko) * | 2004-05-24 | 2006-12-15 | 삼성에스디아이 주식회사 | 발광표시 장치용 정적램 코어 셀 |
| JP5045022B2 (ja) * | 2006-08-09 | 2012-10-10 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| JP2009130238A (ja) | 2007-11-27 | 2009-06-11 | Fujitsu Microelectronics Ltd | 半導体装置 |
| JP4466732B2 (ja) | 2007-12-11 | 2010-05-26 | ソニー株式会社 | 半導体記憶装置 |
Family Cites Families (7)
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|---|---|---|---|---|
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| JPH03234059A (ja) * | 1990-02-09 | 1991-10-18 | Sony Corp | 半導体メモリ |
| KR970001346B1 (ko) * | 1992-10-12 | 1997-02-05 | 삼성전자 주식회사 | 반도체 메모리장치 및 그 제조방법 |
| JPH06169071A (ja) * | 1992-11-30 | 1994-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPH07240477A (ja) * | 1994-02-28 | 1995-09-12 | Sanyo Electric Co Ltd | 半導体記憶装置 |
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| JPH08130254A (ja) * | 1994-10-31 | 1996-05-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1997
- 1997-05-30 JP JP14143797A patent/JP3179368B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-29 KR KR1019980019932A patent/KR100285926B1/ko not_active IP Right Cessation
- 1998-05-29 US US09/087,648 patent/US6072714A/en not_active Expired - Lifetime
- 1998-05-30 CN CNB981029019A patent/CN1146050C/zh not_active Expired - Fee Related
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| CN1146050C (zh) | 2004-04-14 |
| JPH10335487A (ja) | 1998-12-18 |
| KR100285926B1 (ko) | 2001-04-16 |
| KR19980087519A (ko) | 1998-12-05 |
| US6072714A (en) | 2000-06-06 |
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