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KR970001346B1 - 반도체 메모리장치 및 그 제조방법 - Google Patents

반도체 메모리장치 및 그 제조방법 Download PDF

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KR970001346B1
KR970001346B1 KR1019920018694A KR920018694A KR970001346B1 KR 970001346 B1 KR970001346 B1 KR 970001346B1 KR 1019920018694 A KR1019920018694 A KR 1019920018694A KR 920018694 A KR920018694 A KR 920018694A KR 970001346 B1 KR970001346 B1 KR 970001346B1
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KR
South Korea
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gate
contact hole
transistor
forming
transfer transistor
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김한수
김경태
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삼성전자 주식회사
김광호
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Abstract

내용 없음.

Description

반도체 메모리장치 및 그 제조방법
제1도는 전송트랜지스터의 게이트와 워드라인을 동일층에 형성한 종래 경우의 반도체 메모리장치의 레이아웃.
제2도 내지 제11도는 전송트랜지스터의 게이트와 워드라인을 각각 다른 층에 형성한 본 발명에 의한 반도체 메모리장치의 레이아웃.
제12도 내지 제21도는 상기 제2도 내지 제11도 각각의 레이아웃의 AA선을 잘라 본 발명의 방법에 의한 반도체 메모리장치의 제조방법을 설명하기 위해 도시한 단면도들.
제22들 내지 제31도는 상기 제2도 내지 제11도 각각의 레이아웃의 BB선을 잘라 본 본 발명의 방법에 의한 반도체 메모리장치의 제조방법을 설명하기 위해 도시한 단면도들.
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 메모리장치의 고집적화를 도모한 반도체 메모리장치 및 그 제조방법에 관한 것이다.
두개의 전송트랜지스터, 두개의 구동트랜지스터 및 두개의 부하소자로 구성되는 스태틱랜덤억세스 메모리(Static Random Access Momory: 이하 SRAM이라 칭함) 셀에 관한 연구가 여러 분야에서 진행되고 있다.
DRAM에 비해 메모리 용량면에서는 떨어지지만 사용하기 쉽고, 고속이기 때문에 마이크로-컴퓨터 시스템이나 단말기기 등의 중·소규모 시스템을 메모리로서 광범위한 분야에서 사용되고 있는 SRAM은, 부하소자를 구성하는 소자의 종류에 따라 크게 3가지로 나누어지는데, 부하소자로서 디플리션형 NMOS 트랜지스터를 사용한 디플리션 부하형, 고저항의 다결정실리콘을 사용한 고저항 다결정실리콘 부하형 및 PMOS를 사용한 CMOS형이 바로 그것이다.
이중, 특히 CMOS형 메모리셀은 스탠드-바이(stan-by)전류를 줄여 소비전력을 현저하게 감소시킬 수 있을 뿐만아니라, 소비전력, 소프트에어 면역성 및 셀안정화 등의 여러측면에서 취약점이 많은 고저항 다결정실리콘 부하형 메모리셀의 문제점을 해결할 수 있기 때문에 차세대 SRAM으로 도입되고 있다.
한편, CMOS형 메모리셀을 2차원적으로 형성할 경우, 단위 메모리셀이 차지하는 면적이 현저하게 증가하여(네개의 NMOS 트랜지스터(두개의 NMOS 전송트랜지스터와 두 개의 NMOS 구동트랜지스터)는 반도체 기판에 형성하고 그 상부에 고저항의 다결정실리콘을 부하소자로 형성하던 것을, 여섯개의 트랜지스터(두개의 NMOS 전송트랜지스터, 두개의 NMOS 구동트랜지스터 및 두 개의 PMOS 트랜지스터)를 동일한 반도체 기판에 형성하기 때문)메모리장치의 집적화를 저해하는 요인으로 작용하게된다. 이에 동일한 반도체기판에 서로 다른형의 웰(well)을 형성하여 네개의 NMOS 트랜지스터 및 두개의 PMOS 트랜지스터를 형성하던 것을 반도체기판에는 두개의 NMOS전송트랜지스터 및 두개의 NMOS 구동트랜지스터만 형성하고 그 상부에 PMOS 트랜지스터를 박막트랜지스터로 형성하는 방법이 소개되었는데, 이는, 고저항의 다결정실리콘을 부하소자로 사용한 SRAM 장치 정도로 단위 셀이 차지하는 면적이 감소한 CMOS형 메모리셀을 얻을 수 있었다.
IEDM 91'에 실린 일본 NEC사의 논문, 16Mbit SRAM Cell Technology for 2.0V Operation(H. Ohkubo, S. Horbia etc.)은, 전송트랜지스터 및 구동트랜지스터를 반도체기판에 형성한 후 그 상부에 절연막을 개재하여 PMOS 트랜지스터를 박막트랜지스터를 형성한 CMOS형 메모리셀의 레이아웃도를 도시하고 있다. 상기 논문의 도면 1에서 알 수 있는 바와 같이, 전송트랜지스터와 구동트랜지스터가 차지하는 면적내에서 PMOS 박막트랜지스터를 형성할 수 있으므로 박막트랜지스터의 제조에 의한 직접도 저하문제는 발생하지 않는다.
NEC사의 상기 논문과 IDEM 91'에 실린 후지쯔사의 논문, A SPLIT WORDLINE CELL FOR 16Mb SRAM USING POLYSILICON SIDEWELL CONTACTS(Kazuo Itabashi, Kazuhiro Mizutani etc.)등에 개재된 SRAM의 레이아웃에 의하면, 전송트랜지스터의 게이트 역할을 함께하는 워드라인이 하나의 셀에 하나만 존재하는 것이 아니라 셀의 상·하측에 각각 하나씩 존재한다는 것을 알 수 있는데(제1도 참조), 이는 하나의 워드라인의 두 개의 전송트랜지스터의 게이트 역할을 동시에 하여 필연적으로 활성영역의 구조가 복잡해져야만 했던, 1990 Symposium on VLSI Technology에 실린 논문, A HALF-MICRON SRAM CELL USING A DOUBLE-GATED SELF-ALIGNED POLYSILICON PMOS THIN FILM TRANSISTOR(TFT) LOAD(A.O. Adan, K. Suzuki etc.)에 비해 거의 박스형에 가깝도록 단순한 구조의 활성영역을 SRAM 셀을 제조할 수 있어, 단위 메모리셀이 차지하는 면적을 현저하게 줄일 수 있어 고집적화에 유리하도록 했을 뿐만아니라 복잡한 구조의 활성영역에서는 필연적으로 따르는 버즈비크(bird's beak)에 의한 활성영역의 침식을(후지쯔사의 상기 논문에 기술되어 있음) 줄일 수 있어 메모리셀의 신뢰도 및 공정마진을 증가시켰다.
그러나, 구동트랜지스터의 게이트와 동일한 층에 형성되고 전송트랜지스터의 게이트 역할을 함과 동시에 아웃하는 메모리셀과 연속으로 연결되어 워드라인 기능을 하는 상기 논문들에서 제시한 메모리셀을 구성함에 있어서, 구동트랜지스터의 게이트와 전송트랜지스터의 게이트 및 워드라인이 동일 층에 배치되기 때문에, 하나의 메모리셀 상·하측에 배치하는 워드라인 및 전송트랜지스터의 게이트 내측에 구동트랜지스터의 게이트를 배치할 경우, 이들 게이트들과 워드라인을 형성하는 층의 피치(pitch)가 메모리셀의 면적을 결정하는 주요 요소로 작용한다.
따라서, 이와 같이 워드라인을 구동트랜지스터의 게이트와 동일 층에 배치하여 이웃 메모리셀과 연속으로 연결되도록 배치할 경우 SRAM 장치의 고집적화에 필수적인 셀 면적을 감소시키는데 매우 어려움이 따른다.
본 발명의 목적은 전송트랜지스터의 게이트와 워드라인이 다른 도전층에 형성되는 반도체 메모리장치의 구조를 제공하는데 있다.
본 발명의 다른 목적은 종래의 디자인-룰로서도 단위 SRAM 셀이 차지하는 면적을 최소로 할 수 있는 반도체 메모리장치의 구조를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 목적들을 달성하는데 있어서 가장 적합한 그 제조방법을 제공하는데 있다.
본 발명의 상기 목적들은, 제1도의 전송트랜지스터와 제1의 구동트랜지스터로 구성되는 제1의 인버터, 및 제2의 전송트랜지스터와 제2의 구동트랜지스터로 구성되는 제2의 인버터가 플립플롭을 이루는 동시에, 제1의 부하소자와 제1의 구동트랜지스터로 구성되는 제3의 인버터, 및 제2의 부하소자와 제2의 구동트랜지스터로 구성되는 제4의 인버터가 플립플롭으로 연결되는 구조로 형성된 메모리셀에 있어서, 상기 제1의 전송트랜지스터의 게이트 및 제2의 전송트랜지스터의 게이트와 워드라인이 서로 다른 도전층에 형성되어 있는 것을 특징으로 하는 반도체 메모리장치의 구조에 의해 달성된다.
이때, 제1의 전송트랜지스터의 게이트는 일측으로 이웃하는 메모리셀의 제1의 전송트랜지스터의 게이트와 연결되고 제2의 전송트랜지스터의 게이트는 타측으로 이웃하는 메모리셀의 제2의 전송트랜지스터의 게이트와 연결되며, 연결된 각각이 다른 이웃하는 메모리셀과는 격리되는 구조로 형성된다. 각 메모리셀은 이웃하는 메모리셀과 대칭되는 구조로 형성될 뿐만아니라 그 각각 또한 대칭되는 구조로 형성된다. 따라서, 메모리셀의 면적을 획기적으로 감소시켜 동일한 메모리셀 면적에서도 레이아웃 마아진이 좋고(다라서 공정 마아진도 좋음), 안정성 있는 메모리셀을 구현할 수 있다.
본 발명의 상기 또 다른 목적은, 반도체기판에 필드산화막을 형성하여 제1의 활성영역 및 제2의 활성영역을 형성하는 공정: 전면에 게이트산화막과 제1의 도전층을 형성한 후 패터닝하여 제1의 활성영역을 가로지르고 일측으로는 이웃하는 셀의 제1의 전송트랜지스터의 게이트와 연결되는 형태의 제1의 전송트랜지스터의 게이트, 제1의 활성영역을 가로지르며 상기 제1의 전송트랜지스터의 게이트와 수직방향으로 배치되는 제1의 구동트랜지스터의 게이트, 제2의 활성영역을 가로지르고 타측으로는 이웃하는 셀의 제2의 전송트랜지스터의 게이트와 연결되는 형태의 제2의 전송트랜지스터의 게이트, 및 제2의 활성영역을 가로지르며 상기 제2의 전송트랜지스터의 게이트와 수직방향으로 배치되는 제2의 구동트랜지스터의 게이트를 형성하는 공정: 전면에 불순물을 주입하여 트랜지스터들의 소오스영역 및 드레인영역을 형성하는 공정: 전면에 제1의 절연층을 형성하는 공정: 제1의 절연층을 부분적으로 제거하여 제1의 전송트랜지스터의 게이트 상에는 제1의 콘택홀, 제1의 구동트랜지스터의 소오스영역 상에는 제2의 콘택홀, 제2의 구동트랜지스터의 소오스영역 상에는 제3의 콘택홀, 및 제2의 전송트랜지스터의 게이트 상에는 제4의 콘택홀을 형성하는 공정: 및 전면에 제2의 도전층을 증착한 후 패터닝하여 제1의 콘택홀을 채우고 상기 제1의 전송트랜지스터의 게이트에 대해 평행한 방향으로 배치되는 제1의 워드라인, 제2의 콘택홀 및 제3의 콘택홀을 채우며 상기 제1의 워드라인에 대해 평행한 방향으로 배치되는 제1의 일정전원선, 및 제4의 콘택홀을 채우고 상기 제2의 전송트랜지스터의 게이트에 대해 평행한 방향으로 배치되는 제2의 워드라인을 형성하는 공정을 포함하는 반도체 메모리장치의 제조방법에 의해 달성된다.
이때, 부하소자로는 PMOS TFT(Thin Film Transistor) 또는 고저항의 다결정실리콘을 사용할 수 있으며, 제1의 도전층 및 제2의 도전층을 구성하는 도전물로 다결정실리콘 또는 다결정실리콘과 실리사이드가 적층된 물질을 사용한다.
또한, PMOS TFT의 구성은 하부게이트(Botton gate)형 또는 상부게이트(Top gate)형 또는 하부게이트와 상부게이트를 동시에 가지는 이중게이트(double gate) 구조 중에서 한가지가 선택될 수 있다.
이하, 청부한 도면을 참조하여 본 발명을 더욱 더 상세하게 설명하고자 한다.
제2도 내지 제11도는 본 발명의 방법에 의해 차례대로 레이아웃된 SRAM셀의 레이아웃들로서, 각 레이아웃에 있어서 빗금친 부분들은 한 장의 마스크에 그려지는 마스크패턴을 의미한다. 또한, 제12도 내지 제21도, 및 제22도 내지 제31도는 상기 제2도 내지 제11도의각 AA선 및 BB선을 잘라 본 단면도들로서, 상기 레이아웃에 그려진 마스크패턴들을 이용하여 반도체 메모리장치를 제조하는 공정을 도시하고 있다.
먼저, 제2도, 제12도 및 제22도는 제1의 활성영역 형성을 위한 마스크패턴(100) 및 제2의 활성영역 형성을 위한 마스크패턴(102)을 이용하여 필드산화막(12)을 형성하는 공정을 도시한 것으로서, 제1의 활성영역(1A) 및 제2의 활성영역(1B)이 될 영역의 반도체기판상에 패드산화막 및 질화막 패턴을 형성하는 제1공정, 산화분위기에 반도체기판을 노출시키므로 상기 필드산화막(12)을 형성하는 제2공정, 및 패드산화막 질화막 패턴을 제거하는 제3공정으로 진행된다.
이때, 상기 활성영역은 이웃하는 메모리셀과 셀 각 가장자리를 기준으로 대칭되게 형성되며, 각 메모리셀 자체로도 대칭적으로 형성된다.
제3도, 제13도 및 제23도는 제1의 전송트랜지스터의 게이트, 제1의 구동트랜지스터의 게이트, 제2도의 구동트랜지스터의 게이트 및 제2의 전송트랜지스터의 게이트 형성을 위한 마스크패턴들(110,112,114 및 116)을 이용하여 제1의 전송트랜지스터, 제2의 전송트랜지스터, 제1의 구동트랜지스터 및 제2의 구동트랜지스터를 형성하는 공정을 도시한 것으로서, 필드산화막(12)이 형성되어 있는 반도체기판 전면에 게이트산화막 및 제1의 도전층을 적층하는 제1공정, 상기 마스크패턴들(110,112,114 및 116)을 이용한 사진식각 공정을 행하여 셀 외측에 형성되며 제1의 활성영역을 가로지르고 일측으로 이웃하는 메모리셀의 제1의 전송트랜지스터의 게이트와 연결되며 연결된 각각이 다른 이웃하는 메모리셀의 게이트와는 격리되는 구조의 제1의 전송트랜지스터의 게이트(14), 셀 내측에 형성되고 제1의 활성영역을 가로지르며 상기 제1의 전송트랜지스터의 게이트에 대해 수직방향으로 배치되는 구조의 제1의 구동트랜지스터의 게이트(16), 셀 내측에 형성되고 제2의 활성영역을 가로지르며 제1의 구동트랜지스터의 게이트에 대해 평행한 방향으로 배치되는 구조의 제2의 구동트랜지스터의 게이트(18) 및 셀 외측에 형성되고 제2의 활성영역을 가로지르며 타측으로 이웃하는 메모리셀의 제2의 전송트랜지스터의 게이트와 연결되고 연결된 각각이 다른 이웃하는 메모리셀과는 격리되는 구조의 제2의 전송트랜지스터의 게이트(도시되지 않음)를 형성하는 제2공정, 전면에 불순물로, 예컨대 인(P)이온이나 아세닉(As) 이온과 같은 5가이온을 주입하여 제1의 전송트랜지스터의 소오스영역(혹은 드레인영역)(20) 및 드레인영역(혹은 소오스영역)(22), 제1의 구동트랜지스터의 소오스영역(도시되지 않음) 및 드레인영역(20), 제2의 구동트랜지스터의 소오스영역(도시되지 않음) 및 드레인영역(도시되지 않음), 및 제2의 전송트랜지스터의 소오스영역(혹은 드레인영역)(도시되지 않음) 및 드레인영역(24)을 형성하여 각 트랜지스터를 완성하는 제3공정으로 진행된다.
이때, 제1의 도전층을 구성하는 물질로는 다결정실리콘 혹은 다결정실리콘과 실리사이가 적층된 도전물질을 사용하고, 제1의 전송트랜지스터의 소오스영역(20) 및 드레인영역(22), 및 제1의 구동트랜지스터의 소오스영역 및 드레인 영역(20)은 제1의 활성영역에 형성되며(이때, 제1의 전송트랜지스터의 소오스영역 및 제1의 구동트랜지스터의 드레인영역은 공유한다), 제2의 구동트랜지스터의 소오스영역 및 드레인영역, 및 제2의 전송트랜지스터의 소오스영역 및 드레인영역(24)은 제2의 활성영역에 형성된다(이때, 제2의 구동트랜지스터의 드레인영역 및 제2의 전송트랜지스터의 소오스영역은 공유한다).
제1도의 레이아웃과 제3도의 레이아웃을 비교했을 때, 제1의 레이아웃은 전송트랜지스터의 게이트가 셀 외측, 상·하측에 각각 형성되어 셀 어레이 전체에 걸쳐 이웃하는 메모리셀과 연결되는 구조를 가진 반면, 제3의 레이아웃은, 셀 상측에 형성되는 전송트랜지스터의 게이트는 일측으로 이웃하고 메모리셀의 상측에 형성되는 전송트랜지스터의 게이트와 연결되고, 셀 하측에 형성되는 전송트랜지스터의 게이트는 타측으로 이웃하는 메모리셀의 하측에 형성되는 전송트랜지스터의 게이트와 연결되며, 연결된 각각이 다른 이웃하는 메모리셀과는 격리되는 구조로 형성됨을 알 수 있다.
이는 통상의 디자인-룰로도 메모리셀의 면적을 좌우하는 전송트랜지스터의 게이트 및 구동트랜지스터의 게이트가 차지하는 면적을 줄일 수 있어, 결과적으로 메모리셀의 단위 면적을 줄이고 공정의 마진을 좋게한다.
제4도, 제14도 및 제24도는 제1의 콘택홀, 제2의 콘택홀, 제3의 콘택홀 및 제4의 콘택홀 형성을 위한 마스크패턴(120,122,124 및 126)을 이용하여 제1의 워드라인을 제1의 전송트랜지스터의 게이트(14)와 연결시키기 위한 제1의 콘택홀(1), 제1의 일정전원선을 제1의 구동트랜지스터의 소오스영역과 연결시키기 위한 제2의 콘택홀(도시되지 않음), 제1의 일정전원선을 제2의 구동트랜지스터의 소오스영역과 연결시키기 위한 제3의 콘택홀(도시되지 않음), 및 제2의 워드라인을 제2의 전송트랜지스터의 게이트와 연결시키기 위한 제4의 콘택홀(도시하지 않음)을 형성하는 공정을 도시한 것으로서, 트랜지스터가 형성되어 있는 결과물 전면에 제1의 절연층(28)을 형성하는 제1공정, 및 상기 마스크패턴들(120,122,124 및 126)을 적용한 사진식각 공정으로 제1의 절연층을 부분적으로 제거하여 제1의 전송트랜지스터의 게이트(14)를 표면으로 노출시키는 제1의 콘택홀(1), 제1의 구동트랜지스터의 소오스을 표면으로 노출시키는 제2의 콘택홀, 제2의 구동트랜지스터의 소오스를 표면으로 노출시키는 제3의 콘택홀, 및 제2의 전송트랜지스터의 게이트를 표면으로 노출시키는 제4의 콘택홀을 형성하는 제2공정으로 진행된다.
이때, 제1의 절연층(28)은 고온산화막(HTO)과 같은 순수산화막을 단층으로 도포하여 형성할 수도 있고, 상기 고온산화막 상에, 예컨대 BPSG(Boro Phosphorus Silicate Glass)와 같은 절연물질을 적층하여 그 표면을 평탄화시킬 수도 있다.
제5도, 제15도 및 제25도는 제1의 워드라인, 제1의 일정전원선 및 제2의 워드라인 형성을 위한 마스크패턴(130,132 및 134)을 이용하여 제1의 워드라인(30), 제1의 일정전원선(32) 및 제2의 워드라인(34)을 형성하는 공정을 도시한 것으로서, 제1 내지 제4의 콘택홀이 형성되어 있는 결과물 전면에 제2의 도전층을 증착하는 제1공정 및 상기 마스크패턴들(130,132 및 134)을 이용한 사진식각 공정을 행하여 제1의 콘택홀을 통해 제1의 전송트랜지스터의 게이트(14)와 연결되는 제1의 워드라인(30), 제2의 콘택홀 및 제3의 콘택홀을 통해 각각 제1의 구동트랜지스터의 소오스영역 및 제2의 구동트랜지스터의 소오스영역과 연결되는 제1의 일정전원선(32), 및 제4의 콘택홀을 통해 제2의 전송트랜지스터의 게이트와 연결되는 제2의 워드라인(34)을 형성하는 제2공정으로 진행된다.
이때, 제2의 도전층을 구성하는 물질로는 다결정실리콘이나 실리사이드 혹은 다결정실리콘과 실리사이드를 적층한 형태의 도전물질을 사용하고, 상기 제1의 워드라인, 제1의 일정전원선 및 제2의 워드라인은 제1의 전송트랜지스터의 게이트 및 제2의 전송트랜지스터의게이트에 대해 평행한 방향으로 배치된다. 상기 제1의 워드라인, 제1의 일정전원선 및 제2의 워드라인을 제1의 전송트랜지스터의 게이트 및 제2의 워드라인은 셀어레이 전체에 걸쳐 이웃하는 메모리셀의 각 제1의 워드라인, 제1의 일정전원선 및 제2의 워드라인과 연결되는 형태로 형성된다.
상기 제1의 워드라인 및 제2의 워드라인은 각각 제1의 전송 트랜지스터의 게이트 및 제2의 전송트랜지스터의 게이트와 연결되기 때문에 전송트랜지스터의 게이트와 동일 층에 워드라인을 형성하던 종래 방법과 같은 메모리셀 회로가 가능함은 물론이다.
제6도, 제16도 및 제26도는 제5의 콘택홀, 제6의 콘택홀, 제7의 콘택홀 및 제8의 콘택홀 형성을 위한 마스크패턴(140,142,144 및 146)을 이용하여 제1의 패드를 제1의 전송트랜지스터의 드레인영역(22)에 연결시키기 위한 제5의 콘택홀(도시되지 않음), 제2의 PMOS TFT의 게이트를 제2의 구동트랜지스터의 게이트, 및 제1의 구동트랜지스터의 드레인영역(20) 또는 제1의 전송트랜지스터의 소오스영역에 연결시키기 위한 제6의 콘택홀(2), 제1의 PMOS TFT의 게이트를 제1의 구동트랜지스터의 게이트, 및 제2의 구동트랜지스터의 드레인영역 또는 제2의 전송트랜지스터의 소오스영역에 연결시키기 위한 제7의 콘택홀(도시되지 않음), 및 제2의 패드를 제2의 전송트랜지스터의 드레인영역(24)에 연결시키기 위한 제8의 콘택홀(3)을 형성하는 공정을 도시한 것으로서, 제1의 워드라인(30), 제1의 일정전원선(32) 및 제2의 워드라인(34)이 형성되어 있는 결과를 전면에 제2의 절연층(36)을 형성하는 제1공정, 상기 마스트패턴들(140,142,144 및 146)을 적용한 사진식각 공정을 행하여 제1의 전송트랜지스터의 드레인영역(22)을 표면으로 노출시키는 제5의 콘택홀, 제2의 구동트랜지스터의 게이트(18), 및 제1의 전송트랜지스터의 소오스영역(20) 또는 제1의 구동트랜지스터의 드레인영역(20)을 표면으로 노출시키는 제6의 콘택홀(2), 제1의 구동트랜지스터와 게이트(16), 및 제2의 구동트랜지스터의 드레인영역 또는 제2의 전동트랜지스터의 소오스영역을 표면으로 노출시키기 위한 제7의 콘택홀, 및 제2의 전송트랜지스터의 드레인영역(24)을 표면으로 노출시키기 위한 제8의 콘택홀(3)을 형성하는 제2공정으로 진행된다.
이때, 제2의 절연층은 고온산화막과 같은 순사산화막을 단일층으로 형성할 수도 있고, 상기 고온산화막 상에 BPSG와 같은 절연물질을 적층하여 그 표면을 평탄화시킬 수 도 있다.
제7도, 제17도 및 제27도는 제1의 패드, 제2의 PMOS TFT의 게이트, 제1의 PMOS TFT의 게이트 및 제2의 패드 형성을 위한 마스크패턴(150,152,154 및 156)을 이용하여 제1의 패드(40), 제2의 PMOS TFT의 게이트(42), 제1의 PMOS TFT의 게이트(44) 및 제2의 패드(46)을 형성하는 공정을 도시한 것으로서, 제5내지 제8의 콘택홀이 형성되어 있는 결과를 전면에, 예컨대 다결정실리콘과 같은 도전물질을 증착하는 제1공정, 및 상기 마스크패턴들(150,152,154 및 156)을 이용한 사진식각 공정을 행하여 제5의 콘택홀을 통해 제1의 전송트랜지스터의 드레인영역(22)과 연결되고 이후의 공정에서 형성될 제1의 비트라인과 접촉하며 제1의 워드라인에 대해 평행한 방향으로 배치되는 제1의 패드(40), 제6의 콘택홀을 통해 제2의 구동트랜지스터의 게이트(18), 및 제1의 구동트랜지스터의 드레인영역(20) 또는 제1의 전송트랜지스터의 소오스영역(20)과 연결되고 상기 제1의 패드에 대해 평행한 방향으로 배치되는 제2의 PMOS TFT의 게이트(42), 제7의 콘택홀을 통해 제1의 구동트랜지스터의 게이트(16), 및 제2의 구동트랜지스터의 드레인영역 또는 제2의 전송트랜지스터의 소오스영역과 연결되고 상기 제1의 패드에 대해 평행한 방향으로 배치되는 제1의 PMOS TFT의 게이트(44), 및 제8의 콘택홀을 통해 제2의 전송트랜지스터의 드레인영역(24)과 연결되고 제1의 패드에 대해 평행한 방향으로 배치되며 이후의 공정에 의해 형성될 제2의 비트라인과 접촉하는 제2의 패드(46)를 형성하는 제2공정으로 진행된다.
이때, 제1의 PMOS TFT의 게이트는 제2의 구동트랜지스트의 게이트를 가로지르며 상기 제2의 구동트랜지스터의 게이트에 대해 수직방향으로 배치되고, 제2의 PMOS TFT의 게이트는 제1의 구동트랜지스터의 게이트를 가로지르며 상기 제1의 구동트랜지스터의 게이트에 대해 수직방향으로 배치된다.
제8도, 제18도 및 제28도는 제9도의 콘택홀 및 제10의 콘택홀 형성을 위한 마스크패턴(160 및 162)을 이용하여 케이트산화막(48)에 제1의 PMOS TFT의 드레인영역(이후의 공정에 의해 형성됨)을 제1의 전송트랜지스터의 소오스영역 또는 제1의 구동트랜지스터의 드레인영역, 제2의 PMOS TFT의 게이트 및 제2의 구동트랜지스터의 게이트에 연결시키기 위한 제9의 콘택홀(4) 및 제2의 PMOS TFT의 드레인영역(이후의 공정에 의해 형성됨)을 제2의 전송트랜지스터의 소오스영역 또는 제2의 구동트랜지스터의 드레인영역, 제1의 PMOS TFT의 게이트 및 제1의 구동트랜지스터의 게이트에 연결시키기 위한 제10의 콘택홀(도시되지 않음)을 형성하는 공정을 도시한 것으로서, 제1의 패드(40), 제2의 PMOS TFT의 게이트(42), 제1의 PMOS TFT의 게이트(44) 및 제2의 패드(46)가 형성되어 있는 결과물 전면에, 예컨대 고온산화막과 같은 얇은 산화막을 도포하여 PMOS TFT의 게이트산화막(48)을 형성하는 제1공정, 및 상기 마스크패턴(160 및 162)을 이용한 사진식각 공정을 행하여 제2의 PMOS TFT의 게이트(42)를 표면으로 노출시키는 제9의 콘택홀(4) 및 제1의 PMOS TFT의 게이트(44)를 표면으로 노출시키는 제10의 콘택홀을 형성하는 제2공정으로 진행된다.
제9도, 제19도 및 제29도는 제1의 PMOS TFT의 활성영역 및 제1의 제2 일정전원선, 및 제2의 PMOS TFT의 활성영역과 제2의 제2일정전원선 형성을 위한 마스크패턴(170 및 172)을 이용하여 제1의 PMOS TFT의 드레인영역(50), 소오스영역(52) 및 채널영역(54), 제2의 PMOS TFT의 소오스 영역, 드레인영역 및 채널영역(도시되지 않음), 제1의 제2일정전원선(52), 및 제2의 제2일정전원선(56)을 형성하는 공정을 도시한 것으로서, 제9의 콘택홀 및 제10의 콘택홀이 형성되어 있는 결과물 전면에, 예컨대 무결정실리콘(amorphous silicon)과 같은 물질을 증착하는 제1공정, 상기 마스크패턴(170 및 172)을 이용한 사진식각을 행하여 제1의 PMOS TFT의 활성영역, 제2의 PMOS TFT의 활성영역, 제1의 제2일정전원선 및 제2의 제2일정전원선을 형성하는 제2공정, 및 제1의 PMOS TFT의 채널영역 및 제2의 PMOS TFT의 채널영역이 될 영역(제1의 PMOS TFT의 게이트 상부 및 제2의 PMOS TFT의 게이트상부)을 제외한 영역에 불순물을 도우프하여 제1의 PMOS TFT의 활성영역을 드레인영역(50), 소오스영역(52) 및 채널영역(54)으로 구분하고, 제2의 PMOS TFT의 활성영역을 소오스영역, 드레인영역 및 채널영역으로 구분하는 제3공정으로 진행된다.
이때, 상기 제1의 제2일정전원선(52)은 제1의 PMOS TFT의 소오스영역(52)과 연결되며 제2의 워드라인에 대해 평행한 방향으로 배치되고, 제1의 PMOS TFT의 활성영역은 상기 제1의 제2일정전원선과 연결되며 제2의 워드라인에 대해 수직방향으로 배치되며, 제2의 제2일정전원선(56)은 제2의 PMOS TFT의 소오스영역(도시되지 않음)과 연결되며 제1의 워드라인에 대해 평행한 방향으로 배치되고, 제2의 PMOS TFT의 활성영역은 상기 제2의 제2일정전원선과 연결되며 제1의 워드라인에 대해 수직방향으로 배치된단. 또한 제1의 PMOS TFT의 채널영역 및 제2의 PMOS TFT의 채널영역을 제외한 모든 영역에는, 예컨대 보론(B) 이온과 같은 3가이온이 주입된다.
제10도, 제20도 및 제30도는 제11도의 콘택홀 및 제12의 콘택홀 형성을 위한 마스크패턴(180 및 182)을 이용하여 제3의 절연층(60)에 제1의 비트라인(이후의 공정에 의해 형성됨)을 제1의 패드(40)에 연결시키기 위한 제11의 콘택홀(5) 및 제2의 비트라인(이후의 공정에 의해 형성됨)을 제2의 패트(46)에 연결시키기 위한 제12의 콘택홀을 형성하는 공정을 도시한 것으로서, PMOS TFT가 형성되어 있는 결과물 전면에 제3의 절연층(60)을 형성하는 제1공정, 및 상기 마스크패턴들(180 및 182)을 이용한 사진식각 공정을 행하여 제1의 패드(40)를 표면으로 노출시키는 제11의 콘택홀(5) 및 제2의 패드(46)를 표면으로 노출시키는 제12의 콘택홀을 형성하는 제2공정으로 진행된다.
이때, 제3의 절연층은 고온산화막과 같은 순수산화막을 단층으로 증착하여 형성할 수도 있고, 상기 고온산화막 상에 BPSG와 같은 절연물질을 적층하여 그 표면을 평탄화할 수도 있다.
제11도, 제21도 및 제31도는 제1의 비트라인 및 제2의 비트라인 형성을 위한 마스크패턴(190 및 192)을 이용하여 제1의 비트라인(62) 및 제2의 비트라인(64)을 형성하는 공정을 도시한 것으로서, 제11의 콘택홀 및 제12의 콘택홀이 형성되어 있는 결과물 전면에, 예컨대 알루미늄과 같은 금속물질을 증착하는 제1공정, 및 상기 마스크패턴(190 및 192)을 이용한 사진식각 공정을 행하여 제11의 콘택홀을 통해 제1의 패드(40)와 접촉하여 제1의 전송트랜지스터의 드레인영역(22)와 연결되는 제1의 비트라인(62) 및 제12의 콘택홀을 통해 제2의 패드(46)와 접촉하여 제2의 전송트랜지스터의 드레인영역(24)과 연결되는 제2의 비트라인(64)을 형성하는 제2공정으로 진행된다.
이때, 상기 제1의 비트라인(62) 및 제2의 비트라인(64)은 제1의 워드라인 및 제2의 워드라인에 대해 수직방향으로 배치된다.
제2도 내지 제11도, 제12도 내지 제21도 및 제22도 내지 제31도는 부하소자로 하부게이트(bottom gate) 구조의 PMOS TFT를 사용한 경우의 레이아웃 및 단면도이지만, 부하소자로 상기 하부게이트(bottom gate) 구조의 PMOS TFT외에 상부게이트(Top gate) 구조의 PMOS TFT, 또는 이중게이트(double gate) 구조의 PMOS TFT, 또는 고저항의 다결정실리콘을 사용할 수도 있음은 물론이다. 이는 본 발명이 청구하고자 하는 것이 전송트랜지스터의 게이트와 워드라인을 각각 다른 층에 형성하여 단위 메모리셀이 차지하는 면적을 최소화 하고자 하는데 있기 때문이다.
따라서, 종래의 디자인-룰로 레이아웃의 마아진이 획기적으로 좋아질 뿐만아니라 셀 면적을 최대로 감소 시킬 수 있다.

Claims (18)

  1. 제1전송트랜지스터와 제1구동트랜지스터로 구성되는 제1인버터 및 제2전송트랜지스터와 제2구동트랜지스터로 구성되는 제2인버터가 플립플롭을 이루는 동시에, 제1부하소자와 제1구동트랜지스터로 구성되는 제3인버터 및 제2부하소자와 제2구동트랜지스터로 구성되는 제4인버터가 플립플롭으로 연결되는 구조로 형성된 메모리 셀에 있어서, 상기 제1 및 제2전송트랜지스터는 제1도전층으로된 게이트를 갖고 상기 제1 및 제2워드라인은 제2도전층으로 형성되어 있으며, 상기 제1도전층과 제2도전층 사이에는 절연막이 개재되어 있으며, 상기 절연막에는 상기 제1전송트랜지스터의 게이트와 상기 제1워드라인 및 제2전송트랜지스터의 게이트와 상기 제2워드라인을 각각 연결시키기 위한 콘택홀이 형성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1전송트랜지스터의 게이트는 일측으로 이웃하는 셀의 제1전송트랜지스터의 게이트와 연결되고, 상기 제2전송트랜지스터의 게이트는 타측으로 이웃하는 셀의 제2전송트랜지스터의 게이트와 연결되며, 연결된 각각이 다른 이웃하는 셀과는 격리되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 전송트랜지스터의 게이트들은 셀 외측에 각각 형성되며, 셀 내측에는 구동트랜지스터의 게이트들이 형성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 구동트랜지스터의 게이트들은 제1도전층에 형성되며, 상기 전송트랜지스터의 게이들과는 수직한 방향으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 전송트랜지스터의 게이트들은 워드라인과는 평행한 방향으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제2도전층에는 워드라인과 평행한 방향으로 배치되도록 접지선이 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 부하소자로 PMOS 박막트랜지스터가 형성된 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 PMOS 박막트랜지스터는 보텀게이트 구조인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 PMOS 박막트랜지스터는 상부게이트(Top gate) 구조인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제7항에 있어서, 상기 PMOS 박막트랜지스터는 이중게이트(double gate) 구조인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제2항에 있어서, 상기 메모리셀은 일측 혹은 타측으로 이웃하는 메모리셀과 정대칭을 이루는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제1항에 있어서, 상기 메모리셀은 대칭구조로 형성된 것을 특징으로 하는 반도체 메모리 장치.
  13. 제1항에 있어서, 부하소자로 고저항의 다결정실리콘이 형성된 것을 특징으로 하는 반도체 메모리 장치.
  14. 반도체 기판에 필드산화막을 형성하여 제1활성영역과 제2활성영역을 형성하는 공정: 전면에 게이트 산화막과 제1도전층을 형성한 후 패터닝하여 제1활성영역을 가로지르고 일측으로는 이웃하는 셀의 제1전송 트랜지스터의 게이트와 연결되는 형태의 제1전송트랜지스터의 게이트, 제1활성영역을 가로지르며 상기 제1 전송트랜지스터의 게이트와 수직방향으로 배치되는 제1구동트랜지스터의 게이트, 제2활성영역을 가로지르고 타측으로는 이웃하는 셀의 제2전송트랜지스터의 게이트와 연결되는 형태의 제2전송트랜지스터의 게이트 및 제2활성영역을 가로지르며 상기 제2전송트랜지스터의 게이트와 수직방향으로 배치되는 제2구동트랜지스터의 게이트를 형성하는 공정: 전면에 불순물을 주입하여 트랜지스터들의 소오스영역 및 드레인영역을 형성하는 공정: 전면에 제1절연층을 형성하는 공정: 제1절연층을 부분적으로 제거하여 제1전송트랜지스터의 게이트상에는 제1콘택홀, 제1구동트랜지스터의 소오스영역 상에는 제2콘택홀 제2구동트랜지스터의 소오스영역 상에는 제3콘택홀 및 제2전송트랜지스터의 게이트 상에는 제4콘택홀을 형성하는 공정: 및 전면에 제2도전층을 증착한 후 패터닝하여 제1콘택홀을 채우고 상기 제1전송트랜지스터의 게이트에 대해 평행한 방향으로 배치되는 제1워드라인, 제2콘택홀 및 제3콘택홀을 채우며 상기 제1워드라인에 대해 평행한 방향으로 배치되는 제1일정전원선 및 제4콘택홀을 채우고 상기 제2전송트랜지스터의 게이트에 대해 평행한 방향으로 배치되는 제2워드라인을 형성하는 공정을 포함하는 반도체 메모리 장치의 제조방법.
  15. 제14항에 있어서, 제1워드라인, 제1일정전원선 및 제2워드라인을 형성하는 공정 이후에, 전면에 제2절연층을 형성하는 공정: 제2절연층을 부분적으로 제거하여 제1전송트랜지스터의 드레인영역상에는 제5콘택홀, 제1전송트랜지스터의 소오스영역 또는 제1구동트랜지스터의 드레인 및 제2구동트랜지스터의 게이트 상에는 제6콘택홀, 제2전송트래지스터의 소오스영역 또는 제2구동트랜지스터의 드레인영역 및 제1구동트랜지스터의 게이트 상에는 제7콘택홀 및 제2전송트랜지스터의 드레인영역 상에는 제8콘택홀을 형성하는 공정: 전면에 제3도전층을 증착한 후 패터닝하여 제5콘택홀을 채우며 제1워드라인에 대해 평행한 방향으로 배치되는 제1패드, 제6콘택홀을 채우며 제1일정전원선에 대해 평행한 방향으로 배치되는 제2 PMOS TFT의 게이트, 제7콘택홀을 채우며 제1일정전원선에 대해 평행한 방향으로 배치되는 제1 PMOS TFT의 게이트 및 제8콘택홀을 채우며 제2워드라인에 대해 평행한 방향으로 배치되는 제2패드를 형성하는 공정: 전면에 게이트 산화막을 형성하는 공정: 게이트 산화막을 부분적으로 제거하여 제2 PMOS TFT의 게이트 상에는 제9콘택홀을 그리고 제1 PMOS TFT의 게이트 상에는 제10콘택홀을 형성하는 공정: 전면에 제4도전층을 형상한 후 패터닝하여 제10콘택홀을 채우고 상기 제2 PMOS TFT의 게이트를 가로지르는 형태의 제2 PMOS TFT의 활성영역, 제2 PMOS TFT의 활성영역과 연결되고 상기 제1워드라인에 대해 평행한 방향으로 배치되는 제2의 제2일정전원선, 제9콘택홀을 채우고 상기 제1 PMOS TFT의 게이트를 가로지르는 형태의 제1 PMOS TFT의 활성영역 및 제1 PMOS TFT의 활성영역과 연결되고 상기 제2워드라인에 대해 평행한 방향으로 배치되는 제1의 제2일정전원선을 형성하는 공정: 전면에 제3절연층을 형성하는 공정: 제3절연층을 부분적으로 제거하여 제1패드 상에는 제11콘택홀을 그리고 제2패드 상에는 제12콘택홀을 형성하는 공정 및 전면에 제5도전층을 형성한 후 패터닝하여 제11콘택홀을 채우고 제1워드라인에 대해 수직방향으로 배치되는 제1비트라인 및 제12콘택홀을 채우고 제2워드라인에 대해 수직방향으로 배치되는 제2비트라인을 형성하는 공정을 추가하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  16. 제14항 및 제15항 중 어는 한 항에 있어서, 제1도전층을 구성하는 물질로 다결정실리콘 혹은 다결정실리콘과 실리사이드가 적층된 형태의 도전물질을 사용하고, 제2도전층을 구성하는 물질로 실리사이드 혹은 다결정실리콘과 실리사이드가 적층된 형태의 도전물질을 사용하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  17. 제14항 및 제15항 중 어느 한 항에 있어서, 제1절연층, 제2절연층 및 제3절연층은 그 표면이 평탄화되어 있는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  18. 제15항에 있어서, 제1 PMOS TFT의 활성영역 및 제2 PMOS TFT의 활성영역을 고저항의 다결정실리콘으로 된 부하소자로 대신 사용할 수 있는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
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