JP3159127B2 - 半導体装置の設計方法 - Google Patents
半導体装置の設計方法Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
設計方法及びその設計装置に関し、特にセルベースＩＣ
における、ダミーのゲートポリシリのパターンを発生さ
せることにより、露光時、および、エッチング時のトラ
ンジスタ特性のばらつきを抑える半導体集積回路の設計
方法及びその設計装置に関する。
設計方法及びその設計装置に関し、特にセルベースＩＣ
における、ダミーのゲートポリシリのパターンを発生さ
せることにより、露光時、および、エッチング時のトラ
ンジスタ特性のばらつきを抑える半導体集積回路の設計
方法及びその設計装置に関する。
【０００２】
【従来の技術】近年、微細化の進歩により、製造時の微
妙な寸法変化によりトランジスタの特性に大きな影響を
及ぼすようになっている。その一つに、ゲートポリシリ
の疎密により、製造時にゲート長がばらつくという問題
がある。これは、ゲートポリシリの周囲の密度が、露光
時の近接効果、および、エッチングレートに影響を及ぼ
すためである。
妙な寸法変化によりトランジスタの特性に大きな影響を
及ぼすようになっている。その一つに、ゲートポリシリ
の疎密により、製造時にゲート長がばらつくという問題
がある。これは、ゲートポリシリの周囲の密度が、露光
時の近接効果、および、エッチングレートに影響を及ぼ
すためである。
【０００３】従来は、ゲート長のばらつきに対してゲー
ト長が大きいため、ばらつきは無視できたが、近年で
は、露光時の近接効果、および、エッチングレートの影
響の違いによるゲート長のばらつきが無視できなくなっ
ている。ゲート長がばらつくと、トランジスタの特性が
ばらつき、クロックスキューが大きくなる。クロックス
キューが大きくなると、設計におけるマージンが多く必
要となり、回路の高速動作に不利という問題がある。
ト長が大きいため、ばらつきは無視できたが、近年で
は、露光時の近接効果、および、エッチングレートの影
響の違いによるゲート長のばらつきが無視できなくなっ
ている。ゲート長がばらつくと、トランジスタの特性が
ばらつき、クロックスキューが大きくなる。クロックス
キューが大きくなると、設計におけるマージンが多く必
要となり、回路の高速動作に不利という問題がある。
【０００４】公知例１として、特開平４−４８７１５号
公報の半導体装置の製造方法図を図４に示す。図４
（ａ）に示す通常パターンとパターンがその部分の周囲
に設けたダミーパターンのレチクル３０６を用いて露光
する事により、通常パターンには均等に近接効果の影響
が及び、露光時のレジストのゲート長のばらつきを抑え
られる。次に、図４（ｂ）に示すダミーパターン削除用
のレチクル３１３を用いて露光する事により、図４
（ｃ）に示すように、通常パターンのみの均等なゲート
長のレジストを現像することができる。
公報の半導体装置の製造方法図を図４に示す。図４
（ａ）に示す通常パターンとパターンがその部分の周囲
に設けたダミーパターンのレチクル３０６を用いて露光
する事により、通常パターンには均等に近接効果の影響
が及び、露光時のレジストのゲート長のばらつきを抑え
られる。次に、図４（ｂ）に示すダミーパターン削除用
のレチクル３１３を用いて露光する事により、図４
（ｃ）に示すように、通常パターンのみの均等なゲート
長のレジストを現像することができる。
【０００５】公知例２として、特開平６−２９５５９５
号公報の半導体装置図を図５に示す。図５（ａ）に示す
ように、周辺回路に置かれるため、周囲が疎となること
がわかっている記憶素子Ｍ１に対して、図５（ｂ）に示
すように、Ｍ１の周囲にダミーセルＭ１１〜Ｍｎｎを配
置することにより、露光およびエッチング時にＭ１のゲ
ートポリシリが細るのを抑えている。つまり、メインセ
ル部とＭ１のゲート長のばらつきを抑えている。
号公報の半導体装置図を図５に示す。図５（ａ）に示す
ように、周辺回路に置かれるため、周囲が疎となること
がわかっている記憶素子Ｍ１に対して、図５（ｂ）に示
すように、Ｍ１の周囲にダミーセルＭ１１〜Ｍｎｎを配
置することにより、露光およびエッチング時にＭ１のゲ
ートポリシリが細るのを抑えている。つまり、メインセ
ル部とＭ１のゲート長のばらつきを抑えている。
【０００６】
【発明が解決しようとする課題】上述した従来の技術
は、以下の問題点がある。
は、以下の問題点がある。
【０００７】公知例１では、ダミーパターンの削除のた
めに、新たにレチクル１枚と１工程が必要となる。ま
た、この方法では、露光時のレジストのゲート長のばら
つきは抑えられるが、エッチング時にレジストパターン
が疎の部分はエッチングされ過ぎるので、ゲートポリシ
リのゲート長はばらついてしまう。
めに、新たにレチクル１枚と１工程が必要となる。ま
た、この方法では、露光時のレジストのゲート長のばら
つきは抑えられるが、エッチング時にレジストパターン
が疎の部分はエッチングされ過ぎるので、ゲートポリシ
リのゲート長はばらついてしまう。
【０００８】公知例２では、あらかじめ対象セル（記憶
素子Ｍ１）を配置する部分が疎であることがわかってい
ない場合、または、対象セルの周囲にダミーセルＭ１１
〜Ｍｎｎをマトリックス状にｎ2 個のダミーセルを全て
を配置する領域が確保できない場合、適用できない。ま
た、対象セルの密度が疎と密の中間の場合には、その対
象セル付近にはダミーセルが配置されず、ばらつきが生
じるという問題がある。上記従来技術の問題点に鑑み、
本発明の目的は、トランジスタ特性のばらつきを低減
し、スキューを低減できる半導体集積回路の設計方法及
びその設計装置を提供することにある。
素子Ｍ１）を配置する部分が疎であることがわかってい
ない場合、または、対象セルの周囲にダミーセルＭ１１
〜Ｍｎｎをマトリックス状にｎ2 個のダミーセルを全て
を配置する領域が確保できない場合、適用できない。ま
た、対象セルの密度が疎と密の中間の場合には、その対
象セル付近にはダミーセルが配置されず、ばらつきが生
じるという問題がある。上記従来技術の問題点に鑑み、
本発明の目的は、トランジスタ特性のばらつきを低減
し、スキューを低減できる半導体集積回路の設計方法及
びその設計装置を提供することにある。
【０００９】
【００１０】
【課題を解決するための手段】本発明の半導体装置の設
計手法は、セルベースＩＣにおける、チップ上の任意の
セルのうち、製造上のトランジスタ特性のばらつき又は
クロックスキューを抑えたい複数の対象セルを指定する
工程と、ダミーのゲートポリシリを持つダミーセル配置
のための空きセルを調べる方法を指定する工程と、ＣＡ
Ｄツールによりチップ全面に対して、セルの置かれてい
ない位置を調べ、空きセルの認識を行う工程と、対象セ
ル付近に空きセルがあるかどうか、指定された空きセル
を調べる方法に従って調べる工程と、対象セル周囲の空
きセルにダミーセルを配置する工程とを有する。
計手法は、セルベースＩＣにおける、チップ上の任意の
セルのうち、製造上のトランジスタ特性のばらつき又は
クロックスキューを抑えたい複数の対象セルを指定する
工程と、ダミーのゲートポリシリを持つダミーセル配置
のための空きセルを調べる方法を指定する工程と、ＣＡ
Ｄツールによりチップ全面に対して、セルの置かれてい
ない位置を調べ、空きセルの認識を行う工程と、対象セ
ル付近に空きセルがあるかどうか、指定された空きセル
を調べる方法に従って調べる工程と、対象セル周囲の空
きセルにダミーセルを配置する工程とを有する。
【００１１】従って、セルベースＩＣにおいて、チップ
上の任意のセルのうち、製造上のトランジスタ特性のば
らつきを抑えたい複数の対象セルについて、複数の対象
セルの周囲に空きセルの有無を調べ、空きセルにダミー
のゲートポリシリを持つダミーセルを置くことで、トラ
ンジスタ特性のばらつきを抑えることができる。
上の任意のセルのうち、製造上のトランジスタ特性のば
らつきを抑えたい複数の対象セルについて、複数の対象
セルの周囲に空きセルの有無を調べ、空きセルにダミー
のゲートポリシリを持つダミーセルを置くことで、トラ
ンジスタ特性のばらつきを抑えることができる。
【００１２】
【発明の実施の形態】図１にＣＡＤ上でのダミーのゲー
トポリシリを持つダミーセルの配置方法のアルゴリズム
を示す。図２に第一の実施の形態として、ダミーセル配
置可能位置を対象セルの上下左右４セルとした場合の半
導体装置の構成を示す。図２（ａ）はアルゴリズム適用
前、図２（ｂ）はアルゴリズム適用後である。
トポリシリを持つダミーセルの配置方法のアルゴリズム
を示す。図２に第一の実施の形態として、ダミーセル配
置可能位置を対象セルの上下左右４セルとした場合の半
導体装置の構成を示す。図２（ａ）はアルゴリズム適用
前、図２（ｂ）はアルゴリズム適用後である。
【００１３】本発明の第一の実施の形態の半導体装置の
構成を示す図２を参照すると、図２（ａ）は、半導体装
置内に基本セルをＸ方向にｍ個、Ｙ方向にｎ個、置ける
ようなセルベースＩＣで、ＣＡＤツールが配置・配線を
完了した直後の図であり、セルと空きセル２０７から成
る。さらに、セルは周囲にダミーセルを発生させない通
常セル２０１と、周囲にダミーセルを発生させるクロッ
クスキューを抑えたいセル２０２，２０３，２０５とか
ら成る。セル２０２は基本セルの大きさであり、セル２
０３は基本セルの整数倍の大きさである。また、クロッ
クスキューを抑えたいセルを指定するときに、ネット２
０４を指定して、このネットが入力端子につながるセル
２０５を指定することもできる。なお、このネットが出
力端子につながるセルが通常セル２０６である。このよ
うな半導体装置に、本発明のアルゴリズムを適用する
と、図２（ｂ）に示すようにダミーセル２０８が発生す
る。
構成を示す図２を参照すると、図２（ａ）は、半導体装
置内に基本セルをＸ方向にｍ個、Ｙ方向にｎ個、置ける
ようなセルベースＩＣで、ＣＡＤツールが配置・配線を
完了した直後の図であり、セルと空きセル２０７から成
る。さらに、セルは周囲にダミーセルを発生させない通
常セル２０１と、周囲にダミーセルを発生させるクロッ
クスキューを抑えたいセル２０２，２０３，２０５とか
ら成る。セル２０２は基本セルの大きさであり、セル２
０３は基本セルの整数倍の大きさである。また、クロッ
クスキューを抑えたいセルを指定するときに、ネット２
０４を指定して、このネットが入力端子につながるセル
２０５を指定することもできる。なお、このネットが出
力端子につながるセルが通常セル２０６である。このよ
うな半導体装置に、本発明のアルゴリズムを適用する
と、図２（ｂ）に示すようにダミーセル２０８が発生す
る。
【００１４】本発明のダミーセル配置方法のアルゴリズ
ムを説明する。ＣＡＤ上で配置配線工程Ｓ１０１終了後
に、クロックスキューまたはトランジスタの特性のばら
つきを抑えたいセルを指定する工程Ｓ１０２で、ばらつ
きを抑えたいセルを入力する。ばらつきを抑えたいセル
は半導体装置上の任意のセルを指定できる。
ムを説明する。ＣＡＤ上で配置配線工程Ｓ１０１終了後
に、クロックスキューまたはトランジスタの特性のばら
つきを抑えたいセルを指定する工程Ｓ１０２で、ばらつ
きを抑えたいセルを入力する。ばらつきを抑えたいセル
は半導体装置上の任意のセルを指定できる。
【００１５】つぎに、ダミーセル配置のための空きセル
を調べる方法を指定する工程Ｓ１０３で、空きセルを調
べる方法を入力する。
を調べる方法を指定する工程Ｓ１０３で、空きセルを調
べる方法を入力する。
【００１６】つぎに、ＣＡＤツールに空きセルの認識を
行わせる工程Ｓ１０４を実施する。チップ全面に対し
て、セルの置かれていない位置を調べ、ここを空きセル
として認識する。
行わせる工程Ｓ１０４を実施する。チップ全面に対し
て、セルの置かれていない位置を調べ、ここを空きセル
として認識する。
【００１７】そして、対象セル付近に空きセルがあるか
どうか調べる工程Ｓ１０５を実施する。この工程では、
対象セルについて、指定された空きセルを調べる方法に
従って、空きセルを調べる。そして、空きセルにダミー
セルを配置する工程Ｓ１０６を実施する。ダミーセルを
配置した位置は空きセルではなくなるので、ＣＡＤツー
ルにこの位置を空きセルでないと認識させる。
どうか調べる工程Ｓ１０５を実施する。この工程では、
対象セルについて、指定された空きセルを調べる方法に
従って、空きセルを調べる。そして、空きセルにダミー
セルを配置する工程Ｓ１０６を実施する。ダミーセルを
配置した位置は空きセルではなくなるので、ＣＡＤツー
ルにこの位置を空きセルでないと認識させる。
【００１８】全対象セルについて工程Ｓ１０５〜Ｓ１０
６を行ったか調べる工程Ｓ１０７で、全対象セルのダミ
ーセルの配置が完了していなければ、工程Ｓ１０５〜Ｓ
１０６を引き続き行う。全対象セルについて、工程Ｓ１
０５〜Ｓ１０６を行えば、全ての対象セル付近の空きセ
ルにダミーセルを置くことができ、ダミーセル配置は終
了となる。
６を行ったか調べる工程Ｓ１０７で、全対象セルのダミ
ーセルの配置が完了していなければ、工程Ｓ１０５〜Ｓ
１０６を引き続き行う。全対象セルについて、工程Ｓ１
０５〜Ｓ１０６を行えば、全ての対象セル付近の空きセ
ルにダミーセルを置くことができ、ダミーセル配置は終
了となる。
【００１９】以上により、チップ上の任意のセルに対し
て、選択的に、複数の対象セルを指定すれば、その対象
セル付近の密度は、全て均一にすることができ、全ての
対象セルは同一の近接効果およびエッチングの影響を受
けるため、全ての対象セルのゲート長を均一に製造でき
る。
て、選択的に、複数の対象セルを指定すれば、その対象
セル付近の密度は、全て均一にすることができ、全ての
対象セルは同一の近接効果およびエッチングの影響を受
けるため、全ての対象セルのゲート長を均一に製造でき
る。
【００２０】第二の実施の形態として、ダミーセル配置
可能位置を対象セルの上下左右４セルに加え斜めに隣接
した４セルも加えた周囲８セルとした場合の、半導体装
置の構成図を図３に示す。図３（ａ）はアルゴリズムの
適用前、図３（ｂ）は適用後である。
可能位置を対象セルの上下左右４セルに加え斜めに隣接
した４セルも加えた周囲８セルとした場合の、半導体装
置の構成図を図３に示す。図３（ａ）はアルゴリズムの
適用前、図３（ｂ）は適用後である。
【００２１】
【発明の効果】以上説明したように本発明は、チップ上
の任意のセルに対して、選択的に、対象セルとして指定
でき、全ての対象セルについて、ゲート長を均一に製造
できるため、トランジスタ特性のばらつきを低減し、ク
ロックスキューを低減できるという効果がある。
の任意のセルに対して、選択的に、対象セルとして指定
でき、全ての対象セルについて、ゲート長を均一に製造
できるため、トランジスタ特性のばらつきを低減し、ク
ロックスキューを低減できるという効果がある。
【００２２】さらに、通常セルを配置後に、空いている
部分にダミーセルを配置しているため、ダミーセルが発
生するゲートポリシリを削除するためのレチクルは必要
ない。
部分にダミーセルを配置しているため、ダミーセルが発
生するゲートポリシリを削除するためのレチクルは必要
ない。
【図１】本発明の、ＣＡＤ上でのダミーセル配置方法を
示すフローチャートである。
示すフローチャートである。
【図２】本発明の第一の実施の形態の半導体集積回路で
ある。 （ａ）本発明のアルゴリズムの適用前の半導体集積回路
である。 （ｂ）本発明のアルゴリズムの適用後の半導体集積回路
である。
ある。 （ａ）本発明のアルゴリズムの適用前の半導体集積回路
である。 （ｂ）本発明のアルゴリズムの適用後の半導体集積回路
である。
【図３】本発明の第二の実施の形態の半導体集積回路で
ある。 （ａ）本発明のアルゴリズムの適用前の半導体集積回路
である。 （ｂ）本発明のアルゴリズムの適用後の半導体集積回路
である。
ある。 （ａ）本発明のアルゴリズムの適用前の半導体集積回路
である。 （ｂ）本発明のアルゴリズムの適用後の半導体集積回路
である。
【図４】公知例１である特開平４−４８７１５号公報の
半導体装置の製造方法図である。
半導体装置の製造方法図である。
【図５】公知例２である特開平６−２９５５９５号公報
の半導体装置図である。
の半導体装置図である。
２０１ 通常セル ２０２ クロックスキューを抑えたいセル（基本セル
の大きさ） ２０３ クロックスキューを抑えたいセル（基本セル
の整数倍の大きさ） ２０４ クロックスキューを抑えたいセルの入力端子
につながるネット ２０５ ネットで指定されたクロックスキューを抑え
たいセル ２０６ 指定されたネットが出力端子につながる通常
セル ２０７ 空きセル ２０８ ダミーセル ３０１ シリコン基板 ３０２ フィールド酸化膜 ３０３ ゲート酸化膜 ３０４ ゲート電極層 ３０５ ポジ型フォトレジスト ３０６ ダミーパターンのレチクル ３０９，３１０ ダミーレジストパターン ３１１ 疎なレジストパターン ３１２ 密なレジストパターン ３１３ ダミーパターン削除用のレチクル ４００ 書き込み回路 ４０１ 読み出し回路 Ａｉ，Ａｊ 入力アドレス Ｂ１ 書き込み・読み出し回路 Ｃ１ 第１の制御回路 Ｃ２ 第２の制御回路 ＥＯＲ１ 第１のＥＯＲ回路 ＩＮＶ１ 第１のインバータ ＩＮＶ２ 第２のインバータ Ｍ１ 記憶素子 Ｍ１１〜Ｍｎｎ 複数の記憶素子（ダミーセル） Ｑ１〜Ｑ３ ＭＯＳＦＥＴ Ｖ１ 第１の電源 Ｖ２ 第２の電源
の大きさ） ２０３ クロックスキューを抑えたいセル（基本セル
の整数倍の大きさ） ２０４ クロックスキューを抑えたいセルの入力端子
につながるネット ２０５ ネットで指定されたクロックスキューを抑え
たいセル ２０６ 指定されたネットが出力端子につながる通常
セル ２０７ 空きセル ２０８ ダミーセル ３０１ シリコン基板 ３０２ フィールド酸化膜 ３０３ ゲート酸化膜 ３０４ ゲート電極層 ３０５ ポジ型フォトレジスト ３０６ ダミーパターンのレチクル ３０９，３１０ ダミーレジストパターン ３１１ 疎なレジストパターン ３１２ 密なレジストパターン ３１３ ダミーパターン削除用のレチクル ４００ 書き込み回路 ４０１ 読み出し回路 Ａｉ，Ａｊ 入力アドレス Ｂ１ 書き込み・読み出し回路 Ｃ１ 第１の制御回路 Ｃ２ 第２の制御回路 ＥＯＲ１ 第１のＥＯＲ回路 ＩＮＶ１ 第１のインバータ ＩＮＶ２ 第２のインバータ Ｍ１ 記憶素子 Ｍ１１〜Ｍｎｎ 複数の記憶素子（ダミーセル） Ｑ１〜Ｑ３ ＭＯＳＦＥＴ Ｖ１ 第１の電源 Ｖ２ 第２の電源
Claims (1)
- 【請求項１】 セルベースＩＣにおける、チップ上の任
意のセルのうち、製造上のトランジスタ特性のばらつき
又はクロックスキューを抑えたい複数の対象セルを指定
する工程と、 ダミーのゲートポリシリを持つダミーセル配置のための
空きセルを調べる方法を指定する工程と、 ＣＡＤツールにより前記チップ全面に対して、前記セル
の置かれていない位置を調べ、前記空きセルの認識を行
う工程と、 前記対象セル付近に前記空きセルがあるかどうか、前記
指定された空きセルを調べる方法に従って調べる工程
と、 前記対象セル周囲の前記空きセルに前記ダミーセルを配
置する工程とを有することを特徴とする半導体装置の設
計手法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15126097A JP3159127B2 (ja) | 1997-06-09 | 1997-06-09 | 半導体装置の設計方法 |
| US09/093,757 US5985699A (en) | 1997-06-09 | 1998-06-09 | Method for designing semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15126097A JP3159127B2 (ja) | 1997-06-09 | 1997-06-09 | 半導体装置の設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10340957A JPH10340957A (ja) | 1998-12-22 |
| JP3159127B2 true JP3159127B2 (ja) | 2001-04-23 |
Family
ID=15514782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15126097A Expired - Fee Related JP3159127B2 (ja) | 1997-06-09 | 1997-06-09 | 半導体装置の設計方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5985699A (ja) |
| JP (1) | JP3159127B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100291384B1 (ko) * | 1998-12-31 | 2001-07-12 | 윤종용 | 반도체장치의레이아웃방법 |
| US6323113B1 (en) | 1999-12-10 | 2001-11-27 | Philips Electronics North America Corporation | Intelligent gate-level fill methods for reducing global pattern density effects |
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