JP3157666B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP3157666B2 JP3157666B2 JP32497993A JP32497993A JP3157666B2 JP 3157666 B2 JP3157666 B2 JP 3157666B2 JP 32497993 A JP32497993 A JP 32497993A JP 32497993 A JP32497993 A JP 32497993A JP 3157666 B2 JP3157666 B2 JP 3157666B2
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- Japan
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- array
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にプロセッサと大容量メモリを１チップ化した半導体メ
モリに関する。
にプロセッサと大容量メモリを１チップ化した半導体メ
モリに関する。
【０００２】
【従来の技術】従来のプロセッサと大容量メモリからな
る半導体メモリの一例を図４に示す。
る半導体メモリの一例を図４に示す。
【０００３】この半導体メモリは、複数本のサブワード
線ＳＷＬ１１〜ＳＷＬｎｘ（図示省略）、これらサブワ
ード線ＳＷＬ１１〜ＳＷＬｎｘと交差する複数のビット
線（図示省略）、並びにこれらビット線及びサブワード
線ＳＷＬ１１〜ＳＷＬｎｘの交差部にそれぞれ対応して
設けられ対応するサブワード線ＳＷＬ１１〜ＳＷＬｎｘ
が選択レベルの時に対応するビット線へのデータの読出
し及びビット線からのデータの書き込みを行う複数個の
メモリセル（図示省略）をそれぞれ備えたｎ個のサブア
レイ１〜サブアレイｎと、アドレス信号ＡＤＷ１〜ＡＤ
Ｗｌに従って対応するメインワード線とサブワード線選
択アドレス信号ＡＤＳＢ１〜ＡＤＳＢｐに従って対応す
るサブワード線を選択レベルにするサブワード線駆動回
路ＳＷＤ１〜ＳＷＤｎと、サブアレイ１〜サブアレイｎ
の各ビット線とそれぞれ対応する複数のセンス増幅器Ｓ
Ａをそれぞれ備え対応するビット線の信号を増幅するセ
ンス増幅回路ＳＡ１〜ＳＡｎと、それぞれのサブアレイ
１〜サブアレイｎに対応するプロセッサＰＥ１〜ＰＥｎ
を有する構成となっている。
線ＳＷＬ１１〜ＳＷＬｎｘ（図示省略）、これらサブワ
ード線ＳＷＬ１１〜ＳＷＬｎｘと交差する複数のビット
線（図示省略）、並びにこれらビット線及びサブワード
線ＳＷＬ１１〜ＳＷＬｎｘの交差部にそれぞれ対応して
設けられ対応するサブワード線ＳＷＬ１１〜ＳＷＬｎｘ
が選択レベルの時に対応するビット線へのデータの読出
し及びビット線からのデータの書き込みを行う複数個の
メモリセル（図示省略）をそれぞれ備えたｎ個のサブア
レイ１〜サブアレイｎと、アドレス信号ＡＤＷ１〜ＡＤ
Ｗｌに従って対応するメインワード線とサブワード線選
択アドレス信号ＡＤＳＢ１〜ＡＤＳＢｐに従って対応す
るサブワード線を選択レベルにするサブワード線駆動回
路ＳＷＤ１〜ＳＷＤｎと、サブアレイ１〜サブアレイｎ
の各ビット線とそれぞれ対応する複数のセンス増幅器Ｓ
Ａをそれぞれ備え対応するビット線の信号を増幅するセ
ンス増幅回路ＳＡ１〜ＳＡｎと、それぞれのサブアレイ
１〜サブアレイｎに対応するプロセッサＰＥ１〜ＰＥｎ
を有する構成となっている。
【０００４】この半導体メモリは、ランダムアクセス時
及びメモリセルアレイとプロセッサ間のデータ転送時と
もに、アドレス信号ＡＤＷ１〜ＡＤＷｌをメインワード
線選択回路に入力することによって２l 本のメインワー
ド線から１本が選択レベルにされ、この選択されたメイ
ンワード線とサブワード線選択アドレス信号ＡＤＳＢ１
〜ＡＤＳＢｐをサブワード線駆動回路に入力することに
よってそれぞれのサブアレイにおいて２p ×２l 本のサ
BR>ブワード線ＳＷＬ１１〜ＳＷＬｎｘから１本のサブ
ワード線が選択レベルにされる。したがって、１度にｎ
本のサブワード線が選択レベルとなる。
及びメモリセルアレイとプロセッサ間のデータ転送時と
もに、アドレス信号ＡＤＷ１〜ＡＤＷｌをメインワード
線選択回路に入力することによって２l 本のメインワー
ド線から１本が選択レベルにされ、この選択されたメイ
ンワード線とサブワード線選択アドレス信号ＡＤＳＢ１
〜ＡＤＳＢｐをサブワード線駆動回路に入力することに
よってそれぞれのサブアレイにおいて２p ×２l 本のサ
BR>ブワード線ＳＷＬ１１〜ＳＷＬｎｘから１本のサブ
ワード線が選択レベルにされる。したがって、１度にｎ
本のサブワード線が選択レベルとなる。
【０００５】
【発明が解決しようとする課題】上述した従来の回路
は、ランダムアクセス時及びプロセッサとメモリセルア
レイ間のデータ転送時の両方とも、全てのサブアレイの
サブワード線がメインワード線によって選択されるた
め、本来すべてのサブアレイを選択する必要がないラン
ダムアクセス時においても全てのサブアレイを選択する
ことになり、ランダムアクセス時の消費電流が大きくな
る問題点がある。
は、ランダムアクセス時及びプロセッサとメモリセルア
レイ間のデータ転送時の両方とも、全てのサブアレイの
サブワード線がメインワード線によって選択されるた
め、本来すべてのサブアレイを選択する必要がないラン
ダムアクセス時においても全てのサブアレイを選択する
ことになり、ランダムアクセス時の消費電流が大きくな
る問題点がある。
【０００６】本発明の目的は、ランダムアクセス時の消
費電流を小さくする半導体メモリを提供することにあ
る。
費電流を小さくする半導体メモリを提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明の半導体メモリ
は、複数のサブアレイに分割されたメモリセルアレイと
複数のプロセッサアレイからなる半導体メモリにおい
て、複数の前記サブアレイ上を通過するメインワード線
を選択するメインワード線駆動回路と、前記サブアレイ
のサブワード線を駆動するサブワード線駆動回路と、前
記複数のサブアレイに分割されたメモリセルアレイから
サブアレイを選択するサブアレイ選択回路と、前記プロ
セッサアレイと前記メモリセルアレイ間のデータ転送を
制御する制御回路からなるワード線駆動方式を持ち、メ
モリセルアレイをランダムアクセスする時には、アクセ
スする前記サブアレイのみを選択し、複数の前記プロセ
ッサアレイと前記サブアレイのデータ転送時には前記プ
ロセッサとつながる全てのサブアレイを選択する手段を
有している。
は、複数のサブアレイに分割されたメモリセルアレイと
複数のプロセッサアレイからなる半導体メモリにおい
て、複数の前記サブアレイ上を通過するメインワード線
を選択するメインワード線駆動回路と、前記サブアレイ
のサブワード線を駆動するサブワード線駆動回路と、前
記複数のサブアレイに分割されたメモリセルアレイから
サブアレイを選択するサブアレイ選択回路と、前記プロ
セッサアレイと前記メモリセルアレイ間のデータ転送を
制御する制御回路からなるワード線駆動方式を持ち、メ
モリセルアレイをランダムアクセスする時には、アクセ
スする前記サブアレイのみを選択し、複数の前記プロセ
ッサアレイと前記サブアレイのデータ転送時には前記プ
ロセッサとつながる全てのサブアレイを選択する手段を
有している。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は本発明の実施例を示す図である。
【００１０】この実施例は、複数本のサブワード線ＳＷ
Ｌ１１〜ＳＷＬｎｘ（図示省略）、これらサブワード線
ＳＷＬ１１〜ＳＷＬｎｘと交差する複数のビット線（図
示省略）、並びにこれらビット線及びサブワード線ＳＷ
Ｌ１１〜ＳＷＬｎｘの交差部にそれぞれ対応して設けら
れ対応するサブワード線が選択レベルの時に対応するビ
ット線へのデータの読出し及びビット線からのデータの
書き込みを行う複数個のメモリセル（図示省略）をそれ
ぞれ備えたｎ個のサブアレイ１〜サブアレイｎと、アド
レス信号ＡＤＷ１〜ＡＤＷｌに従って対応するメインワ
ード線を選択レベルとするメインワード線駆動回路と、
ランダムアクセスか否かを制御するブロック選択信号Ｂ
Ｓ１〜ＢＳｎによってサブアレイを選択するサブアレイ
選択回路ＳＬ１〜ＳＬｎと、サブアレイ選択回路によっ
て選択されたサブアレイにおいて、選択されたメインワ
ード線とサブワード線選択アドレス信号ＡＤＳＢ１〜Ａ
ＤＳＢｐに従って対応するサブワード線を選択レベルに
するサブワード線駆動回路ＳＷＤ１〜ＳＷＤｎと、サブ
アレイ１〜サブアレイｎの各ビット線とそれぞれ対応す
る複数のセンス増幅器ＳＡをそれぞれ備え対応するビッ
ト線の信号を増幅するセンス増幅回路ＳＡ１〜ＳＡｎ
と、それぞれサブアレイ１〜ｎに対応するプロセッサＰ
Ｅ１〜ＰＥｎを有する構成となっている。
Ｌ１１〜ＳＷＬｎｘ（図示省略）、これらサブワード線
ＳＷＬ１１〜ＳＷＬｎｘと交差する複数のビット線（図
示省略）、並びにこれらビット線及びサブワード線ＳＷ
Ｌ１１〜ＳＷＬｎｘの交差部にそれぞれ対応して設けら
れ対応するサブワード線が選択レベルの時に対応するビ
ット線へのデータの読出し及びビット線からのデータの
書き込みを行う複数個のメモリセル（図示省略）をそれ
ぞれ備えたｎ個のサブアレイ１〜サブアレイｎと、アド
レス信号ＡＤＷ１〜ＡＤＷｌに従って対応するメインワ
ード線を選択レベルとするメインワード線駆動回路と、
ランダムアクセスか否かを制御するブロック選択信号Ｂ
Ｓ１〜ＢＳｎによってサブアレイを選択するサブアレイ
選択回路ＳＬ１〜ＳＬｎと、サブアレイ選択回路によっ
て選択されたサブアレイにおいて、選択されたメインワ
ード線とサブワード線選択アドレス信号ＡＤＳＢ１〜Ａ
ＤＳＢｐに従って対応するサブワード線を選択レベルに
するサブワード線駆動回路ＳＷＤ１〜ＳＷＤｎと、サブ
アレイ１〜サブアレイｎの各ビット線とそれぞれ対応す
る複数のセンス増幅器ＳＡをそれぞれ備え対応するビッ
ト線の信号を増幅するセンス増幅回路ＳＡ１〜ＳＡｎ
と、それぞれサブアレイ１〜ｎに対応するプロセッサＰ
Ｅ１〜ＰＥｎを有する構成となっている。
【００１１】次にこの実施例の動作について説明する。
【００１２】まず、プロセッサとメモリセルアレイ間の
データ転送時のサブワード線選択動作について説明す
る。はじめに、アドレス信号ＡＤＷ１〜ＡＤＷｌをメイ
ンワード線駆動回路に入力することによって２l 本のメ
インワード線から１本を選択レベルにする。そして、ブ
ロック選択信号ＢＳ１〜ＢＳｎを全て選択レベルにして
サブアレイを全て選択状態にし、選択されたメインワー
ド線とサブワード線選択アドレス信号ＡＤＳＢ１〜ＡＤ
ＳＢｐをサブワード線駆動回路に入力することによっ
て、図２に示すようにそれぞれのサブアレイの２p ×２
l 本のサブワード線ＳＷＬ１１〜ＳＷＬｎｘから１本を
選択レベルにする。したがって、１度にｎ本のサブワー
ド線が選択レベルとなる。
データ転送時のサブワード線選択動作について説明す
る。はじめに、アドレス信号ＡＤＷ１〜ＡＤＷｌをメイ
ンワード線駆動回路に入力することによって２l 本のメ
インワード線から１本を選択レベルにする。そして、ブ
ロック選択信号ＢＳ１〜ＢＳｎを全て選択レベルにして
サブアレイを全て選択状態にし、選択されたメインワー
ド線とサブワード線選択アドレス信号ＡＤＳＢ１〜ＡＤ
ＳＢｐをサブワード線駆動回路に入力することによっ
て、図２に示すようにそれぞれのサブアレイの２p ×２
l 本のサブワード線ＳＷＬ１１〜ＳＷＬｎｘから１本を
選択レベルにする。したがって、１度にｎ本のサブワー
ド線が選択レベルとなる。
【００１３】ランダムアクセス時のサブワード線選択動
作は、アドレス信号ＡＤＷ１〜ＡＤＷｌをメインワード
線駆動回路に入力することによって２l本のメインワー
ド線から１本を選択レベルし、ブロック選択信号ＢＳ１
〜ＢＳｎのうち１つの信号を選択レベルにしてアクセス
するサブアレイを選択し、選択されたメインワード線と
サブワード線選択アドレス信号ＡＤＳＢ１〜ＡＤＳＢｐ
をサブワード線駆動回路に入力することによって、図３
に示すように対応するサブアレイの２p×２l本のサブワ
ード線ＳＷＬ１１〜ＳＷＬｎｘから１本を選択レベルに
する。したがって、１度に１本のサブワード線のみが選
択レベルとなる。
作は、アドレス信号ＡＤＷ１〜ＡＤＷｌをメインワード
線駆動回路に入力することによって２l本のメインワー
ド線から１本を選択レベルし、ブロック選択信号ＢＳ１
〜ＢＳｎのうち１つの信号を選択レベルにしてアクセス
するサブアレイを選択し、選択されたメインワード線と
サブワード線選択アドレス信号ＡＤＳＢ１〜ＡＤＳＢｐ
をサブワード線駆動回路に入力することによって、図３
に示すように対応するサブアレイの２p×２l本のサブワ
ード線ＳＷＬ１１〜ＳＷＬｎｘから１本を選択レベルに
する。したがって、１度に１本のサブワード線のみが選
択レベルとなる。
【００１４】このようにすることにより、プロセッサと
サブアレイ間のデータ転送時においてそれぞれサブアレ
イのサブワード線を選択レベルにし、ランダムアクセス
時においてはアクセスするサブアレイのみのサブワード
線を選択レベルにする。
サブアレイ間のデータ転送時においてそれぞれサブアレ
イのサブワード線を選択レベルにし、ランダムアクセス
時においてはアクセスするサブアレイのみのサブワード
線を選択レベルにする。
【００１５】
【発明の効果】以上説明したように本発明は、サブワー
ド線選択回路をランダムアクセス制御信号によって制御
することにより、プロセッサとサブアレイ間のデータ転
送時においてはそれぞれのサブアレイのサブワード線を
選択レベルにし、ランダムアクセス時においてはアクセ
スするサブアレイのみのサブワード線を選択レベルにす
ることができ、ランダムアクセス時に動作するサブアレ
イを最小にできるため、消費電流を小さくする効果があ
る。
ド線選択回路をランダムアクセス制御信号によって制御
することにより、プロセッサとサブアレイ間のデータ転
送時においてはそれぞれのサブアレイのサブワード線を
選択レベルにし、ランダムアクセス時においてはアクセ
スするサブアレイのみのサブワード線を選択レベルにす
ることができ、ランダムアクセス時に動作するサブアレ
イを最小にできるため、消費電流を小さくする効果があ
る。
【図１】本発明の実施例を示す図である。
【図２】図１に示された実施例のプロセッサとメモリセ
ルアレイ間のデータ転送時の具体的な動作を示す図であ
る。
ルアレイ間のデータ転送時の具体的な動作を示す図であ
る。
【図３】図１に示された実施例のランダムアクセス時の
具体的な動作を示す図である。
具体的な動作を示す図である。
【図４】従来の半導体メモリの一例を示す図である。
ＡＤＷ１〜ＡＤＷ１ アドレス信号 ＡＤＳＢ１〜ＡＤＳＢｐ サブワード線選択アドレス
信号 ＢＳ１〜ＢＳｎ ブロック選択信号 ＳＷＤ１〜ＳＷＤｎ サブワード線駆動回路 ＳＬ１〜ＳＬｎ サブアレイ選択回路 ＳＷＬ１１〜ＳＷＬｎｘ サブワード線 ＳＡ１〜ＳＡｎ センス増幅回路 ＰＥ１〜ＰＥｎ プロセッサアレイ ＣＬＫ 基準クロック
信号 ＢＳ１〜ＢＳｎ ブロック選択信号 ＳＷＤ１〜ＳＷＤｎ サブワード線駆動回路 ＳＬ１〜ＳＬｎ サブアレイ選択回路 ＳＷＬ１１〜ＳＷＬｎｘ サブワード線 ＳＡ１〜ＳＡｎ センス増幅回路 ＰＥ１〜ＰＥｎ プロセッサアレイ ＣＬＫ 基準クロック
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−155461（ＪＰ，Ａ) 特開 平２−33799（ＪＰ，Ａ) 特開 平２−79294（ＪＰ，Ａ) 特開 昭60−134957（ＪＰ，Ａ) 特開 平５−324455（ＪＰ，Ａ) 特開 平２−263391（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 複数のサブアレイに分割されたメモリセ
ルアレイと複数のプロセッサアレイからなる半導体メモ
リにおいて、複数の前記サブアレイ上を通過するメイン
ワード線を選択するメインワード線駆動回路と、前記サ
ブアレイのサブワード線を駆動するサブワード線駆動回
路と、前記複数のサブアレイに分割されたメモリセルア
レイからサブアレイを選択するサブアレイ選択回路と、
前記プロセッサアレイと前記メモリセルアレイ間のデー
タ転送を制御する制御回路からなるワード線駆動方式を
持ち、メモリセルアレイをランダムアクセスする時に
は、アクセスする前記サブアレイ及びそれに対応するプ
ロセッサのみを選択して動作させ、複数の前記プロセッ
サアレイと前記サブアレイのデータ転送時には前記プロ
セッサアレイとつながる全てのサブアレイを選択する手
段を備えたことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32497993A JP3157666B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32497993A JP3157666B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07182233A JPH07182233A (ja) | 1995-07-21 |
| JP3157666B2 true JP3157666B2 (ja) | 2001-04-16 |
Family
ID=18171776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32497993A Expired - Fee Related JP3157666B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3157666B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI417894B (zh) * | 2007-03-21 | 2013-12-01 | Ibm | 於動態隨機存取記憶體架構之定址期間實施省電之結構及方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01155461A (ja) * | 1987-12-11 | 1989-06-19 | Nec Corp | データ処理装置 |
| JPH0233799A (ja) * | 1988-07-22 | 1990-02-02 | Toshiba Corp | 半導体記録装置のデコード方法およびその装置 |
| JPH0279294A (ja) * | 1988-09-16 | 1990-03-19 | Ricoh Co Ltd | データ長変更可能メモリ |
-
1993
- 1993-12-22 JP JP32497993A patent/JP3157666B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07182233A (ja) | 1995-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961224 |
|
| LAPS | Cancellation because of no payment of annual fees |