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JP3133216B2 - 液晶表示装置及びその駆動方法 - Google Patents

液晶表示装置及びその駆動方法

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JP3133216B2
JP3133216B2 JP06171555A JP17155594A JP3133216B2 JP 3133216 B2 JP3133216 B2 JP 3133216B2 JP 06171555 A JP06171555 A JP 06171555A JP 17155594 A JP17155594 A JP 17155594A JP 3133216 B2 JP3133216 B2 JP 3133216B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、液晶表示装置およびそ
の駆動方法に関し、さらに詳しくは、高品位な画像表示
を行うことができる液晶表示装置およびその駆動方法に
関する。
【０００２】
【従来の技術】近年、表示素子として薄型化が可能で、
低消費電力である液晶表示素子を利用した液晶表示装置
のカラー化に対する実用化が進んでいる。以下、カラー
液晶表示装置および駆動方法につき、図面を用いて説明
する。
【０００３】図１はカラー液晶表示装置の一例を説明す
るための図で、（ａ）はその模式的構成図、（ｂ）はそ
のフィルタの色配置を示す模式的構成図である。図１に
おいて、１０は液晶表示素子、１１は半導体層にアモル
ファスシリコンやポリシリコンなどを用いたＴＦＴなど
のスイッチングトランジスタ、１２は画素電極、１３は
行制御線、１４は列制御線、２０は垂直走査回路（Ｖ・
ＳＲ）、３０は水平走査回路（Ｈ・ＳＲ）、４０は信号
処理回路、５０は制御回路である。また、図１（ｂ）に
示されるフィルタ１５はＲが赤色、Ｇが緑色、Ｂが青色
を示しており、また、この配置順で前述の画素電極１２
に対応している。
【０００４】図１（ａ）に示されるように、液晶表示素
子１０は各画素ごとにスイッチングトランジスタ１１を
有しており、該スイッチングトランジスタはソース（ま
たはドレイン）を列データ線１４に、ドレイン（または
ソース）を画素電極１２に、そして、ゲートを行制御線
にそれぞれ接続されている画素を多数有している。
【０００５】各画素電極１２の配置位置は縦方向および
横方向が直線状に配列され、それにともなって、フィル
タ１５は各色ごと縦方向および横方向に直線状に配列さ
れている。
【０００６】また、上記行制御線１３はそれぞれ垂直走
査回路に、上記列制御線１４はそれぞれ水平走査回路３
０に接続されている。垂直および水平走査回路２０、３
０にはそれぞれ制御回路５０からの信号が入力される。
また、水平走査回路３０にはさらに信号処理回路４０か
らの画像情報を有する信号が入力される。
【０００７】行制御線１３には垂直走査回路２０から、
一水平走査期間ごとに順次パルスが印加され、連なる画
素ごとのトランジスタ１１をＯＮ／ＯＦＦ制御する。列
電極線１４には、水平走査回路３０により信号処理回路
４０からの色信号Ｒ、Ｇ、Ｂが順次選択され供給され
る。制御回路５０は表示装置の垂直走査、水平走査およ
び信号処理回路等をシステムの動作に従い駆動制御す
る。
【０００８】図２は図１に示される色フィルタ配置の場
合の色信号入力方法を示す。図１に示される色フィルタ
は列データ線１４で見ると一画素行ごとにＲ、Ｇ、Ｂの
順に信号を入力させる必要がある。従って一行ごとに信
号線３１、３２、３３の色信号を色切替回路４１で切替
える。
【０００９】従って、信号処理回路４０からのＲ、Ｇ、
Ｂの各色情報を有する信号は各フィルタ１５に対応する
色情報を有する信号に振り分けられてそれぞれ信号線３
１、３２、３３に入力され、水平走査回路３０によって
スイッチング素子１６をＯＮ／ＯＦＦして列データ線１
４に接続された画素に対応する色情報を有する信号を供
給する。
【００１０】しかしながら、図１の場合、同色フィルタ
が斜め配置となっているため、斜めに色、線として見え
ることから画質を劣化させること、また色切替回路が必
要であることから、より画質の劣化を防ぎ、また、少な
い回路で構成することが考えられてきた。
【００１１】その一つを図３を用いて説明する。図３に
示される例は、上記したような画質劣化の問題を解決す
るために、行制御線１３に接続される画素列のうち、奇
数列および偶数列をそれぞれ同一の色フィルタ順のくり
返しとし、かつ、そのくり返し単位を奇数列に対して偶
数列の色フィルタのくり返し単位を
【００１２】
【外２】 画素ずらして配置、所謂デルタ配置した例である。ま
た、列データ線１４においては、千鳥状に配置された同
色の画素ごとに接続されている。
【００１３】このようにすることで、隣接行の画素で見
れば、水平サンプリング周波数が２倍になり解像度が向
上する。また列電極線に対し同一色を接続したため、色
切替回路が不要となる。さらに、斜め方向に同色画素が
並ばないため斜め色線の問題を解消することができる。
【００１４】このように図３に示される構成は垂直方向
２３０画素程度から成るフィールド表示の簡易エレクト
ロニックビューファインダー（ＥＶＦ）等に利用されて
いる。
【００１５】尚、このようなさほど高解像度でない表示
素子のフィールド表示では一水平走査ごとの画素サンプ
リングは
【００１６】
【外３】 画素ずらして行うことで問題のない画像表示を行うこと
ができる。
【００１７】図４はアクティブマトリックス型のカラー
液晶表示装置の別の一例を示すブロック構成図である。
図中、４１０は表示画素部、４２０は表示画素部４１０
の垂直走査を行うための垂直走査回路、４３０は入力画
像信号をサンプリングして表示画素部４１０に出力する
サンプリング回路、４４０はサンプリング回路４３０に
おけるサンプリングのための水平走査回路である。
【００１８】表示画素部４１０の単位画素は、スイッチ
ングトランジスタ４１１、および液晶と画素保持容量４
１２からなり、スイッチングトランジスタ４１１のゲー
トはゲート線４１３により垂直走査回路４２０に接続さ
れ、スイッチングトランジスタ４１１の入力端子は垂直
方向データ線４１４によりサンプリング回路４３０に接
続されている。画素容量４１２の他端は、共通電極線４
１２−Ａに接続されており、共通電極電圧ＶＬＣが印加
される。
【００１９】サンプリング回路４３０の入力には、信号
処理回路４５０からのカラー信号（赤、青、緑）が供給
される。信号処理回路４５０は、入力画像信号に対し、
液晶特性を考慮したガンマ処理や、液晶の長寿命化のた
めの反転信号処理などを施す。制御回路４６０では、入
力画像信号に基づき、垂直走査回路４２０、水平走査回
路４４０、信号処理回路４５０等に供給する必要なパル
スが形成される。
【００２０】図５は表示画素部４１０とサンプリング回
路４３０の等価回路図である。表示画素部４１０には、
異なる３つの色、赤、緑および青に対応するＲ、Ｇ、Ｂ
の画素がＲ、Ｇ、Ｂの順序で横方向（水平方向）に順次
繰り返し並べて各行が構成され縦方向（垂直方向）に配
列された複数の画素行を有する。各隣接行間では、同一
色の画素位置が１．５画素分の距離だけずれている。す
なわち、各画素（Ｒ、Ｇ、Ｂ）はデルタ状に配置され、
各データ線４１４（ｄ１，ｄ２…）には、行毎に、両サ
イドに、同一色の画素が接続されている。サンプリング
回路４３０は、スイッチングトランジスタＳＷ１，ＳＷ
２…と、容量（垂直方向データ線の寄生容量と画素容
量）とから構成され、スイッチングトランジスタＳＷ
１，ＳＷ２…のゲートがそれぞれ水平走査回路４４０か
らのパルスｈ１，ｈ２…によって駆動されることによ
り、入力信号線４１６の各色の信号を、データ線４１４
（ｄ１，ｄ２…）を経て各画素へ転送し書き込む。その
際の行の選択は、垂直走査回路４２０からの垂直パルス
φｇ１，φｇ２…によって制御される。
【００２１】図６は、テレビジョンの垂直走査線数と同
等の垂直方向画素数を有する液晶表示装置におけるイン
ターレース走査の様子を示す説明図である。表示画素部
の各行の画素（以下、行画素という）を垂直走査パルス
φｇ１，φｇ２…に対応させ、記号ｇ１，ｇ２…で示
す。奇数フィールドでは、水平走査線ｏｄｄ１の信号
は、行画素ｇ２とｇ３に書き込まれ、同様に、ｏｄｄ２
の信号は行画素ｇ４とｇ５に書き込まれる。ｏｄｄ３以
降も２行毎に駆動される。また、偶数フィールドでは、
走査の組合せが一行ずれて、ｅｖｅｎ１の信号は行画素
ｇ１とｇ２に書き込まれ、ｅｖｅｎ２の信号は行画素ｇ
３とｇ４に書き込まれ、以降の信号も同様に２行毎に書
き込まれる。
【００２２】この図６の走査例を図４の例に応用した場
合の駆動タイミング例を図７に示す（この駆動法を２線
同時駆動とする）。奇数フィールドのｏｄｄ１では、行
画素ｇ２とｇ３に対応する垂直パルスφｇ２とφｇ３が
“Ｈ”（ハイ状態）となってその行画素の各画素トラン
ジスタ４１１は導通状態となり、サンプルホールド回路
４３０で順次サンプリングされた画像信号が、行画素ｇ
２とｇ３の各画素に書き込まれる。このサンプリング
は、水平走査パルスｈ１，ｈ２…の“Ｈ”期間でなされ
る。ｏｄｄ２以降の走査でも、同様な駆動が行なわれ
る。
【００２３】ところで、近年とくにＥＶＦや液晶プロジ
ェクタ用に用いられる液晶表示素子の更なる高精細画像
化が要望されている。
【００２４】たとえば、ＥＶＦや液晶プロジェクターな
どでは、さらに高精細画像を得るために垂直方向４６０
画素あるいはそれ以上のパネルが開発されつつある。垂
直４６０画素のパネルでテレビジョン信号を表示する場
合、前述したようにまずインターレース駆動が考えられ
る。インターレース駆動では３０Ｈｚ周期で交流反転駆
動を行うと１５Ｈｚのフリッカが発生する。このフリッ
カを低減するには６０Ｈｚ周期、すなわち、フィールド
周期で各画素を駆動する必要がある。
【００２５】そこで図２に示される構成でフィールド駆
動を行う場合、前述の例のように２行の画素行を同時に
駆動する方法が考えられる。２行同時駆動によりフリッ
カは低減できるが、２行間で１．５画素ずれた画素にも
同一のサンプリング信号が印加されるため水平解像度が
劣化してしまうという問題点が発生する。
【００２６】また、この２線同時駆動によれば、同時に
駆動される２つの行画素の空間的に１．５画素分離れた
画素に同一サンプリング信号が書き込むので、駆動法は
簡単ではあるが、サンプリング周波数の向上はなく、低
解像度で色モアレが発生する。また、この水平方向に
１．５画素分ずれた画素ずれ配置が、奇数フィールドと
偶数フィールドとで１行ずらした行画素の組合せによる
駆動により、画像のエッジ部分がジグザグに表示される
という悪影響を及ぼす。
【００２７】また、水平走査パルスｈ１、ｈ２、ｈ３は
３色（Ｒ，Ｇ，Ｂ）の画素を点順次にサンプリングする
ために、高画素数のパネルでは、駆動周波数が非常に高
くなる。例えば、ＮＴＳＣ方式で、水平画素数約６００
ケのパネルでは、画素ずれ配置を考慮した２行分のサン
プリング周波数は約２０ＭＨｚになる。ハイビジョンの
表示では水平画素数１５００ケ以上が必要とされてお
り、その場合サンプリング周波数は約５０ＭＨｚ以上と
なる。現状のＴＦＴ液晶でも、駆動可能な周波数は十数
ＭＨｚである。したがって、高画素のパネルを駆動する
には複数の走査回路が必要である。
【００２８】このように、上記した２線同時（フィール
ドずらし）駆動法は、解像度を劣化させる場合がある。
また、水平駆動周波数が高くなるために、複数の走査回
路が必要で、これは多数の駆動パルスと消費電流の増大
をまねく場合があるという問題点が生じることがある。
【００２９】そこで水平解像度を劣化させないため図８
で示される列電極線接続が考えられる。図８に示される
のは、列データ線１４の数を２倍に増して同一色画素ど
うしをそれぞれ接続する構成である。
【００３０】このように構成して、かつ、２つの行画素
のサンプリングをＨ1nとＨ2nでずらすことにより水平解
像度の劣化はなくすことができる。
【００３１】しかし列データ線の配線を増すことにより
半導体プロセスが複雑になり、また各画素の開口率が大
幅に低下し、微細化を考えると適当な構成とはいいにく
い。また、別に、フレームメモリあるいはフィールドメ
モリを利用してノンインターレースで画像表示を行う表
示方法が考えられる。具体的には、画像信号と水平走査
の周波数を２倍にして、図９に示すように一水平走査期
間に、順次、２水平行画素を駆動する倍速走査である。
【００３２】上記２線同時駆動法の画像改善法としてこ
のような倍速走査法がある。しかし、倍速走査ではフレ
ームメモリや高帯域の信号処理ＩＣが必要であり、非常
にコストがかかり、高消費電力な表示装置になってしま
う場合があった。
【００３３】本発明は上述の問題点を解決し、より高解
像、高品位の画像表示が行なえる液晶表示装置およびそ
の駆動方法を提供するものである。
【００３４】また、本発明はフレームメモリを使用する
ことなく、簡単な回路の付加により、テレビジョンと同
等な走査線数の画素に高解像、高品位の表示を行なうこ
とが可能なアクティブマトリックス型の液晶表示装置お
よびその駆動方法を提供することを目的とする。
【００３５】さらに本発明は、テレビジョンと同等以上
な走査線数の画素に、低水平駆動周波数のパルスで画像
信号をサンプリングし、高解像度な画像表示を行なうこ
とが可能な液晶表示装置およびその駆動方法を提供する
ことを目的とする。
【００３６】さらに本発明は、色切替えが容易でかつ、
高精細のカラー液晶表示装置を容易に駆動でき、また、
列データ線に２色を交互に配置しても色の混合もなく、
水平走査回路も通常の駆動周波数で動作出来るので低電
力である液晶表示装置およびその駆動方法を提供するこ
とを目的とする。
【００３７】加えて、本発明はより高い水平・垂直解像
度を有し、かつフリッカのない画像表示を行なうことが
できる液晶表示装置およびその駆動方法を提供すること
を目的とする。
【００３８】加えて、本発明は２つの画像入力手段を設
けるという簡単な構成で高精細の画像が得られる液晶表
示装置およびその駆動方法を提供することを目的とす
る。
【００３９】また、本発明はフレームメモリなどが不使
用であるため、低消費電力、小型で安価なアクティブマ
トリックス液晶表示装置およびその駆動方法を提供する
ことを目的とする。
【００４０】本発明は、水平駆動周波数を大幅に低減し
てサンプリング時間を長くすることができ、画像信号に
忠実な高解像度の表示を可能にするとともに、消費電力
を低減させることができる液晶表示装置およびその駆動
方法を提供することを目的とする。
【００４１】また、本発明は、行列状に配置され、それ
ぞれスイッチング素子を有する画素の複数と、該画素に
供給される画像信号をサンプリングするための信号を発
生する水平走査回路と、前記画素の行を選択する垂直走
査回路とを有する液晶表示装置において、前記画素の行
に共通に接続されたデータ線の複数の一方側に設けられ
た第１の水平走査回路を含む第１の書き込み手段と、前
記データ線の他方側に設けられた第２の水平走査回路、
および該第２の水平走査回路によってサンプリングされ
た画像信号を記憶する記憶手段を有する第２の書き込み
手段とを有する液晶表示装置を提供することを目的とす
る。
【００４２】加えて本発明は、横方向に少なくとも異な
る３つの色に対応する画素を所定の順序で順次繰り返し
配列した横方向画素列を有する行を、隣接する行の同一
の色に対応する画素が所望量ずらされて縦方向に複数行
配置され、前記縦方向に一行おきに形成される同一色に
対応する画素列のうち隣接する該縦方向の画素が同一の
列データ線に接続されるとともに、該列データ線の両端
にはそれぞれ画像情報を記憶するためのメモリ回路とそ
れぞれの該メモリ回路に記憶される画像情報を前記メモ
リ回路に供給するための水平走査回路とを有している液
晶表示装置を提供することを目的とする。
【００４３】また、本発明は、行列状に配置され、それ
ぞれスイッチング素子を有する画素の複数と、該画素に
供給される画像信号をサンプリングするための信号を発
生する水平走査回路と、前記画素の行を選択する垂直走
査回路とを有する液晶表示装置の駆動方法において、前
記画素行に共通に接続されたデータ線の複数の一方側に
設けられた第１の水平走査回路によりサンプリングされ
た画像データを前記画素行の第１の行に書き込むステッ
プａと、前記データ線の他方側に設けられた第２の水平
走査回路によりサンプリングされた画像データを記憶す
るステップｂと、該記憶された画像データを前記画素の
行であって、前記第１の行に隣接する行に書き込むステ
ップｃとを有する液晶表示装置の駆動方法を提供するこ
とを目的とする。
【００４４】さらに本発明は、横方向に少なくとも異な
る３つの色に対応する画素を所定の順序で順次繰り返し
配列した横方向画素行を、隣接する行の同一の色に対応
する画素が所望量ずらされて縦方向に複数行配置され、
前記縦方向に一行おきに形成される同一色に対応する画
素列のうち隣接する該縦方向の画素が同一の列データ線
に接続された液晶表示装置の駆動方法であって、画像情
報を有する信号を、前記列データ線に接続された画素の
色に対応する情報信号ごとに上下に振り分けて、対応す
る各画素に供給することを特徴とする液晶表示装置の駆
動方法を提供することを目的とする。以下、本発明の実
施例を図面を参照しながら説明する。
【００４５】
【実施例】
［実施例１］図１０は、本発明の好適な一実施例を説明
するための模式的構成図である。同図において３１，３
２，３３および３１’，３２’，３３’はそれぞれ各色
（Ｒ，Ｇ，Ｂ）の画素のフィルタに対応する色情報を有
する信号線、１００および２００はそれぞれ各信号線３
１，３２，３３および３１’，３２’，３３’の信号を
サンプリングして記憶するメモリ回路、３００はインタ
ーレース回路である。これらにより各画素に駆動信号が
供給される。各画素には液晶に駆動信号を印加するため
のスイッチングトランジスタや画素電極、およびフィル
タが設けられている。
【００４６】図１０に示すように、各行の画素はＧ、
Ｒ、Ｂの順で順次繰り返して配置されており、隣接する
行の画素はこの繰返しピッチの１／２だけ相互にずらし
て配置されている。すなわち上記したデルタ配列とされ
ている。したがって、同一色の画素は隣接行間で１．５
画素分（
【００４７】
【外４】 画素分）相互にずれた配置となる。列データ線Ｄ１、Ｄ
２、…Ｄｎにはそれぞれ、各行の対応する画素の色がＢ
とＲ、ＧとＢ、ＲとＧのいずれかの組合せとなるように
画素が接続される。図１０においては、列データ線Ｄｎ
に対して、ＢとＲ、ＧとＢ、ＲとＧのいずれかの組のう
ちのいずれか一方の色の画素が左側、他方が右側となる
ように振り分けてある。また列データ線Ｄ１、Ｄ２、…
Ｄｎにはそれぞれ、列データ線の残留電荷をリセットす
るリセットスイッチＴｒ−ｃが接続され、そのゲート線
にはリセットパルスφｃ、ソースにはリセット電位Ｖｃ
が印加される。さらに、列データ線Ｄ１、Ｄ２、…Ｄｎ
は各色信号を供給するためのメモリ回路１００および２
００に接続されている。メモリ回路１００および２００
は蓄積手段であるコンデンサ群Ｃ１ｎおよびＣ２ｎと、
スイッチング手段であるトランスファスイッチ群Ｔｒ−
Ｔ１およびＴｒ−Ｔ２とをそれぞれ有する。
【００４８】メモリ回路１００および２００から列デー
タ線Ｄ１、Ｄ２、…Ｄｎへの信号転送は、トランスファ
スイッチ群Ｔｒ−Ｔ１およびＴｒ−Ｔ２の各ゲートに印
加されるトランスファパルスφＴ１およびφＴ２により
制御される。列データ線Ｄ１に連なるメモリＣ１１には
Ｒ信号が、メモリＣ２１にはＢ信号が蓄積される。同様
に列データ線Ｄ２のメモリＣ１２にはＢ信号、Ｃ２２に
はＧ信号…が蓄積される。信号線３１、３２、３３と３
１’、３２’、３３’から各メモリ回路１００および２
００への信号取込みは、水平シフトレジスタからのビッ
トパルスＨ１ｎおよびＨ２ｎにより制御される。
【００４９】各画素のスイッチングトランジスタのゲー
トに接続された行制御線Ｖｎはインターレース制御回路
３００に導かれる。インターレース制御回路３００のス
イッチトランジスタのゲート電極は垂直走査回路２０へ
導かれ、ソース電極にはそれぞれゲートパルスφＧｏ、
φＧｅ、φＧが印加される。
【００５０】図１１は図１０に示した実施例の概略的ブ
ロック図である。パネル（液晶表示素子）１０の上下に
水平走査回路３０−１および３０−２と、メモリ回路１
００および２００を設けている。図１１に示されるよう
に、録画再生器６０からの信号は信号処理回路４０と制
御回路５０にそれぞれ入力され、制御回路５０からの信
号は２つに振り分けられた水平走査回路３０−１および
３０−２にそれぞれ入力される。また、信号処理回路４
０からの信号は同様に２つに振り分けられたメモリ回路
１００および２００にそれぞれ入力される。制御回路５
０からは、さらに垂直走査回路２０と信号処理回路４０
にも信号が供給されるように構成される。
【００５１】図１２に図１０に示される実施例のタイミ
ング図を示す。図示Ｒ、（Ｇ、Ｂ）は信号線３１〜３
３、３１’〜３３’に入力された信号である。各色信号
は水平走査回路のパルスφＨ１ｎ、φＨ２ｎによりメモ
リ１００、２００に一時蓄積される。φＨ１ｎパルスで
それぞれＲ、Ｂ、Ｇ信号が順次サンプリングされ、φＨ
２ｎパルスでそれぞれＢ、Ｇ、Ｒ信号が順次サンプリン
グされる。図のようにφＨ１ｎとφＨ２ｎは位相が１８
０度異なる。
【００５２】水平有効走査期間が終了すると、行制御線
（ゲート線）Ｖ１にゲートパルスφＧｏ（Ｐ２）が印加
されるとともにリセットパルスφｃ（Ｐ１）が同時に印
加される。したがってゲート線Ｖ１に連なる画素と列制
御線は電位Ｖｃにリセットされる。
【００５３】このリセット電位は色信号の黒電位が望ま
しいが、反転信号の中間電位でも良い。次にφｃがＯＦ
ＦしトランスファパルスφＴ１（Ｐ３）がＯＮし、メモ
リ１００の信号電荷はゲート線Ｖ１に連なる画素に書込
まれる。
【００５４】引き続いてゲート線Ｖ２にゲートパルスφ
Ｇｅ（Ｐ５）が印加されるとともにリセットパルスφｃ
（Ｐ２）が印加され、画素と列電極線はリセットされ
る。そしてパルスφＴ2 （Ｐ６）がＯＮし、メモリ２０
０の信号電荷はゲート線Ｖ２に連なる画素に書込まれ
る。同様な動作が１フィールド期間くり返される。次の
フィールドではゲートパルスφＧｅ、φＧがインターレ
ース制御回路３００に印加され（図省略）インターレー
ス駆動が行なわれる。
【００５５】このような構成とすることによって、水平
解像度、垂直解像度に優れ、かつフリッカの生じない画
像表示を行なうことができる。
【００５６】［実施例２］図１３に本発明の好適な別の
実施例を示す。本実施例は、パネル構成は図１０に示さ
れるものと同じであるが、入力信号が異なる場合であ
る。すなわち、上述した実施例では、Ｒ、Ｇ、Ｂの同一
信号よりサンプリング位相を変えて２行の画素に書き込
みを行なったが、本実施例ではフレームメモリ７０によ
り奇数フィールド信号はメモリ１００に、偶数フィール
ド信号はメモリ２００に取り込み、奇数、偶数両フィー
ルド信号を同時に表示するものである。この駆動により
水平解像度・垂直解像度ともにフリッカのない極めて優
れた画像性能を得ることができる。
【００５７】［実施例３］さらに別の好適な実施例を説
明する。図１４は本実施例を説明するための模式的構成
図である。図１４において示される引出し番号と同じ番
号が図１０において付されているが、同じ番号のものは
同じ部材または同じ機能を有している。
【００５８】図１４において図１０と特に異なる点は、
本実施例においては遅延回路１５を有しており、パルス
Ｈ１ｎおよびＨ２ｎはそれぞれ複数のスイッチに対応し
て印加される点である。尚、図１４では列データ線Ｄ
１、Ｄ２…ＤｎにはそれぞれＢとＧ、ＲとＢ、ＧとＲの
いずれかの組合せになるようにし、一方が左側、他方が
右側となるように振り分けてある。
【００５９】具体的には、１５は遅延回路であり、遅延
時間２Ｔは１行の画素間の空間サンプリング周期であ
り、水平画素数６００ケの場合、約９０ｎｓである。Ｇ
信号に対してＢ、Ｒ信号の位相を合わせるために、Ｂ信
号の遅延は画素２ケ分の４Ｔ、Ｒ信号の遅延は画素１ケ
分の２Ｔとなる。これによって、映像信号は３画素ずつ
一括してメモリ１００または２００に蓄積可能になる。
【００６０】つまり、パルスＨ１ｎおよびＨ２ｎはそれ
ぞれ３つのスイッチに並列的に印加され、このパルスに
よりＲ、Ｇ、Ｂの信号を同時にサンプリングし、メモリ
に一時蓄積する。例えば、コンデンサＣ１１、Ｃ１２、
Ｃ１３にはＢ１、Ｒ１、Ｇ１の信号が、コンデンサＣ２
２、Ｃ２３、Ｃ２４にはＢ２、Ｒ２、Ｇ２の信号が蓄積
される。
【００６１】図１５は図１４に示される実施例における
各信号のタイミング図である。図示Ｒ（Ｇ、Ｂ）は信号
線３１〜３３、３１’〜３３’に入力された信号であ
る。各色信号は水平走査回路３０−１からのパルスＨ１
ｎおよびＨ２ｎによりメモリ１００および２００に一時
蓄積される。パルスＨ１ｎでそれぞれＢ、Ｒ、Ｇ信号が
同時にサンプリングされ、パルスＨ２ｎでそれぞれＢ、
Ｒ、Ｇ信号が同時にサンプリングされる。図のようにＨ
１ｎとＨ２ｎは位相が１８０度異なる。
【００６２】このようにして水平有効走査期間が終了す
ると、行制御線（ゲート線）Ｖ１にゲートパルスφＧｏ
（Ｐ２）が印加されるとともにリセットパルスφｃ（Ｐ
１）が同時に印加される。したがって、ゲート線Ｖ１に
連なる画素と列データ線は電位Ｖｃにリセットされる。
このリセット電位は色信号の黒電位が望ましいが、反転
信号の中間電位でも良い。
【００６３】次にパルスφｃがオフするとともにトラン
スファパルスφＴ１（Ｐ３）がオンし、メモリ回路１０
０の信号電荷はゲート線Ｖ１に連なる画素に書き込まれ
る。引き続いてゲート線Ｖ２にゲートパルスφＧｅ（Ｐ
５）が印加されるとともにリセットパルスφｃ（Ｐ２）
が印加され、対応する画素と列電極線はリセットされ
る。そしてパルスφＴ２（Ｐ６）がオンし、メモリ回路
２００の信号電荷はゲート線Ｖ２に連なる画素に書き込
まれる。
【００６４】同様な動作が１フィールド期間繰り返され
る。次のフィールドではゲートパルスφＧｅおよびφＧ
がインターレース制御回路３００に印加され（図省略）
インターレース駆動が行なわれる。このような構成とす
ることによって、水平解像度、垂直解像度ともに優れ、
かつフリッカの生じない画像表示を行なうことができ
る。
【００６５】尚、本実施例の概略的ブロック図は前述し
た図１１の構成が適用可能である。この場合、信号処理
回路４０中に信号遅延回路を設けておけば良い。もちろ
ん、信号遅延回路は信号処理回路４０と別個に設けるこ
ともできる。また、図１１においてはインターレース制
御回路３００は省略してある。
【００６６】つまり、本実施例では、例えば、前記メモ
リ回路には、各色の画像信号のサンプリングのタイミン
グを同時化する信号遅延手段１５からの信号が供給され
る。また、駆動信号供給手段は、インターレース走査に
より各画素の行を走査して駆動信号を供給しており、ま
た、前記メモリ回路を上下に２つ備え、これらがサンプ
リングする信号をそれぞれ、対で走査する隣接した２行
の各画素の駆動信号印加手段に供給するものである。
【００６７】［実施例４］次に、上記実施例を変形した
本発明の好適な別の実施例を説明する。本実施例では、
パネル構成は図１４に示されるものと同じであるが、入
力信号を異ならせる場合について説明する。本実施例の
概略的ブロック図は前述の図１３と同じである。
【００６８】上述した実施例では、Ｒ、Ｇ、Ｂの同一信
号よりサンプリング位相を変えて２行の画素に書き込み
を行なったが、本実施例ではフレームメモリ７０により
奇数フィールド信号はメモリ回路１００に、偶数フィー
ルド信号はメモリ回路２００に取り込み、奇数、偶数両
フィールドの信号を同時に表示するものである。
【００６９】つまり、本実施例では、駆動信号供給手段
は、同時にサンプリングした各色の信号を同一行または
隣接する２行の画素の駆動信号印加手段に順次に供給す
る。この場合もＢおよびＧの信号は遅延回路１５により
信号を遅延させて複数画素を一括して取扱えるようにし
ていることは言うまでもない。
【００７０】この駆動により、水平解像度・垂直解像度
ともにフリッカのない極めて優れた画像性能を得ること
ができる。つまり、本実施例では、前記メモリ回路はま
た、同時化された各色の画像信号を分配して遅延させる
手段（８０１）を有し、この遅延された信号を前記同時
化された各色の画像信号と同時にサンプリングしてい
る。
【００７１】尚、上記実施例において、前記２つのメモ
リ回路におけるサンプリングのタイミングは相互に１／
２周期ずれており、かつ隣接する各行間の横方向のずれ
は前記繰返しピッチの１／２であるのが好ましい。また
上記実施例３〜実施例８においては、各色の信号が同時
にサンプリングされるため、各色の信号ごとにサンプリ
ングしていた場合に比べ、回路構成を複雑化させること
もなく、サンプリング周波数が低減し、サンプリング期
間が長くなる。したがって、入力画像信号により忠実な
表示が行なわれるとともに、サンプリング用のパルスが
減少し、消費電力が軽減される。
【００７２】本発明のさらに他の実施例を図１６〜図１
９に示す。
【００７３】［実施例５］図１６は図１４の実施例に対
し、画素の列データ線への接続を変えたものであり、一
つの列データ線には同色の画素を行毎に左右交互に接続
するようにしたものである。
【００７４】［実施例６］図１７は、色信号のサンプリ
ングを２行の画素列で同時に行なうようにしたものであ
る。この例では２行の画素信号Ｂ１、Ｒ１、Ｇ１（Ｂ
２、Ｒ２、Ｇ２…）は同時にサンプリングされ、水平方
向の空間的サンプリング周期が図１４の実施例の１／２
になるので、遅延回路１５の遅延時間は１／２となる
（ただし２行の実質的な空間サンプリング期間は図１４
の実施例の場合と等しい）。したがって遅延回路１５を
アナログ回路で構成した場合、遅延時間が短い方が一般
に位相特性は良いので高画質になる。
【００７５】［実施例７］図１８は図１６の実施例の画
素接続方法と同じであるが、２行の画素列について色信
号を同時にサンプリングするので、図１７の場合と同じ
効果がある。
【００７６】［実施例８］図１９は水平走査回路の駆動
周波数をさらに低減するためにＢ、Ｒ、Ｇの３信号線を
６Ｔ分の遅延回路８０１を介して６信号線にした実施例
である。この場合、これら６本の信号線から同時にサン
プリングを行なうことにより、水平駆動周波数はさらに
１／２になる。
【００７７】［実施例９］上記説明した実施例において
は、画像信号をメモリ回路１００および２００にそれぞ
れ振り分けた信号を蓄積した場合について説明したが、
メモリ回路１００および２００はいずれか一方のみとし
ても良い。
【００７８】図２０に本実施例の概略的ブロック図を示
す。図示されるブロック図において、図４と同じ動作ま
たは機能を有する回路には同一番号を記す。本実施例
は、一つの垂直データ線に対し２つの画像入力書き込み
手段が設けられ、その第一の書き込み手段は、サンプリ
ング回路４３０−Ｂと水平走査回路４４０−Ｂであり、
第二の書き込み手段は、サンプリング回路４３０−Ａ、
水平走査回路４４０−Ａと一時蓄積回路４７０である。
【００７９】つまり、本実施例においては、第二の書き
込み手段側にのみメモリ回路である一時蓄積回路４７０
が設けられている。信号処理回路４５０のカラー信号
は、直接、サンプリング回路４３０−Ｂに導かれる系
と、アンプ４８０を経てサンプリング回路４３０−Ａに
導かれる系に別れる。
【００８０】蓄積回路４７０は、一般的に容量から形成
されるために、この蓄積回路から垂直方向データ線をえ
て画素容量に転送すると、主に垂直方向データ線の寄生
容量による容量分割があり、信号振幅が低下する。アン
プ８０は、この信号振幅低下の補償のためにある。
【００８１】図２１に本実施例の概略的等価回路の一例
を示す。図２１に示されるように、表示画素部４１０の
各画素は１つの垂直方向のデータ線４１４には同色の画
素が行ごとに左右に交互に振り分けて配されている。ま
た、各画素にはそれぞれ不図示のスイッチング素子が設
けられており、ゲート選択によって各画素電極（不図
示）に表示信号を供給可能としている。
【００８２】各垂直方向データ線４１４にはリセットト
ランジスタ４１７の主電極の一方が接続され、リセット
トランジスタ４１７の主電極の他方はリセット電位Ｖｃ
に接続される。そして、各垂直方向データ線４１４に接
続された複数のリセットトランジスタ４１７の制御電極
はそれぞれ電気的に接続され、複数のリセットトランジ
スタ４１７が同時に駆動可能にされている。
【００８３】メモリ回路である蓄積回路４７０は一時蓄
積容量４１８（ＣＴ）と該一時蓄積容量４１８に蓄積さ
れた信号電荷を垂直方向データ線４１４に転送するため
の転送トランジスタ４１９を有している。本実施例では
前記リセットトランジスタ４１７同様に複数の転送トラ
ンジスタ４１９のそれぞれの制御電極は電気的に共通に
接続されており、一括して駆動可能にされている。
【００８４】図２２（Ａ）に、本実施例の駆動タイミン
グ図の一例を示す。図示各パルスにおいて、“ハイ”の
期間では、各トランジスタは導通状態となる。Ｔ１期間
に、パルスφｃをハイにすることによりリセットトラン
ジスタ４１７を導通させ、垂直方向データ線４１４を基
準電位Ｖｃにリセットする。次に、Ｔ２期間に水平走査
パルスφＨ１（ｈ１１、ｈ１２…）と垂直ゲートパルス
ｇ２をそれぞれハイにすることによりカラー信号（Ｒ、
Ｇ、Ｂ）が、直接、各行画素（ｇ２）に書き込まれる。
また、同時に水平走査パルスφＨ２（ｈ２１、ｈ２２
…）をハイにすることにより、蓄積回路４７０の一時蓄
積容量４１８にカラー信号（Ｒ′，Ｇ′，Ｂ′）が蓄積
される。Ｔ２期間が終了すると、垂直ゲートパルスφｇ
２はローになり、その行画素の画素トランジスタは非導
通状態になり、書き込まれた電圧を保持する。
【００８５】Ｔ３期間では、再びパルスφｃをハイにす
ることでリセットトランジスタ４１７を導通させ、垂直
方向データ線４１４の残留電荷を除去し、データ線を基
準電位Ｖｃにリセットする。そして、Ｔ４期間にパルス
φＴをハイにすることにより転送トランジスタ４１９を
導通させるとともに、パルスφｇ１をハイにして行画素
（ｇ１）を導通させ、一時蓄積容量４１８のカラー信号
（Ｒ′、Ｇ′、Ｂ′）を転送し、書き込む。この時、行
画素（ｇ１）に書き込まれた信号は、容量分割により信
号レベルが低下するが、信号は予め増幅してあるので、
先の画素行（ｇ２）に書き込まれた信号レベルと同一に
なる。
【００８６】このように、Ｔ１からＴ４期間の、一水平
走査期間の一連の駆動により、信号処理回路４５０のカ
ラー信号が異なるタイミングで２つの行画素に書き込み
保持されたことになる。従って、２つの行画素間では、
画像信号のサンプリング周波数が従来の２倍となり、解
像度が向上するとともに、サンプリングの折り返し歪に
よる色モアレも低減できる。
【００８７】図２２（Ａ）におけるパルスφＨ１、φＨ
２とｈ２１、ｈ２２のスタートタイミングのズレは、２
つの行画素間の、同一色信号の空間的配置の１．５画素
ズレ分を考慮したものである。
【００８８】なお、図２１において、ｇi （ｉ＝１、２
…）は、３端子型スイッチング素子のゲート線でもあっ
てもいいし、３端子型スイッチング素子の対向走査極で
あって良い。つまり、ｇi （ｉ＝１、２…）とデータ線
の交点４１４は、ＴＦＴ(Thin Film Transistor)であっ
てもいいし、ダイオード（ＭＩＭ：Metal-Insulator-Me
tal を含む）でも良い。
【００８９】［実施例１０］本発明の第１０の実施例を
示す。駆動タイミング以外は第９の実施例と同じであ
る。第１０実施例の駆動タイミングを図２２（Ｂ）に示
す。なお、φＨ２、φＨ１のサンプリングタイミングは
図２１（Ａ）と同じである。
【００９０】本実施例では、Ｔ２期間のサンプリング回
路４３０−Ｂでサンプリングした画像信号を垂直方向デ
ータ線がそれぞれ有する配線容量に一時蓄積し、Ｔ３期
間にパルスφｇ２により、対応する画素に該蓄積信号を
転送する。次にＴ３′期間にデータ線を基準電位Ｖｃに
リセットし、Ｔ４期間にパルスφｇ１とφＴをハイにす
ることにより、対応する画素に一時蓄積容量４１８の信
号を転送する。スイッチング素子の特性などにより、信
号の印加によりゲート線の電圧が振られて書き込む行と
は別の行の画素がリークする方向に振られる場合がある
が、本実施例によればクロストークやリークがなく安定
した画像をメモリを片側に設けるだけで得ることができ
る。
【００９１】［実施例１１］図２３に本発明の第１１の
実施例を示す。本実施例ではバッファ回路４００−Ｂ
を、蓄積回路４７０側のデータ線４１４の前段に設ける
ことにより、信号の容量分割低下を避け、図２０の実施
例に示されるようなアンプ４８０をなくすことができ
る。また、バッファ回路４００−Ａをサンプリング回路
４３０−Ｂ側のデータ線４１４の前段に設けることによ
り、バッファ回路４００−Ａと４００−Ｂ間の一定のオ
フセット電圧を相殺することができる。
【００９２】なお、図２３においてφＴｄとφＴｓは電
源制御パルスである画素への信号電荷転送時にのみバッ
ファ回路の電源を供給することにより、消費電力を低下
させることができる。また図２３においては表示部４１
０の画素は省略してある。
【００９３】なお、上記説明においては特に触れなかっ
たが、液晶の劣化を防止するために、液晶に印加される
極性を交互に逆極性にすること（反転駆動すること）は
好ましい。この場合、上下に振り分けた信号に対応して
それぞれ逆極性となるようにしても良いし、１フィール
ドごとに極性を反転させても良い。
【００９４】また、上記説明においてはＲ，Ｇ Ｂの３
色を用いた例を示したが必要に応じて他の色をさらに組
み合わせても良い。白黒などのモノカラーあるいは２色
表示であってもよいのはもちろんである。
【００９５】また、本発明はカラー画素配置に特に制限
されない。例えば、カラー画素配置に応じて適宜サンプ
リング回路のタイミングを変えることにより、本発明は
適用できる。
【００９６】なお、上記各実施例において示した例えば
メモリ回路などの構成は一例であって、同様な機能を有
するのであれば適宜変形できることはいうまでもない。
【００９７】また、本発明においては、本発明の主旨の
範囲内において、適宜変形し得ることもまた当然であ
る。
【００９８】
【発明の効果】以上のように、本発明によれば、より解
像度が高い、より高品位の画像表示が行なえる液晶表示
装置及びその駆動方法が提供される。
【００９９】また、本発明によれば２つの画像入力手段
を設けるという簡単な構成で高精細の画像が得られる液
晶表示装置及びその駆動方法が提供される。
【０１００】また、フレームメモリなどが不使用である
ため、低消費電力、小型で安価なアクティブマトリック
ス液晶表示装置及びその駆動方法が提供される。
【０１０１】加えて本発明は、色切替えが容易でかつ、
高精細のカラー液晶表示装置を容易に駆動できる。ま
た、列電極線に２色を交互に配置しても色の混合もな
く、水平走査回路も通常の駆動周波数で動作できるので
低電力である。
【０１０２】加えて、本発明によればより高い水平・垂
直解像度を有し、かつフリッカのない画像表示を行なう
ことができる。
【０１０３】さらに、本発明によれば、水平駆動周波数
を大幅に低減してサンプリング時間を長くすることがで
きる。したがって画像信号に忠実な高解像度の表示を可
能にするとともに、消費電力を低減させることができ
る。
【図面の簡単な説明】
【図１】 液晶表示装置の一例を説明するための図であ
る。
【図２】 図１に示される液晶表示装置の駆動方法を説
明するための図である。
【図３】 別の液晶表示装置を説明するための図であ
る。
【図４】 カラー液晶表示装置の別のブロック構成図で
ある。
【図５】 図４の装置における表示画素部４１０とサン
プリング回路４３０の等価回路図である。
【図６】 液晶表示装置におけるインターレース走査の
様子を示す説明図である。
【図７】 図６の走査例を図５に応用した場合の駆動タ
イミング例を示すタイミング図である。
【図８】 別の液晶表示装置の配線例を説明するための
図である。
【図９】 倍速走査例の駆動タイミング例を示すタイミ
ング図である。
【図１０】 本発明の液晶表示装置の一例を説明するた
めの模式的構成図である。
【図１１】 本発明の液晶表示装置に係わる概略的ブロ
ック図である。
【図１２】 本発明の液晶表装置の駆動方法の一例を説
明するためのタイミング図である。
【図１３】 本発明の液晶表示装置に係わる概略的ブロ
ック図である。
【図１４】 本発明の一実施例を説明するための模式的
構成図である。
【図１５】 図１４に示される実施例における各信号の
タイミング図である。
【図１６】 図１４の実施例に対し画素の垂直信号線へ
の接続を変えた実施例の模式的構成図である。
【図１７】 色信号のサンプリングを２行の画素列で同
時に行なう実施例の概略的構成図である。
【図１８】 色信号のサンプリングを２行の画素列で同
時に行なうようにした他の実施例の概略的構成図であ
る。
【図１９】 Ｂ，Ｒ，Ｇの３信号線を遅延回路を介して
６信号線にした実施例の概略的部分構成図である。
【図２０】 本発明の他の実施例を説明するための概略
的ブロック図である。
【図２１】 図２０に示される液晶表示装置の模式的回
路構成図である。
【図２２】 本発明の実施例の駆動タイミングを説明す
るためのタイミング図である。
【図２３】 本発明のさらに別の実施例を説明するため
の模式的回路構成図である。
【符号の説明】 Ｃ１ｎ，Ｃ２ｎ：コンデンサ群、Ｄ１，Ｄ２，…Ｄｎ：
列データ線、Ｔｒ−ｃ：リセットスイッチ、Ｔｒ−Ｔ
１，Ｔｒ−Ｔ２：トランスファスイッチ群、Ｖｎ：行制
御線、１０：パネル（液晶表示素子）、１５：遅延回
路、２０：垂直走査回路、３０−１，３０−２：水平走
査回路、３１，３２，３３，３１’，３２’，３３’：
信号線、４０：信号処理回路、５０：制御回路、６０：
録画再生器、７０：フレームメモリ、８０，４８０：ア
ンプ、１００，２００：メモリ回路、３００：インター
レース回路、４００−Ａ，４００−Ｂ：バッファ回路、
４１０：表示画素部、４１４：データ線、４１７：リセ
ットトランジスタ、４１８（ＣＴ）：一時蓄積容量、４
１９：転送トランジスタ、４３０−Ａ，４３０−Ｂ：サ
ンプリング回路、４４０−Ａ，４４０−Ｂ：水平走査回
路、４５０：信号処理回路、４７０：一時蓄積回路、８
０１：遅延回路。

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 行列状に配置され、それぞれスイッチン
    グ素子を有する画素の複数と、 該画素に供給される画像信号をサンプリングするための
    信号を発生する水平走査回路と、 前記画素の行を選択する垂直走査回路とを有する液晶表
    示装置において、 前記画素の行に共通に接続されたデータ線の複数の一方
    側に設けられ、前記水平走査回路が発生する第１のサン
    プリング信号に基づき前記画像信号をサンプリングする
    第１のサンプリング回路を含む第１の書き込み手段と、 前記データ線の他方側に設けられ、前記水平走査回路が
    発生する第２のサンプリング信号に基づき前記画像信号
    をサンプリングする第２のサンプリング回路、および該
    第２のサンプリング回路によってサンプリングされた画
    像信号を記憶する記憶手段を有する第２の書き込み手段
    とを有し、 前記第１の書き込み手段は、各水平走査期間中の所定期
    間内に、前記第１のサンプリング回路がサンプリングし
    た画像信号を一時記憶することなく直接前記データ線に
    供給し、 前記第２の書き込み手段は、前記所定期間内に前記第２
    のサンプリング回路がサンプリングした画像信号を前記
    記憶手段に一時記憶させ、前記所定期間が経過した時該
    記憶手段に記憶された画像信号を前記データ線に供給す
    る ことを特徴とする液晶表示装置。
  2. 【請求項２】 前記第１の書き込み手段と前記第２の書
    き込み手段はそれぞれ異なる行の画素に信号を供給する
    請求項１に記載の液晶表示装置。
  3. 【請求項３】 前記水平走査回路は、前記複数データ線
    の一方側に設けられ、前記第１のサンプリング信号を発
    生する第１の水平走査回路と、前記複数データ線の他方
    側に設けられ、前記第２のサンプリング信号を発生する
    第２の水平走査回路とからなる請求項１または２に記載
    の液晶表示装置。
  4. 【請求項４】 前記画素の複数は少なくとも３つの異な
    る色から選択された色のフィルターを有する請求項１〜
    ３のいずれか１つに記載の液晶表示装置。
  5. 【請求項５】 前記画像信号はそれぞれ赤（Ｒ）、緑
    （Ｇ）、青（Ｂ）の画像データに基づく信号である請求
    項４に記載の液晶表示装置。
  6. 【請求項６】 前記複数のデータ線の電位を所定のリセ
    ット電位にリセットするリセット手段をさらに備える請
    求項１〜５のいずれか１つに記載の液晶表示装置。
  7. 【請求項７】 前記リセット手段は、それぞれが第１お
    よび第２の主電極と制御電極を有する複数のトランジス
    タと、これらのトランジスタの制御電極に接続された制
    御線とを備え、各トランジスタは第１主電極を前記複数
    のデータ線のそれぞれ１つに、第２主電極を前記リセッ
    ト電位に接続されている請求項６に記載の液晶表示装
    置。
  8. 【請求項８】 行列状に配置され、それぞれスイッチン
    グ素子を有する画素の複数と、 該画素に供給される画像信号をサンプリングするための
    信号を発生する水平走査回路と、前記画素の行に共通に接続されたデータ線の複数の一方
    側に設けられ、前記水平走査回路が発生する第１のサン
    プリング信号に基づき前記画像信号をサンプリングする
    第１のサンプリング回路と、 前記データ線の他方側に設けられ、前記水平走査回路が
    発生する第２のサンプリング信号に基づき前記画像信号
    をサンプリングする第２のサンプリング回路と、 前記
    画素の行を選択する垂直走査回路とを有する液晶表示装
    置の駆動方法において、 前記第１のサンプリング回路によりサンプリングされた
    画像データを一時記憶することなく直接前記画素の行の
    第１の行に書き込むステップａと、 前記第２のサンプリング回路によりサンプリングされた
    画像データを記憶するステップｂと、 該記憶された画像データを前記画素の行であって、前記
    第１の行に隣接する行に書き込むステップｃとを有する
    ことを特徴とする液晶表示装置の駆動方法。
  9. 【請求項９】 前記画像データを直接書き込むステップ
    ａと前記記憶された画像データを書き込むステップｃと
    の間に、前記複数データ線の電位を所定 のリセット電圧
    にリセットするステップｄを有する請求項８に記載の液
    晶表示装置の駆動方法。
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