JP3120763B2 - 差動増幅器 - Google Patents
差動増幅器Info
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- H—ELECTRICITY
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- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/26—Push-pull amplifiers; Phase-splitters therefor
- H03F3/265—Push-pull amplifiers; Phase-splitters therefor with field-effect transistors only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/083—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers
- H03F1/086—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers with FET's
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は差動増幅器に係わ
り、特にオーディオアンプのプリアンプ部分に用いられ
て好適な差動増幅器に関する。
り、特にオーディオアンプのプリアンプ部分に用いられ
て好適な差動増幅器に関する。
【０００２】
【従来の技術】従来の全差動増幅器としては、第２図に
示すような回路がある（例えば、Ｏｋａｍｏｔｏ．Ｔ．
ｅｔ．ａｌ．”Ａ １６ｂ Ｏｖｅｒｓａｍｐｌｉｎｇ
ＣＯＤＥＣ ｗｉｔｈ ｆｉｌｔｅｒｉｎｇ ＤＳ
Ｐ，ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，
ｐ．ｐ．７４−７５，Ｆｅｂ．１９９１）。
示すような回路がある（例えば、Ｏｋａｍｏｔｏ．Ｔ．
ｅｔ．ａｌ．”Ａ １６ｂ Ｏｖｅｒｓａｍｐｌｉｎｇ
ＣＯＤＥＣ ｗｉｔｈ ｆｉｌｔｅｒｉｎｇ ＤＳ
Ｐ，ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，
ｐ．ｐ．７４−７５，Ｆｅｂ．１９９１）。
【０００３】図２に示す従来の全差動増幅器は、ゲート
が正相入力端子（１０３）に接続された第１の極性を有
する第１のＭＯＳＦＥＴ（ＭＰ１）とゲートが逆相入力
端子（１０４）に接続されソースが第１のＭＯＳＦＥＴ
（ＭＰ１）のソースに接続された第１の極性を有する第
２のＭＯＳＦＥＴ（ＭＰ２）と、ソースが第１の電源
（１０１）に接続されドレインが第１のＭＯＳＦＥＴ
（ＭＰ１）のソースに接続された第１の極性を有する第
３のＭＯＳＦＥＴ（ＭＰ３）と、ソースが第１の電源に
接続されゲートとドレインを共通にする第１の極性を有
する第５のＭＯＳＦＥＴ（ＭＰ５）と、ソースが第１の
電源に接続されゲートが第５のＭＯＳＦＥＴ（ＭＰ５）
のゲートに接続されドレインが逆相出力端子（１０５）
に接続された第１の極性を有する第６のＭＯＳＦＥＴ
（ＭＰ６）と、ゲートが正相入力端子（１０３）に接続
された第１の極性を有する第７のＭＯＳＦＥＴ（ＭＰ
７）と、ゲートが逆相入力端子（１０４）に接続されソ
ースが第７のＭＯＳＦＥＴ（ＭＰ７）のソースに接続さ
れた第１の極性を有する第８のＭＯＳＦＥＴ（ＭＰ８）
と、ソースが第１の電源に接続されドレインが第７のＭ
ＯＳＦＥＴ（ＭＰ７）のソースに接続されゲートが同相
帰還入力端子（１０７）に接続された第１の極性を有す
る第９のＭＯＳＦＥＴ（ＭＰ９）と、ソースが第１の電
源に接続されゲートとドレインを共通にする第１の極性
を有する第１１のＭＯＳＦＥＴ（ＭＰ１１）と、ソース
が第１の電源に接続されゲートが第１１のＭＯＳＦＥＴ
（ＭＰ１１）のゲートに接続されドレインが正相出力端
子（１０６）に接続された第１の極性を有する第１２の
ＭＯＳＦＥＴ（ＭＰ１２）と、ソースが第１の電源に接
続されゲート及びドレインが第３のＭＯＳＦＥＴ（ＭＰ
３）のゲートに接続された第１の極性を有する第１３の
ＭＯＳＦＥＴ（ＭＰ１３）と、ソースが第２の電源（１
０２）に接続されゲート及びドレインが第７のＭＯＳＦ
ＥＴ（ＭＰ７）のドレインに接続された第２の極性を有
する第１のＭＯＳＦＥＴ（ＭＮ１）と、ソースが第２の
電源に接続されゲートが第１のＭＯＳＦＥＴ（ＭＮ１）
のドレインに接続され、ドレインが第２のＭＯＳＦＥＴ
（ＭＰ２）のドレインに接続された第２の極性を有する
第２のＭＯＳＦＥＴ（ＭＮ２）と、ソースが第２の電源
に接続されゲートが第１のＭＯＳＦＥＴ（ＭＮ１）のド
レインに接続され、ドレインが第１の極性を有する第５
のＭＯＳＦＥＴ（ＭＰ５）のドレインに接続された第２
の極性を有する第３のＭＯＳＦＥＴ（ＭＮ３）と、ソー
スが第２の電源に接続されゲートが第２のＭＯＳＦＥＴ
（ＭＮ２）のドレインに接続されドレインが第１の極性
を有する第６のＭＯＳＦＥＴ（ＭＰ６）のドレインに接
続された第２の極性を有する第６のＭＯＳＦＥＴ（ＭＮ
６）と、ソースが第２の電源に接続されゲート及びドレ
インが第１の極性を有する第８のＭＯＳＦＥＴ（ＭＰ
８）のドレインに接続された第２の極性を有する第７の
ＭＯＳＦＥＴ（ＭＮ７）と、ソースが第２の電源に接続
されゲートが第７のＭＯＳＦＥＴ（ＭＮ７）のドレイン
に接続されドレインが第１のＭＯＳＦＥＴ（ＭＰ１）の
ドレインに接続された第２の極性を有する第８のＭＯＳ
ＦＥＴ（ＭＮ８）と、ソースが第２の電源に接続されゲ
ートが第７のＭＯＳＦＥＴ（ＭＮ７）のドレインに接続
されドレインが第１の極性を有する第１１のＭＯＳＦＥ
Ｔ（ＭＰ１１）のドレインに接続された第２の極性を有
する第９のＭＯＳＦＥＴ（ＭＮ９）と、ソースが第２の
電源に接続されゲートが第８のＭＯＳＦＥＴ（ＭＮ８）
のドレインに接続されドレインが第１の極性を有する第
１２のＭＯＳＦＥＴ（ＭＰ１２）のドレインに接続され
た第２の極性を有する第１２のＭＯＳＦＥＴ（ＭＮ１
２）と、ゲート及びドレインが定電流源の一端に接続さ
れソースが第２の電源に接続された第２の極性を有する
第１３のＭＯＳＦＥＴ（ＭＮ１３）と、ソースが第２の
電源に接続されゲートが第１３のＭＯＳＦＥＴ（ＭＮ１
３）のゲートに接続されドレインが第１の極性を有する
第１３のＭＯＳＦＥＴ（ＭＰ１３）のドレインに接続さ
れた第２の極性を有する第１４のＭＯＳＦＥＴ（ＭＮ１
４）と、別の一端が第１の電源に接続された定電流源
と、一端が第６のＭＯＳＦＥＴ（ＭＮ６）のゲートに接
続された第１の抵抗（Ｒ１）と、一端が逆相出力端子
（１０５）に接続され他端が第１の抵抗の一端に接続さ
れた第１のコンデンサ（Ｃ１）と、一端が第２の極性を
有する第１２のＭＯＳＦＥＴ（ＭＮ１２）のゲートに接
続された第２の抵抗（Ｒ２）と、一端が正相出力端子
（１０５）に接続され他端が第２の抵抗の一端に接続さ
れた第２のコンデンサ（Ｃ２）と、一端が第２の極性を
有する第３のＭＯＳＦＥＴ（ＭＮ３）のゲートに接続さ
れた第３の抵抗（Ｒ３）と、一端が第２の極性を有する
第５のＭＯＳＦＥＴ（ＭＰ５）のドレインに接続され他
端が第３の抵抗の一端に接続された第３のコンデンサ
（Ｃ３）と、一端が第２の極性を有する第７のＭＯＳＦ
ＥＴ（ＭＮ７）のゲートに接続された第４の抵抗（Ｒ
４）と、一端が第２の極性を有する第９のＭＯＳＦＥＴ
のドレインに接続され他端が第４の抵抗の他端に接続さ
れた第４のコンデンサ（Ｃ４）とで構成される。
が正相入力端子（１０３）に接続された第１の極性を有
する第１のＭＯＳＦＥＴ（ＭＰ１）とゲートが逆相入力
端子（１０４）に接続されソースが第１のＭＯＳＦＥＴ
（ＭＰ１）のソースに接続された第１の極性を有する第
２のＭＯＳＦＥＴ（ＭＰ２）と、ソースが第１の電源
（１０１）に接続されドレインが第１のＭＯＳＦＥＴ
（ＭＰ１）のソースに接続された第１の極性を有する第
３のＭＯＳＦＥＴ（ＭＰ３）と、ソースが第１の電源に
接続されゲートとドレインを共通にする第１の極性を有
する第５のＭＯＳＦＥＴ（ＭＰ５）と、ソースが第１の
電源に接続されゲートが第５のＭＯＳＦＥＴ（ＭＰ５）
のゲートに接続されドレインが逆相出力端子（１０５）
に接続された第１の極性を有する第６のＭＯＳＦＥＴ
（ＭＰ６）と、ゲートが正相入力端子（１０３）に接続
された第１の極性を有する第７のＭＯＳＦＥＴ（ＭＰ
７）と、ゲートが逆相入力端子（１０４）に接続されソ
ースが第７のＭＯＳＦＥＴ（ＭＰ７）のソースに接続さ
れた第１の極性を有する第８のＭＯＳＦＥＴ（ＭＰ８）
と、ソースが第１の電源に接続されドレインが第７のＭ
ＯＳＦＥＴ（ＭＰ７）のソースに接続されゲートが同相
帰還入力端子（１０７）に接続された第１の極性を有す
る第９のＭＯＳＦＥＴ（ＭＰ９）と、ソースが第１の電
源に接続されゲートとドレインを共通にする第１の極性
を有する第１１のＭＯＳＦＥＴ（ＭＰ１１）と、ソース
が第１の電源に接続されゲートが第１１のＭＯＳＦＥＴ
（ＭＰ１１）のゲートに接続されドレインが正相出力端
子（１０６）に接続された第１の極性を有する第１２の
ＭＯＳＦＥＴ（ＭＰ１２）と、ソースが第１の電源に接
続されゲート及びドレインが第３のＭＯＳＦＥＴ（ＭＰ
３）のゲートに接続された第１の極性を有する第１３の
ＭＯＳＦＥＴ（ＭＰ１３）と、ソースが第２の電源（１
０２）に接続されゲート及びドレインが第７のＭＯＳＦ
ＥＴ（ＭＰ７）のドレインに接続された第２の極性を有
する第１のＭＯＳＦＥＴ（ＭＮ１）と、ソースが第２の
電源に接続されゲートが第１のＭＯＳＦＥＴ（ＭＮ１）
のドレインに接続され、ドレインが第２のＭＯＳＦＥＴ
（ＭＰ２）のドレインに接続された第２の極性を有する
第２のＭＯＳＦＥＴ（ＭＮ２）と、ソースが第２の電源
に接続されゲートが第１のＭＯＳＦＥＴ（ＭＮ１）のド
レインに接続され、ドレインが第１の極性を有する第５
のＭＯＳＦＥＴ（ＭＰ５）のドレインに接続された第２
の極性を有する第３のＭＯＳＦＥＴ（ＭＮ３）と、ソー
スが第２の電源に接続されゲートが第２のＭＯＳＦＥＴ
（ＭＮ２）のドレインに接続されドレインが第１の極性
を有する第６のＭＯＳＦＥＴ（ＭＰ６）のドレインに接
続された第２の極性を有する第６のＭＯＳＦＥＴ（ＭＮ
６）と、ソースが第２の電源に接続されゲート及びドレ
インが第１の極性を有する第８のＭＯＳＦＥＴ（ＭＰ
８）のドレインに接続された第２の極性を有する第７の
ＭＯＳＦＥＴ（ＭＮ７）と、ソースが第２の電源に接続
されゲートが第７のＭＯＳＦＥＴ（ＭＮ７）のドレイン
に接続されドレインが第１のＭＯＳＦＥＴ（ＭＰ１）の
ドレインに接続された第２の極性を有する第８のＭＯＳ
ＦＥＴ（ＭＮ８）と、ソースが第２の電源に接続されゲ
ートが第７のＭＯＳＦＥＴ（ＭＮ７）のドレインに接続
されドレインが第１の極性を有する第１１のＭＯＳＦＥ
Ｔ（ＭＰ１１）のドレインに接続された第２の極性を有
する第９のＭＯＳＦＥＴ（ＭＮ９）と、ソースが第２の
電源に接続されゲートが第８のＭＯＳＦＥＴ（ＭＮ８）
のドレインに接続されドレインが第１の極性を有する第
１２のＭＯＳＦＥＴ（ＭＰ１２）のドレインに接続され
た第２の極性を有する第１２のＭＯＳＦＥＴ（ＭＮ１
２）と、ゲート及びドレインが定電流源の一端に接続さ
れソースが第２の電源に接続された第２の極性を有する
第１３のＭＯＳＦＥＴ（ＭＮ１３）と、ソースが第２の
電源に接続されゲートが第１３のＭＯＳＦＥＴ（ＭＮ１
３）のゲートに接続されドレインが第１の極性を有する
第１３のＭＯＳＦＥＴ（ＭＰ１３）のドレインに接続さ
れた第２の極性を有する第１４のＭＯＳＦＥＴ（ＭＮ１
４）と、別の一端が第１の電源に接続された定電流源
と、一端が第６のＭＯＳＦＥＴ（ＭＮ６）のゲートに接
続された第１の抵抗（Ｒ１）と、一端が逆相出力端子
（１０５）に接続され他端が第１の抵抗の一端に接続さ
れた第１のコンデンサ（Ｃ１）と、一端が第２の極性を
有する第１２のＭＯＳＦＥＴ（ＭＮ１２）のゲートに接
続された第２の抵抗（Ｒ２）と、一端が正相出力端子
（１０５）に接続され他端が第２の抵抗の一端に接続さ
れた第２のコンデンサ（Ｃ２）と、一端が第２の極性を
有する第３のＭＯＳＦＥＴ（ＭＮ３）のゲートに接続さ
れた第３の抵抗（Ｒ３）と、一端が第２の極性を有する
第５のＭＯＳＦＥＴ（ＭＰ５）のドレインに接続され他
端が第３の抵抗の一端に接続された第３のコンデンサ
（Ｃ３）と、一端が第２の極性を有する第７のＭＯＳＦ
ＥＴ（ＭＮ７）のゲートに接続された第４の抵抗（Ｒ
４）と、一端が第２の極性を有する第９のＭＯＳＦＥＴ
のドレインに接続され他端が第４の抵抗の他端に接続さ
れた第４のコンデンサ（Ｃ４）とで構成される。
【０００４】次に上記した全差動増幅器の動作を図２を
参照しながら説明する。全差動なので正相出力側と逆相
出力側に分けて説明する。まず、逆相出力側であるが定
電流用トランジスタＭＰ３、差動入力ペア及びＭＰ７、
ＭＰ２及び負荷トランジスタＭＮ１、ＭＮ２で構成され
る差動入力増幅段を構成し、その同相出力をＭＮ６のゲ
ートに、また、その逆相出力をＭＮ３、ＭＰ５で構成さ
れる逆相信号伝達回路を介してＭＰ６のゲートに伝達す
ることでプッシュプル出力の２段増幅器を構成してい
る。
参照しながら説明する。全差動なので正相出力側と逆相
出力側に分けて説明する。まず、逆相出力側であるが定
電流用トランジスタＭＰ３、差動入力ペア及びＭＰ７、
ＭＰ２及び負荷トランジスタＭＮ１、ＭＮ２で構成され
る差動入力増幅段を構成し、その同相出力をＭＮ６のゲ
ートに、また、その逆相出力をＭＮ３、ＭＰ５で構成さ
れる逆相信号伝達回路を介してＭＰ６のゲートに伝達す
ることでプッシュプル出力の２段増幅器を構成してい
る。
【０００５】差動入力増幅段の同相出力と駆動段の出力
の間にＲ１、Ｃ１で構成される位相補償回路を付加する
とともに、差動入力増幅段の逆相出力と逆相信号伝達回
路の出力の間にＲ３、Ｃ３で構成される位相補償回路を
付加することで必要な位相余裕を確保している。正相出
力側についても同様に定電流用トランジスタＭＰ３、差
動入力ペアＭＰ８、ＭＰ１及び負荷トランジスタＭＮ
７、ＭＮ８で構成される差動入力増幅段を構成し、その
同相出力をＭＮ１２のゲートに、またその逆相出力をＭ
Ｎ９、ＭＰ１１で構成される逆相信号伝達回路を介して
ＭＰ１２のゲートに伝達することでプッシュプル出力の
２段階増幅器を構成している。差動入力増幅段の出力と
駆動段の出力の間にＲ２、Ｃ２で構成される位相補償回
路を付加するとともに、差動入力増幅段の逆相出力と逆
相信号伝達回路の出力の間にＲ４、Ｃ４で構成される位
相補償回路を付加することで必要な位相余裕を確保して
いる。また、ＭＰ９のゲートに同相帰還信号を入力する
ことで同相信号のバイアスポイントを安定化している。
の間にＲ１、Ｃ１で構成される位相補償回路を付加する
とともに、差動入力増幅段の逆相出力と逆相信号伝達回
路の出力の間にＲ３、Ｃ３で構成される位相補償回路を
付加することで必要な位相余裕を確保している。正相出
力側についても同様に定電流用トランジスタＭＰ３、差
動入力ペアＭＰ８、ＭＰ１及び負荷トランジスタＭＮ
７、ＭＮ８で構成される差動入力増幅段を構成し、その
同相出力をＭＮ１２のゲートに、またその逆相出力をＭ
Ｎ９、ＭＰ１１で構成される逆相信号伝達回路を介して
ＭＰ１２のゲートに伝達することでプッシュプル出力の
２段階増幅器を構成している。差動入力増幅段の出力と
駆動段の出力の間にＲ２、Ｃ２で構成される位相補償回
路を付加するとともに、差動入力増幅段の逆相出力と逆
相信号伝達回路の出力の間にＲ４、Ｃ４で構成される位
相補償回路を付加することで必要な位相余裕を確保して
いる。また、ＭＰ９のゲートに同相帰還信号を入力する
ことで同相信号のバイアスポイントを安定化している。
【０００６】
【発明が解決しようとする課題】しかし、この従来技術
は、次のような問題点があった。ＣＭＯＳ２段増幅器の
極の周波数は、例えば「アナログ集積回路設計技術
（下）」（Ｐ．Ｒ．グレイ、Ｒ．Ｇ．メイヤー共著、永
田穣監訳、倍風館）の３２０ページにある小信号等価回
路（図３）で考えると同著３１９ページのように、
は、次のような問題点があった。ＣＭＯＳ２段増幅器の
極の周波数は、例えば「アナログ集積回路設計技術
（下）」（Ｐ．Ｒ．グレイ、Ｒ．Ｇ．メイヤー共著、永
田穣監訳、倍風館）の３２０ページにある小信号等価回
路（図３）で考えると同著３１９ページのように、
【０００７】
【数１】
【０００８】で近似的に表される。ここでＰ1 は第１極
周波数、Ｐ2 は第２極周波数、ｇm2は駆動段のトランス
コンダクタンス、ＣC は位相補償容量、Ｃ1 は内部寄生
容量、Ｃ2 は負荷容量である。位相余裕を確保するため
には利得１の周波数（ω1 ＝ｇ m1／ＣC ）に対してＰ2
を高くする必要がある。ところが、（２）式からわかる
ように内部寄生容量Ｃ1 が大きくなるとＰ2 が小さくな
り、即ち、２段増幅器の位相余裕は減少する。
周波数、Ｐ2 は第２極周波数、ｇm2は駆動段のトランス
コンダクタンス、ＣC は位相補償容量、Ｃ1 は内部寄生
容量、Ｃ2 は負荷容量である。位相余裕を確保するため
には利得１の周波数（ω1 ＝ｇ m1／ＣC ）に対してＰ2
を高くする必要がある。ところが、（２）式からわかる
ように内部寄生容量Ｃ1 が大きくなるとＰ2 が小さくな
り、即ち、２段増幅器の位相余裕は減少する。
【０００９】図２に示す従来の全差動演算増幅器の逆相
出力端子（１０５）側においては、内部寄生容量Ｃ1 は
主にＭＮ１、ＭＮ２、ＭＮ３のゲート容量とＭＰ７、Ｍ
Ｎ１のドレイン容量の和、若しくは、ＭＰ２、ＭＮ２の
ドレイン容量とＭＮ６のゲート容量の和のいずれか大き
い方となるが、通常前者が支配的となり、特にオーディ
オ用途の演算増幅器においては、ＭＯＳトランジスタの
１／ｆ雑音を抑える目的でＭＰ１、ＭＰ２、ＭＰ７、Ｍ
Ｐ８、ＭＮ１、ＭＮ２、ＭＮ７、ＭＮ８のゲート面積を
大きくする必要があるため、Ｃ1 は大きな値となる。こ
のため位相余裕の減少が著しく、この位相余裕の減少を
改善するためにＲ３、Ｃ３で構成される逆相信号伝達回
路用の位相補償回路を付加する必要があった。正相出力
端子側では同様に位相余裕の減少を改善する目的でＲ
４、Ｃ４で構成される逆相信号伝達回路用の位相補償回
路を付加する必要があった。
出力端子（１０５）側においては、内部寄生容量Ｃ1 は
主にＭＮ１、ＭＮ２、ＭＮ３のゲート容量とＭＰ７、Ｍ
Ｎ１のドレイン容量の和、若しくは、ＭＰ２、ＭＮ２の
ドレイン容量とＭＮ６のゲート容量の和のいずれか大き
い方となるが、通常前者が支配的となり、特にオーディ
オ用途の演算増幅器においては、ＭＯＳトランジスタの
１／ｆ雑音を抑える目的でＭＰ１、ＭＰ２、ＭＰ７、Ｍ
Ｐ８、ＭＮ１、ＭＮ２、ＭＮ７、ＭＮ８のゲート面積を
大きくする必要があるため、Ｃ1 は大きな値となる。こ
のため位相余裕の減少が著しく、この位相余裕の減少を
改善するためにＲ３、Ｃ３で構成される逆相信号伝達回
路用の位相補償回路を付加する必要があった。正相出力
端子側では同様に位相余裕の減少を改善する目的でＲ
４、Ｃ４で構成される逆相信号伝達回路用の位相補償回
路を付加する必要があった。
【００１０】
【発明が解決しようとする課題】本発明は上記した従来
技術の欠点を改良し、寄生容量を小さくしてより安定に
動作させるように構成すると共に、チップ上で面積をと
るコンデンサの数を従来のものに較べ減少させ、以て、
より小型で安定な差動増幅器を提供するものである。
技術の欠点を改良し、寄生容量を小さくしてより安定に
動作させるように構成すると共に、チップ上で面積をと
るコンデンサの数を従来のものに較べ減少させ、以て、
より小型で安定な差動増幅器を提供するものである。
【００１１】
【課題を解決するための手段】本発明は、上記した目的
を達成するため、基本的には、以下に記載されたような
技術構成を採用するものである。即ち、本発明に係わる
差動増幅器の第１の態様としては、第１のＦＥＴに第１
の入力が加えられ、第２のＦＥＴに第２の入力が加えら
れ、前記第１のＦＥＴと第２のＦＥＴとで第１の差動増
幅対を構成し、第３のＦＥＴに前記第１の入力が加えら
れ、第４のＦＥＴに前記第２の入力が加えられ、前記第
３のＦＥＴと第４のＦＥＴとで第２の差動増幅対を構成
し、前記第１のＦＥＴの負荷と第４のＦＥＴの負荷とは
第１のカレントミラー回路を構成し、前記第２のＦＥＴ
の負荷と第３のＦＥＴの負荷とは第２のカレントミラー
回路を構成した差動増幅器の出力を後段に設けた第１及
び第２のプッシュプル増幅器に導くようにした差動増幅
器において、前記第１のカレントミラー回路を構成する
トランジスタの内の寄生容量の小さい側のドレインから
のみ前記第１のプッシュプル増幅器への第１の出力を取
り出し、前記第２のカレントミラー回路を構成するトラ
ンジスタの内の寄生容量の小さい側のドレインからのみ
前記第２のプッシュプル増幅器への第２の出力を取り出
すように構成したことを特徴とするものであり、第２の
態様としては、前記差動増幅器の前記第１の出力の取り
出し点と前記第１のプッシュプル増幅器の出力間、及
び、前記差動増幅器の前記第２の出力の取り出し点と前
記第２のプッシュプル増幅器の出力間にはそれぞれ位相
補償回路が接続されていることを特徴とするものであ
り、第３の態様としては、前記プッシュプル回路には同
相信号伝達用の回路が設けられ、この回路はカレントミ
ラー回路を含むものであり、第４の態様としては、同相
帰還信号を、前記第１の差動増幅対の共通ソースにドレ
インが接続された電流源トランジスタのゲートに入力せ
しめることを特徴とするものであり、 第５の態様として
は、 同相帰還信号を、前記第２の差動増幅対の共通ソー
スにドレインが接続された電流源トランジスタのゲート
に入力せしめることを特徴とするものである。
を達成するため、基本的には、以下に記載されたような
技術構成を採用するものである。即ち、本発明に係わる
差動増幅器の第１の態様としては、第１のＦＥＴに第１
の入力が加えられ、第２のＦＥＴに第２の入力が加えら
れ、前記第１のＦＥＴと第２のＦＥＴとで第１の差動増
幅対を構成し、第３のＦＥＴに前記第１の入力が加えら
れ、第４のＦＥＴに前記第２の入力が加えられ、前記第
３のＦＥＴと第４のＦＥＴとで第２の差動増幅対を構成
し、前記第１のＦＥＴの負荷と第４のＦＥＴの負荷とは
第１のカレントミラー回路を構成し、前記第２のＦＥＴ
の負荷と第３のＦＥＴの負荷とは第２のカレントミラー
回路を構成した差動増幅器の出力を後段に設けた第１及
び第２のプッシュプル増幅器に導くようにした差動増幅
器において、前記第１のカレントミラー回路を構成する
トランジスタの内の寄生容量の小さい側のドレインから
のみ前記第１のプッシュプル増幅器への第１の出力を取
り出し、前記第２のカレントミラー回路を構成するトラ
ンジスタの内の寄生容量の小さい側のドレインからのみ
前記第２のプッシュプル増幅器への第２の出力を取り出
すように構成したことを特徴とするものであり、第２の
態様としては、前記差動増幅器の前記第１の出力の取り
出し点と前記第１のプッシュプル増幅器の出力間、及
び、前記差動増幅器の前記第２の出力の取り出し点と前
記第２のプッシュプル増幅器の出力間にはそれぞれ位相
補償回路が接続されていることを特徴とするものであ
り、第３の態様としては、前記プッシュプル回路には同
相信号伝達用の回路が設けられ、この回路はカレントミ
ラー回路を含むものであり、第４の態様としては、同相
帰還信号を、前記第１の差動増幅対の共通ソースにドレ
インが接続された電流源トランジスタのゲートに入力せ
しめることを特徴とするものであり、 第５の態様として
は、 同相帰還信号を、前記第２の差動増幅対の共通ソー
スにドレインが接続された電流源トランジスタのゲート
に入力せしめることを特徴とするものである。
【００１２】又、本発明の差動増幅器の第６の態様とし
ては、 第１のＦＥＴに第１の入力が加えられ、第２のＦ
ＥＴに第２の入力が加えられ、前記第１のＦＥＴと第２
のＦＥＴとで第１の差動増幅対を構成し、 第３のＦＥＴ
に前記第１の入力が加えられ、第４のＦＥＴに前記第２
の入力が加えられ、前記第３のＦＥＴと第４のＦＥＴと
で第２の差動増幅対を構成し、 前記第１のＦＥＴの負荷
となる第５のＦＥＴと第４のＦＥＴの負荷となる第６の
ＦＥＴとはカレントミラー回路を構成し、 前記第２のＦ
ＥＴの負荷となる第７のＦＥＴと第３のＦＥＴの負荷と
なる第８のＦＥＴとはカレントミラー回路を構成し、 前
記第１のＦＥＴのドレイン及び前記第４のＦＥＴのドレ
インの内で寄生容量の小さいドレインからのみ後段への
第１の出力を取り出すように構成し、 前記第２のＦＥＴ
のドレイン及び前記第３のＦＥＴのドレインの内で寄生
容量の小さいドレインからのみ後段への第２の出力を取
り出すように構成したことを特徴とするものである。
ては、 第１のＦＥＴに第１の入力が加えられ、第２のＦ
ＥＴに第２の入力が加えられ、前記第１のＦＥＴと第２
のＦＥＴとで第１の差動増幅対を構成し、 第３のＦＥＴ
に前記第１の入力が加えられ、第４のＦＥＴに前記第２
の入力が加えられ、前記第３のＦＥＴと第４のＦＥＴと
で第２の差動増幅対を構成し、 前記第１のＦＥＴの負荷
となる第５のＦＥＴと第４のＦＥＴの負荷となる第６の
ＦＥＴとはカレントミラー回路を構成し、 前記第２のＦ
ＥＴの負荷となる第７のＦＥＴと第３のＦＥＴの負荷と
なる第８のＦＥＴとはカレントミラー回路を構成し、 前
記第１のＦＥＴのドレイン及び前記第４のＦＥＴのドレ
インの内で寄生容量の小さいドレインからのみ後段への
第１の出力を取り出すように構成し、 前記第２のＦＥＴ
のドレイン及び前記第３のＦＥＴのドレインの内で寄生
容量の小さいドレインからのみ後段への第２の出力を取
り出すように構成したことを特徴とするものである。
【００１３】
【発明の実施の形態】本発明に係る差動増幅器は、特
に、第１のＦＥＴに第１の入力が加えられ、第２のＦＥ
Ｔに第２の入力が加えられ、前記第１のＦＥＴと第２の
ＦＥＴとで第１の差動増幅対を構成し、第３のＦＥＴに
前記第１の入力が加えられ、第４のＦＥＴに前記第２の
入力が加えられ、前記第３のＦＥＴと第４のＦＥＴとで
第２の差動増幅対を構成し、前記第１のＦＥＴの負荷と
第４のＦＥＴの負荷とはカレントミラー回路である差動
増幅器において、前記第１又は第４のＦＥＴのいずれか
のドレインからのみ後段への出力が取り出されるように
構成したので寄生容量が小さくなり、位相補償が容易に
なり、このため、位相補償回路を構成するコンデンサを
１つに減らすことが出来た。
に、第１のＦＥＴに第１の入力が加えられ、第２のＦＥ
Ｔに第２の入力が加えられ、前記第１のＦＥＴと第２の
ＦＥＴとで第１の差動増幅対を構成し、第３のＦＥＴに
前記第１の入力が加えられ、第４のＦＥＴに前記第２の
入力が加えられ、前記第３のＦＥＴと第４のＦＥＴとで
第２の差動増幅対を構成し、前記第１のＦＥＴの負荷と
第４のＦＥＴの負荷とはカレントミラー回路である差動
増幅器において、前記第１又は第４のＦＥＴのいずれか
のドレインからのみ後段への出力が取り出されるように
構成したので寄生容量が小さくなり、位相補償が容易に
なり、このため、位相補償回路を構成するコンデンサを
１つに減らすことが出来た。
【００１４】又、チップ上で面積をとるコンデンサの数
を減らしたので、チップをより小型化出来る。
を減らしたので、チップをより小型化出来る。
【００１５】
【実施例】以下に、本発明に係る差動増幅器の具体例を
図面を参照しながら詳細に説明する。図１は、本発明に
係る回路図を示し、図には、第１のＦＥＴＭＰ１に第１
の入力が加えられ、第２のＦＥＴＭＰ２に第２の入力が
加えられ、前記第１のＦＥＴＭＰ１と第２のＦＥＴＭＰ
２とで第１の差動増幅対を構成し、第３のＦＥＴＭＰ７
に前記第１の入力が加えられ、第４のＦＥＴＭＰ８に前
記第２の入力が加えられ、前記第３のＦＥＴと第４のＦ
ＥＴとで第２の差動増幅対を構成し、前記第１のＦＥＴ
ＭＰ１の負荷と第４のＦＥＴＭＰ８の負荷とはＦＥＴＭ
Ｎ８とＭＮ７とからなるカレントミラー回路である差動
増幅器において、前記第１又は第４のＦＥＴＭＰ１、Ｍ
Ｐ８のいずれかのドレインＤからのみ後段への出力が取
り出されるように構成した差動増幅器が示され、又、前
記第１又は第４のドレインＭＰ１、ＭＰ８にはプッシュ
プル回路の正の半サイクル用の出力回路ＭＮ１２と、負
の半サイクル用の出力回路ＭＰ１２とが接続され、前記
プッシュプル回路の出力端１０６と前記ドレイン間Ｄに
位相補償回路Ｃ２，Ｒ２が接続されていることを特徴と
する差動増幅器が示されている。
図面を参照しながら詳細に説明する。図１は、本発明に
係る回路図を示し、図には、第１のＦＥＴＭＰ１に第１
の入力が加えられ、第２のＦＥＴＭＰ２に第２の入力が
加えられ、前記第１のＦＥＴＭＰ１と第２のＦＥＴＭＰ
２とで第１の差動増幅対を構成し、第３のＦＥＴＭＰ７
に前記第１の入力が加えられ、第４のＦＥＴＭＰ８に前
記第２の入力が加えられ、前記第３のＦＥＴと第４のＦ
ＥＴとで第２の差動増幅対を構成し、前記第１のＦＥＴ
ＭＰ１の負荷と第４のＦＥＴＭＰ８の負荷とはＦＥＴＭ
Ｎ８とＭＮ７とからなるカレントミラー回路である差動
増幅器において、前記第１又は第４のＦＥＴＭＰ１、Ｍ
Ｐ８のいずれかのドレインＤからのみ後段への出力が取
り出されるように構成した差動増幅器が示され、又、前
記第１又は第４のドレインＭＰ１、ＭＰ８にはプッシュ
プル回路の正の半サイクル用の出力回路ＭＮ１２と、負
の半サイクル用の出力回路ＭＰ１２とが接続され、前記
プッシュプル回路の出力端１０６と前記ドレイン間Ｄに
位相補償回路Ｃ２，Ｒ２が接続されていることを特徴と
する差動増幅器が示されている。
【００１６】更に、前記プッシュプル回路には同相信号
伝達用の回路ＭＮ３、ＭＮ４、ＭＮ５が設けられ、この
回路がカレントミラー回路ＭＮ４、ＭＮ５を含むことを
特徴とする差動増幅器が示され、又、前記第１及び第２
の差動対からプッシュプル回路まで直結した直流増幅回
路であることが示されている。
伝達用の回路ＭＮ３、ＭＮ４、ＭＮ５が設けられ、この
回路がカレントミラー回路ＭＮ４、ＭＮ５を含むことを
特徴とする差動増幅器が示され、又、前記第１及び第２
の差動対からプッシュプル回路まで直結した直流増幅回
路であることが示されている。
【００１７】次に、本発明の回路構成について説明す
る。本発明の一実施例の全差動増幅器は、ゲートが正相
入力端子（１０３）に接続された第１の極性を有する
（Ｐチャンネルの）第１のＭＯＳＦＥＴ（ＭＰ１）と、
ゲートが逆相入力端子（１０４）に接続されソースが第
１の極性を有する第１のＭＯＳＦＥＴ（ＭＰ１）のソー
スに接続された第１の極性を有する第２のＭＯＳＦＥＴ
（ＭＰ２）と、ソースが第１の電源（１０１）に接続さ
れドレインが第１の極性を有する第１のＭＯＳＦＥＴ
（ＭＰ１）のソースに接続された第１の極性を有する第
３のＭＯＳＦＥＴ（ＭＰ３）と、ソースが第１の電源に
接続されゲートが第１の極性を有する第３のＭＯＳＦＥ
Ｔ（ＭＰ３）のゲートに接続された第１の極性を有する
第４のＭＯＳＦＥＴ（ＭＰ４）と、ソースが第１の電源
に接続されゲートとドレインを共通にする第１の極性を
有する第５のＭＯＳＦＥＴ（ＭＰ５）と、ソースが第１
の電源に接続されゲートが第１の極性を有する第５のＭ
ＯＳＦＥＴ（ＭＰ５）のドレインに接続されドレインが
逆相出力端子（１０５）に接続された第１の極性を有す
る第６のＭＯＳＦＥＴ（ＭＰ６）と、ゲートが正相入力
端子（１０３）に接続された第１の極性を有する第７の
ＭＯＳＦＥＴ（ＭＰ７）と、ゲートが逆相入力端子（１
０４）に接続されソースが第１の極性を有する第７のＭ
ＯＳＦＥＴ（ＭＰ７）のソースに接続された第１の極性
を有する第８のＭＯＳＦＥＴ（ＭＰ８）と、ソースが第
１の電源（１０１）に接続されドレインが第１の極性を
有する第７のＭＯＳＦＥＴ（ＭＰ７）のソースに接続さ
れゲートが同相帰還入力端子（１０７）に接続された第
１の極性を有する第９のＭＯＳＦＥＴ（ＭＰ９）と、ソ
ースが第１の電源（１０１）に接続されゲートが第１の
極性を有する第３のＭＯＳＦＥＴ（ＭＰ３）のゲートに
接続された第１の極性を有する第１０のＭＯＳＦＥＴ
（ＭＰ１０）と、ソースが第１の電源（１０１）に接続
されゲートとドレインを共通にする第１の極性を有する
第１１のＭＯＳＦＥＴ（ＭＰ１１）と、ソースが第１の
電源（１０１）に接続されゲートが第１の極性を有する
第１１のＭＯＳＦＥＴ（ＭＰ１１）のゲートに接続され
ドレインが正相出力端子（１０６）に接続された第１の
極性を有する第１２のＭＯＳＦＥＴ（ＭＰ１２）と、ソ
ースが第１の電源（１０１）に接続されゲート及びドレ
インが第１の極性を有する第３のＭＯＳＦＥＴ（ＭＰ
３）のゲートに接続された第１の極性を有する第１３の
ＭＯＳＦＥＴ（ＭＰ１３）と、ソースが第２の電源（１
０２）に接続されゲート及びドレインが第１の極性を有
する第７のＭＯＳＦＥＴ（ＭＰ７）のドレインに接続さ
れた第２の極性を有する（Ｎチャンネルの）第１のＭＯ
ＳＦＥＴ（ＭＮ１）と、ソースが第２の電源（１０２）
に接続されゲートが第２の極性を有する第１のＭＯＳＦ
ＥＴ（ＭＮ１）のゲートに接続されドレインが第１の極
性を有する第２のＭＯＳＦＥＴ（ＭＰ２）のドレインに
接続された第２の極性を有する第２のＭＯＳＦＥＴ（Ｍ
Ｎ２）と、ソースが第２の電源（１０２）に接続されゲ
ートが第２の極性を有する第２のＭＯＳＦＥＴ（ＭＮ
２）のドレインに接続されドレインが第１の極性を有す
る第４のＭＯＳＦＥＴ（ＭＰ４）のドレインに接続され
た第２の極性を有する第３のＭＯＳＦＥＴ（ＭＮ３）
と、ソースが第２の電源（１０２）に接続されゲート及
びドレインが第２の極性を有する第３のＭＯＳＦＥＴ
（ＭＮ３）のドレインに接続された第２の極性を有する
第４のＭＯＳＦＥＴ（ＭＮ４）と、ソースが第２の電源
（１０２）に接続されゲートが第２の極性を有する第３
のＭＯＳＦＥＴ（ＭＮ３）のドレインに接続されドレイ
ンが第１の極性を有する第５のＭＯＳＦＥＴ（ＭＰ５）
のドレインに接続された第２の極性を有する第５のＭＯ
ＳＦＥＴ（ＭＮ５）と、ソースが第２の電源（１０２）
に接続されゲートが第２の極性を有する第２のＭＯＳＦ
ＥＴ（ＭＮ２）のドレインに接続されドレインが第１の
極性を有する第６のＭＯＳＦＥＴ（ＭＰ６）のドレイン
に接続された第２の極性を有する第６のＭＯＳＦＥＴ
（ＭＮ６）と、ソースが第２の電源（１０２）に接続さ
れゲート及びドレインが第１の極性を有する第８のＭＯ
ＳＦＥＴ（ＭＰ８）のドレインに接続された第２の極性
を有する第７のＭＯＳＦＥＴ（ＭＮ７）と、ソースが第
２の電源（１０２）に接続されゲートが第２の極性を有
する第７のＭＯＳＦＥＴ（ＭＮ７）のゲートに接続され
ドレインが第１の極性を有する第１のＭＯＳＦＥＴ（Ｍ
Ｐ１）のドレインに接続された第２の極性を有する第８
のＭＯＳＦＥＴ（ＭＮ８）と、ソースが第２の電源（１
０２）に接続されゲートが第２の極性を有する第８のＭ
ＯＳＦＥＴ（ＭＮ８）のドレインに接続されドレインが
第１の極性を有する第１０のＭＯＳＦＥＴ（ＭＰ１０）
のドレインに接続された第２の極性を有する第９のＭＯ
ＳＦＥＴ（ＭＮ９）と、ソースが第２の電源（１０２）
に接続されゲート及びドレインが第２の極性を有する第
９のＭＯＳＦＥＴ（ＭＮ９）のドレインに接続された第
２の極性を有する第１０のＭＯＳＦＥＴ（ＭＮ１０）
と、ソースが第２の電源（１０２）に接続されゲートが
第２の極性を有する第９のＭＯＳＦＥＴ（ＭＮ９）のド
レインに接続されドレインが第１の極性を有する第１１
のＭＯＳＦＥＴ（ＭＰ１１）のドレインに接続された第
２の極性を有する第１１のＭＯＳＦＥＴ（ＭＮ１１）
と、ソースが第２の電源（１０２）に接続されゲートが
第２の極性を有する第８のＭＯＳＦＥＴ（ＭＮ８）のド
レインに接続されドレインが第１の極性を有する第１２
のＭＯＳＦＥＴ（ＭＰ１２）のドレインに接続された第
２の極性を有する第１２のＭＯＳＦＥＴ（ＭＮ１２）
と、ゲート及びドレインが定電流源（１０８）の一端に
接続されソースが第２の電源に接続された第２の極性を
有する第１３のＭＯＳＦＥＴ（ＭＮ１３）と、ソースが
第２の電源（１０２）に接続されゲートが第２の極性を
有する第１３のＭＯＳＦＥＴ（ＭＮ１３）のドレインに
接続されドレインが第１の極性を有する第１３のＭＯＳ
ＦＥＴ（ＭＰ１３）のドレインに接続された第２の極性
を有する第１４のＭＯＳＦＥＴ（ＭＮ１４）と、別の一
端が第１の電源に接続された定電流源と、一端が第２の
極性を有する第６のＭＯＳＦＥＴ（ＭＮ６）のゲートに
接続された第１の抵抗（Ｒ１）と、一端が逆相出力端子
（１０５）に接続され他端が第１の抵抗の他端に接続さ
れた第１のコンデンサ（Ｃ１）と、一端が第２の極性を
有する第１２のＭＯＳＦＥＴ（ＭＮ１２）のゲートに接
続された第２の抵抗（Ｒ１）と、一端が正相出力端子
（１０６）に接続され他端が第２の抵抗（Ｒ２）の他端
に接続された第２のコンデンサ（Ｃ２）とで構成され
る。
る。本発明の一実施例の全差動増幅器は、ゲートが正相
入力端子（１０３）に接続された第１の極性を有する
（Ｐチャンネルの）第１のＭＯＳＦＥＴ（ＭＰ１）と、
ゲートが逆相入力端子（１０４）に接続されソースが第
１の極性を有する第１のＭＯＳＦＥＴ（ＭＰ１）のソー
スに接続された第１の極性を有する第２のＭＯＳＦＥＴ
（ＭＰ２）と、ソースが第１の電源（１０１）に接続さ
れドレインが第１の極性を有する第１のＭＯＳＦＥＴ
（ＭＰ１）のソースに接続された第１の極性を有する第
３のＭＯＳＦＥＴ（ＭＰ３）と、ソースが第１の電源に
接続されゲートが第１の極性を有する第３のＭＯＳＦＥ
Ｔ（ＭＰ３）のゲートに接続された第１の極性を有する
第４のＭＯＳＦＥＴ（ＭＰ４）と、ソースが第１の電源
に接続されゲートとドレインを共通にする第１の極性を
有する第５のＭＯＳＦＥＴ（ＭＰ５）と、ソースが第１
の電源に接続されゲートが第１の極性を有する第５のＭ
ＯＳＦＥＴ（ＭＰ５）のドレインに接続されドレインが
逆相出力端子（１０５）に接続された第１の極性を有す
る第６のＭＯＳＦＥＴ（ＭＰ６）と、ゲートが正相入力
端子（１０３）に接続された第１の極性を有する第７の
ＭＯＳＦＥＴ（ＭＰ７）と、ゲートが逆相入力端子（１
０４）に接続されソースが第１の極性を有する第７のＭ
ＯＳＦＥＴ（ＭＰ７）のソースに接続された第１の極性
を有する第８のＭＯＳＦＥＴ（ＭＰ８）と、ソースが第
１の電源（１０１）に接続されドレインが第１の極性を
有する第７のＭＯＳＦＥＴ（ＭＰ７）のソースに接続さ
れゲートが同相帰還入力端子（１０７）に接続された第
１の極性を有する第９のＭＯＳＦＥＴ（ＭＰ９）と、ソ
ースが第１の電源（１０１）に接続されゲートが第１の
極性を有する第３のＭＯＳＦＥＴ（ＭＰ３）のゲートに
接続された第１の極性を有する第１０のＭＯＳＦＥＴ
（ＭＰ１０）と、ソースが第１の電源（１０１）に接続
されゲートとドレインを共通にする第１の極性を有する
第１１のＭＯＳＦＥＴ（ＭＰ１１）と、ソースが第１の
電源（１０１）に接続されゲートが第１の極性を有する
第１１のＭＯＳＦＥＴ（ＭＰ１１）のゲートに接続され
ドレインが正相出力端子（１０６）に接続された第１の
極性を有する第１２のＭＯＳＦＥＴ（ＭＰ１２）と、ソ
ースが第１の電源（１０１）に接続されゲート及びドレ
インが第１の極性を有する第３のＭＯＳＦＥＴ（ＭＰ
３）のゲートに接続された第１の極性を有する第１３の
ＭＯＳＦＥＴ（ＭＰ１３）と、ソースが第２の電源（１
０２）に接続されゲート及びドレインが第１の極性を有
する第７のＭＯＳＦＥＴ（ＭＰ７）のドレインに接続さ
れた第２の極性を有する（Ｎチャンネルの）第１のＭＯ
ＳＦＥＴ（ＭＮ１）と、ソースが第２の電源（１０２）
に接続されゲートが第２の極性を有する第１のＭＯＳＦ
ＥＴ（ＭＮ１）のゲートに接続されドレインが第１の極
性を有する第２のＭＯＳＦＥＴ（ＭＰ２）のドレインに
接続された第２の極性を有する第２のＭＯＳＦＥＴ（Ｍ
Ｎ２）と、ソースが第２の電源（１０２）に接続されゲ
ートが第２の極性を有する第２のＭＯＳＦＥＴ（ＭＮ
２）のドレインに接続されドレインが第１の極性を有す
る第４のＭＯＳＦＥＴ（ＭＰ４）のドレインに接続され
た第２の極性を有する第３のＭＯＳＦＥＴ（ＭＮ３）
と、ソースが第２の電源（１０２）に接続されゲート及
びドレインが第２の極性を有する第３のＭＯＳＦＥＴ
（ＭＮ３）のドレインに接続された第２の極性を有する
第４のＭＯＳＦＥＴ（ＭＮ４）と、ソースが第２の電源
（１０２）に接続されゲートが第２の極性を有する第３
のＭＯＳＦＥＴ（ＭＮ３）のドレインに接続されドレイ
ンが第１の極性を有する第５のＭＯＳＦＥＴ（ＭＰ５）
のドレインに接続された第２の極性を有する第５のＭＯ
ＳＦＥＴ（ＭＮ５）と、ソースが第２の電源（１０２）
に接続されゲートが第２の極性を有する第２のＭＯＳＦ
ＥＴ（ＭＮ２）のドレインに接続されドレインが第１の
極性を有する第６のＭＯＳＦＥＴ（ＭＰ６）のドレイン
に接続された第２の極性を有する第６のＭＯＳＦＥＴ
（ＭＮ６）と、ソースが第２の電源（１０２）に接続さ
れゲート及びドレインが第１の極性を有する第８のＭＯ
ＳＦＥＴ（ＭＰ８）のドレインに接続された第２の極性
を有する第７のＭＯＳＦＥＴ（ＭＮ７）と、ソースが第
２の電源（１０２）に接続されゲートが第２の極性を有
する第７のＭＯＳＦＥＴ（ＭＮ７）のゲートに接続され
ドレインが第１の極性を有する第１のＭＯＳＦＥＴ（Ｍ
Ｐ１）のドレインに接続された第２の極性を有する第８
のＭＯＳＦＥＴ（ＭＮ８）と、ソースが第２の電源（１
０２）に接続されゲートが第２の極性を有する第８のＭ
ＯＳＦＥＴ（ＭＮ８）のドレインに接続されドレインが
第１の極性を有する第１０のＭＯＳＦＥＴ（ＭＰ１０）
のドレインに接続された第２の極性を有する第９のＭＯ
ＳＦＥＴ（ＭＮ９）と、ソースが第２の電源（１０２）
に接続されゲート及びドレインが第２の極性を有する第
９のＭＯＳＦＥＴ（ＭＮ９）のドレインに接続された第
２の極性を有する第１０のＭＯＳＦＥＴ（ＭＮ１０）
と、ソースが第２の電源（１０２）に接続されゲートが
第２の極性を有する第９のＭＯＳＦＥＴ（ＭＮ９）のド
レインに接続されドレインが第１の極性を有する第１１
のＭＯＳＦＥＴ（ＭＰ１１）のドレインに接続された第
２の極性を有する第１１のＭＯＳＦＥＴ（ＭＮ１１）
と、ソースが第２の電源（１０２）に接続されゲートが
第２の極性を有する第８のＭＯＳＦＥＴ（ＭＮ８）のド
レインに接続されドレインが第１の極性を有する第１２
のＭＯＳＦＥＴ（ＭＰ１２）のドレインに接続された第
２の極性を有する第１２のＭＯＳＦＥＴ（ＭＮ１２）
と、ゲート及びドレインが定電流源（１０８）の一端に
接続されソースが第２の電源に接続された第２の極性を
有する第１３のＭＯＳＦＥＴ（ＭＮ１３）と、ソースが
第２の電源（１０２）に接続されゲートが第２の極性を
有する第１３のＭＯＳＦＥＴ（ＭＮ１３）のドレインに
接続されドレインが第１の極性を有する第１３のＭＯＳ
ＦＥＴ（ＭＰ１３）のドレインに接続された第２の極性
を有する第１４のＭＯＳＦＥＴ（ＭＮ１４）と、別の一
端が第１の電源に接続された定電流源と、一端が第２の
極性を有する第６のＭＯＳＦＥＴ（ＭＮ６）のゲートに
接続された第１の抵抗（Ｒ１）と、一端が逆相出力端子
（１０５）に接続され他端が第１の抵抗の他端に接続さ
れた第１のコンデンサ（Ｃ１）と、一端が第２の極性を
有する第１２のＭＯＳＦＥＴ（ＭＮ１２）のゲートに接
続された第２の抵抗（Ｒ１）と、一端が正相出力端子
（１０６）に接続され他端が第２の抵抗（Ｒ２）の他端
に接続された第２のコンデンサ（Ｃ２）とで構成され
る。
【００１８】又、ＭＮ１とＭＮ２、ＭＮ４とＭＮ５、Ｍ
Ｎ７とＭＮ８、ＭＮ１０とＭＮ１１、ＭＮ１３とＭＮ１
４、ＭＰ３とＭＰ４とＭＰ１０とＭＰ１３、ＭＰ５とＭ
Ｐ６、ＭＰ１１とＭＰ１２はそれぞれカレントミラー回
路を構成している。次に、図１の回路の動作について、
図を参照して説明する。全差動構成の演算増幅器なので
正相出力側と逆相出力側に分けて説明する。
Ｎ７とＭＮ８、ＭＮ１０とＭＮ１１、ＭＮ１３とＭＮ１
４、ＭＰ３とＭＰ４とＭＰ１０とＭＰ１３、ＭＰ５とＭ
Ｐ６、ＭＰ１１とＭＰ１２はそれぞれカレントミラー回
路を構成している。次に、図１の回路の動作について、
図を参照して説明する。全差動構成の演算増幅器なので
正相出力側と逆相出力側に分けて説明する。
【００１９】まず、逆相出力側であるが定電流用トラン
ジスタＭＰ３、差動入力ペアＭＰ７、ＭＰ２及び負荷ト
ランジスタペアＭＮ１、ＭＮ２で構成される差動入力増
幅段を構成し、その同相出力をＭＮ６のゲート、及び、
ＭＮ３、ＭＮ４、ＭＮ５、ＭＰ４、ＭＰ５で構成される
同相信号伝達回路を介してＭＰ６のゲートに伝達するこ
とでプッシュプル出力の２段増幅器を実現している。差
動入力増幅段の出力と駆動段の出力の間に抵抗Ｒ１、コ
ンデンサＣ１の直列回路で構成される位相補償回路を付
加することで必要な位相余裕を確保している。
ジスタＭＰ３、差動入力ペアＭＰ７、ＭＰ２及び負荷ト
ランジスタペアＭＮ１、ＭＮ２で構成される差動入力増
幅段を構成し、その同相出力をＭＮ６のゲート、及び、
ＭＮ３、ＭＮ４、ＭＮ５、ＭＰ４、ＭＰ５で構成される
同相信号伝達回路を介してＭＰ６のゲートに伝達するこ
とでプッシュプル出力の２段増幅器を実現している。差
動入力増幅段の出力と駆動段の出力の間に抵抗Ｒ１、コ
ンデンサＣ１の直列回路で構成される位相補償回路を付
加することで必要な位相余裕を確保している。
【００２０】本発明の回路では、従来の回路のようにＭ
Ｎ１、ＭＮ２のゲートに他のトランジスタが接続されて
いなく、ＭＮ２のドレインからみた合計寄生容量は小さ
くなっているので、（２）式より極周波数が高域に移動
し、位相余裕が増す。このためＭＮ２のドレインＤと逆
相出力端子１０５間に設けた抵抗Ｒ１とコンデンサＣ１
による直列回路のみで後段の位相補償が可能になる。
Ｎ１、ＭＮ２のゲートに他のトランジスタが接続されて
いなく、ＭＮ２のドレインからみた合計寄生容量は小さ
くなっているので、（２）式より極周波数が高域に移動
し、位相余裕が増す。このためＭＮ２のドレインＤと逆
相出力端子１０５間に設けた抵抗Ｒ１とコンデンサＣ１
による直列回路のみで後段の位相補償が可能になる。
【００２１】正相出力側についても同様に定電流用トラ
ンジスタＭＰ３、差動入力ペアＭＰ８、ＭＰ１及び負荷
トランジスタＭＮ７、ＭＮ８で構成される差動入力増幅
段を構成し、その同相出力をＭＮ１２のゲート、及び、
ＭＮ９、ＮＭ１０、ＭＮ１１、ＭＰ１０、ＭＰ１１で構
成される同相信号伝達回路を介してＭＰ１２のゲートに
伝達することでプッシュプル出力の２段増幅器を実現し
ている。差動入力増幅段の出力と駆動段の出力の間に抵
抗Ｒ２、コンデンサＣ２の直列回路で構成される位相補
償回路を付加することで必要な位相余裕を確保してい
る。また、ＭＰ９のゲートに同相帰還信号を入力するこ
とで同相信号のバイアスポイントを安定化している。
ンジスタＭＰ３、差動入力ペアＭＰ８、ＭＰ１及び負荷
トランジスタＭＮ７、ＭＮ８で構成される差動入力増幅
段を構成し、その同相出力をＭＮ１２のゲート、及び、
ＭＮ９、ＮＭ１０、ＭＮ１１、ＭＰ１０、ＭＰ１１で構
成される同相信号伝達回路を介してＭＰ１２のゲートに
伝達することでプッシュプル出力の２段増幅器を実現し
ている。差動入力増幅段の出力と駆動段の出力の間に抵
抗Ｒ２、コンデンサＣ２の直列回路で構成される位相補
償回路を付加することで必要な位相余裕を確保してい
る。また、ＭＰ９のゲートに同相帰還信号を入力するこ
とで同相信号のバイアスポイントを安定化している。
【００２２】このように、本発明の差動増幅器では、後
段のプッシュプル回路ＭＰ６、ＭＮ６への信号は、前記
第１又は第４のＦＥＴＭＰ２、ＭＰ７のドレインＤから
取り出され、且つ、前記ドレインＤとプッシュプル回路
の出力端子１０５との間に設けた抵抗Ｒ１、コンデンサ
Ｃ１とからなる位相補償回路で位相補償することを特徴
としている。
段のプッシュプル回路ＭＰ６、ＭＮ６への信号は、前記
第１又は第４のＦＥＴＭＰ２、ＭＰ７のドレインＤから
取り出され、且つ、前記ドレインＤとプッシュプル回路
の出力端子１０５との間に設けた抵抗Ｒ１、コンデンサ
Ｃ１とからなる位相補償回路で位相補償することを特徴
としている。
【００２３】
【発明の効果】図２に示す従来の全差動演算増幅器にお
いては、（２）式における内部寄生容量Ｃ1 は主にＭＮ
１、ＭＮ２、ＭＮ３のゲート容量とＭＰ７、ＭＮ１のド
レイン容量の和もしくはＭＰ２、ＭＮ２のドレイン容量
とＭＮ６のゲート容量の和のいずれか大きい方となり、
通常前者が支配的である。これに対し、本発明では、Ｍ
Ｎ３のゲート容量が内部寄生容量Ｃ1 に含まれないた
め、この分だけ位相余裕が改善でき、従来必要としてい
た逆相信号伝達回路用の位相補償回路を省略できるとい
う効果を有する。
いては、（２）式における内部寄生容量Ｃ1 は主にＭＮ
１、ＭＮ２、ＭＮ３のゲート容量とＭＰ７、ＭＮ１のド
レイン容量の和もしくはＭＰ２、ＭＮ２のドレイン容量
とＭＮ６のゲート容量の和のいずれか大きい方となり、
通常前者が支配的である。これに対し、本発明では、Ｍ
Ｎ３のゲート容量が内部寄生容量Ｃ1 に含まれないた
め、この分だけ位相余裕が改善でき、従来必要としてい
た逆相信号伝達回路用の位相補償回路を省略できるとい
う効果を有する。
【図１】本発明の回路図である。
【図２】従来技術による回路図である。
【図３】図２の等価回路図である。
１０１：第１の電源 １０２：第２の電源 １０３：正相入力端子 １０４：逆相入力端子 １０５：逆相出力端子 １０６：正相出力端子 １０７：同相帰還入力端子 ＭＰ１〜ＭＰ１３：第１の極性のＭＯＳＦＥＴ ＭＮ１〜ＭＮ１４：第２の極性のＭＯＳＦＥＴ Ｃ１〜Ｃ２：第１〜第２のコンデンサ Ｒ１〜Ｒ２：第１〜第２の抵抗
Claims (6)
- 【請求項１】 第１のＦＥＴに第１の入力が加えられ、
第２のＦＥＴに第２の入力が加えられ、前記第１のＦＥ
Ｔと第２のＦＥＴとで第１の差動増幅対を構成し、 第３のＦＥＴに前記第１の入力が加えられ、第４のＦＥ
Ｔに前記第２の入力が加えられ、前記第３のＦＥＴと第
４のＦＥＴとで第２の差動増幅対を構成し、 前記第１のＦＥＴの負荷と第４のＦＥＴの負荷とは第１
のカレントミラー回路を構成し、前記第２のＦＥＴの負
荷と第３のＦＥＴの負荷とは第２のカレントミラー回路
を構成した差動増幅器の出力を後段に設けた第１及び第
２のプッシュプル増幅器に導くようにした差動増幅器に
おいて、前記第１のカレントミラー回路を構成するトランジスタ
の内の寄生容量の小さい側のドレインからのみ前記第１
のプッシュプル増幅器への第１の出力を取り出し、前記
第２のカレントミラー回路を構成するトランジスタの内
の寄生容量の小さい側のドレインからのみ前記第２のプ
ッシュプル増幅器への第２の出力を取り出すように 構成
したことを特徴とする差動増幅器。 - 【請求項２】 前記差動増幅器の前記第１の出力の取り
出し点と前記第１のプッシュプル増幅器の出力間、及
び、前記差動増幅器の前記第２の出力の取り出し点と前
記第２のプッシュプル増幅器の出力間にはそれぞれ位相
補償回路が接続されていることを特徴とする請求項１記
載の差動増幅器。 - 【請求項３】 前記プッシュプル回路には同相信号伝達
用の回路が設けられ、この回路はカレントミラー回路を
含むことを特徴とする請求項１又は２記載の差動増幅
器。 - 【請求項４】 同相帰還信号を、前記第１の差動増幅対
の共通ソースにドレインが接続された電流源トランジス
タのゲートに入力せしめることを特徴とする請求項１乃
至３のいずれかに記載の差動増幅器。 - 【請求項５】 同相帰還信号を、前記第２の差動増幅対
の共通ソースにドレインが接続された電流源トランジス
タのゲートに入力せしめることを特徴とする請求項１乃
至３のいずれかに記載の差動増幅器。 - 【請求項６】 第１のＦＥＴに第１の入力が加えられ、
第２のＦＥＴに第２ の入力が加えられ、前記第１のＦＥ
Ｔと第２のＦＥＴとで第１の差動増幅対を構成し、 第３のＦＥＴに前記第１の入力が加えられ、第４のＦＥ
Ｔに前記第２の入力が加えられ、前記第３のＦＥＴと第
４のＦＥＴとで第２の差動増幅対を構成し、 前記第１のＦＥＴの負荷となる第５のＦＥＴと第４のＦ
ＥＴの負荷となる第６のＦＥＴとはカレントミラー回路
を構成し、 前記第２のＦＥＴの負荷となる第７のＦＥＴと第３のＦ
ＥＴの負荷となる第８のＦＥＴとはカレントミラー回路
を構成し、 前記第１のＦＥＴのドレイン及び前記第４のＦＥＴのド
レインの内で寄生容量の小さいドレインからのみ後段へ
の第１の出力を取り出すように構成し、 前記第２のＦＥＴのドレイン及び前記第３のＦＥＴのド
レインの内で寄生容量の小さいドレインからのみ後段へ
の第２の出力を取り出すように構成したことを特徴とす
る差動増幅器。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09309135A JP3120763B2 (ja) | 1997-11-12 | 1997-11-12 | 差動増幅器 |
| TW087118672A TW441166B (en) | 1997-11-12 | 1998-11-10 | Differential amplifier and a method of compensation |
| KR1019980048980A KR100328375B1 (ko) | 1997-11-12 | 1998-11-12 | 차동증폭기 |
| US09/189,865 US6316998B1 (en) | 1997-11-12 | 1998-11-12 | Differential amplifier and a method of compensation |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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ID=17989328
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|---|---|---|---|
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| EP (1) | EP0917284A3 (ja) |
| JP (1) | JP3120763B2 (ja) |
| KR (1) | KR100328375B1 (ja) |
| CN (1) | CN1115771C (ja) |
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|---|---|---|---|---|
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| US6713854B1 (en) * | 2000-10-16 | 2004-03-30 | Legacy Electronics, Inc | Electronic circuit module with a carrier having a mounting pad array |
| CN1414700B (zh) * | 2001-10-23 | 2011-01-26 | 旺宏电子股份有限公司 | 电流镜感应放大器及其操作方式 |
| JP2005005621A (ja) * | 2003-06-13 | 2005-01-06 | Toyota Industries Corp | Ｄｃアンプ及びその半導体集積回路 |
| US7215198B1 (en) * | 2004-06-01 | 2007-05-08 | Marvell International Ltd. | Fully differential current-feedback CMOS/bipolar operational amplifier |
| US7295061B1 (en) | 2004-09-02 | 2007-11-13 | Marvell International Ltd. | Fully integrated programmable gain chopper amplifier with self DC offset suppression |
| US7746590B2 (en) * | 2004-10-06 | 2010-06-29 | Agere Systems Inc. | Current mirrors having fast turn-on time |
| JP4500185B2 (ja) * | 2005-03-02 | 2010-07-14 | セイコーインスツル株式会社 | オペアンプ |
| US7425867B2 (en) * | 2005-09-30 | 2008-09-16 | Agere Systems Inc. | Differential input/differential output converter circuit |
| EP1931032B1 (en) * | 2005-09-30 | 2012-10-03 | Fujitsu Limited | Bias circuit |
| WO2007107962A2 (en) * | 2006-03-23 | 2007-09-27 | Nxp B.V. | Differential amplifier with input stage inverting common-mode signals |
| DE102006034560B4 (de) * | 2006-07-26 | 2012-04-26 | Infineon Technologies Ag | Verstärkerstufe, Operationsverstärker und Verfahren zur Signalverstärkung |
| KR100833624B1 (ko) | 2007-03-26 | 2008-05-30 | 삼성전자주식회사 | 싱글 엔디드 2단 증폭기를 이용한 ａｂ급 전차동 증폭기 및증폭 방법 |
| KR100877626B1 (ko) * | 2007-05-02 | 2009-01-09 | 삼성전자주식회사 | 클래스 ａｂ 증폭기 및 이를 위한 입력 스테이지 회로 |
| US7554405B2 (en) * | 2007-05-02 | 2009-06-30 | Samsung Electronics Co., Ltd. | Adaptive biasing input stage and amplifiers including the same |
| US7557659B2 (en) * | 2007-10-19 | 2009-07-07 | Intersil Americas Inc. | Slew-enhanced input stages and amplifiers |
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| US8035448B1 (en) * | 2010-07-08 | 2011-10-11 | Freescale Semiconductor, Inc. | Differential amplifier that compensates for process variations |
| CN102629856B (zh) * | 2012-04-24 | 2015-04-22 | 成都启臣微电子有限公司 | 低电压差分信号接收器 |
| JP2015220689A (ja) * | 2014-05-20 | 2015-12-07 | 富士通株式会社 | 差動増幅回路 |
| CN105305970B (zh) * | 2015-11-19 | 2018-03-09 | 重庆大学 | 一种低功耗动态跨导补偿Class‑AB音频功率放大器 |
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| CN112564639B (zh) * | 2020-12-02 | 2024-06-07 | 广东美的白色家电技术创新中心有限公司 | 电器设备、电子器件及其差分放大电路 |
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| JPS6121607A (ja) * | 1984-07-10 | 1986-01-30 | Nec Corp | 相補型ｍｉｓｆｅｔを用いた演算増幅回路 |
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1998
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- 1998-11-12 CN CN98124737A patent/CN1115771C/zh not_active Expired - Fee Related
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- 1998-11-12 KR KR1019980048980A patent/KR100328375B1/ko not_active IP Right Cessation
- 1998-11-12 EP EP98121491A patent/EP0917284A3/en not_active Withdrawn
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