JP3111947B2 - 半導体装置、その製造方法 - Google Patents
半導体装置、その製造方法Info
- Publication number
- JP3111947B2 JP3111947B2 JP09295748A JP29574897A JP3111947B2 JP 3111947 B2 JP3111947 B2 JP 3111947B2 JP 09295748 A JP09295748 A JP 09295748A JP 29574897 A JP29574897 A JP 29574897A JP 3111947 B2 JP3111947 B2 JP 3111947B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- source
- conductivity type
- transistor
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 62
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 238000009792 diffusion process Methods 0.000 claims description 376
- 239000000758 substrate Substances 0.000 claims description 180
- 239000012535 impurity Substances 0.000 claims description 60
- 238000000034 method Methods 0.000 claims description 13
- 238000000605 extraction Methods 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims description 2
- 239000012212 insulator Substances 0.000 claims 1
- 229910044991 metal oxide Inorganic materials 0.000 claims 1
- 150000004706 metal oxides Chemical class 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 16
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 241000282376 Panthera tigris Species 0.000 description 1
- -1 Phosphorous ions Chemical class 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
Landscapes
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧なＣＭＯＳ
構造の半導体装置と、その製造方法とに関する。
構造の半導体装置と、その製造方法とに関する。
【０００２】
【従来の技術】従来、Ｐ型とＮ型との一対のＭＯＳトラ
ンジスタを一枚のＳＯＩ基板に形成したＣＭＯＳ構造の
半導体装置が各種用途に利用されている。このようなＣ
ＭＯＳ構造の半導体装置としても各種方式が存在する
が、例えば、プラズマディスプレイの駆動回路に利用さ
れるＣＭＯＳ回路は高耐圧が要求されるため、そのＰ型
とＮ型とのＭＯＳトランジスタをオフセット構造とする
ことが提案されている。
ンジスタを一枚のＳＯＩ基板に形成したＣＭＯＳ構造の
半導体装置が各種用途に利用されている。このようなＣ
ＭＯＳ構造の半導体装置としても各種方式が存在する
が、例えば、プラズマディスプレイの駆動回路に利用さ
れるＣＭＯＳ回路は高耐圧が要求されるため、そのＰ型
とＮ型とのＭＯＳトランジスタをオフセット構造とする
ことが提案されている。
【０００３】このようなＣＭＯＳ構造の半導体装置の一
従来例を図７ないし図１１を参照して以下に説明する。
なお、図７は半導体装置であるＣＭＯＳ回路の積層構造
を示す縦断正面図、図８ないし図１１はＣＭＯＳ回路の
製造工程を順番に示す縦断正面図である。
従来例を図７ないし図１１を参照して以下に説明する。
なお、図７は半導体装置であるＣＭＯＳ回路の積層構造
を示す縦断正面図、図８ないし図１１はＣＭＯＳ回路の
製造工程を順番に示す縦断正面図である。
【０００４】また、ここでは基板に対して各種層膜が形
成された方向を上方として装置構造を説明するが、これ
は説明を簡略化するために便宜的に定義するものであ
り、実際の装置の製造や使用の方向を限定するものでは
ない。さらに、ここではＰ型等において、より濃度が高
いものをＰ+型、低いものをＰ-型のように表記するの
で、Ｐ-はＰマイナスであってＰハイフンではない。
成された方向を上方として装置構造を説明するが、これ
は説明を簡略化するために便宜的に定義するものであ
り、実際の装置の製造や使用の方向を限定するものでは
ない。さらに、ここではＰ型等において、より濃度が高
いものをＰ+型、低いものをＰ-型のように表記するの
で、Ｐ-はＰマイナスであってＰハイフンではない。
【０００５】ここで半導体装置として例示するＣＭＯＳ
回路１は、図７に示すように、第一導電型であるＰ型の
一枚のＳＯＩ基板２を具備しており、このＳＯＩ基板２
に、第一導電型であるＰチャネルの第一トランジスタ３
と第二導電型であるＮチャネルの第二トランジスタ４と
が、両方ともオフセット型のＬＭＯＳ構造に形成されて
いる。
回路１は、図７に示すように、第一導電型であるＰ型の
一枚のＳＯＩ基板２を具備しており、このＳＯＩ基板２
に、第一導電型であるＰチャネルの第一トランジスタ３
と第二導電型であるＮチャネルの第二トランジスタ４と
が、両方ともオフセット型のＬＭＯＳ構造に形成されて
いる。
【０００６】ＳＯＩ基板２は、第一導電型であるＰ-型
の第一第二基板５，６を具備しており、これらの第一第
二基板５，６は、埋込酸化膜７を介して一体に接合され
ている。第一第二トランジスタ３，４は、ＳＯＩ基板２
の埋込酸化膜７より上方の第一基板５の内部のみに形成
されており、トレンチ溝８と積層酸化膜９とで絶縁分離
されている。
の第一第二基板５，６を具備しており、これらの第一第
二基板５，６は、埋込酸化膜７を介して一体に接合され
ている。第一第二トランジスタ３，４は、ＳＯＩ基板２
の埋込酸化膜７より上方の第一基板５の内部のみに形成
されており、トレンチ溝８と積層酸化膜９とで絶縁分離
されている。
【０００７】Ｐチャネルの第一トランジスタ３は、ソー
ス部１１、その内側に位置するゲート部１２、その中心
に位置するドレイン部１３、を具備しており、これらは
第一基板５の位置に形成された一つのＮ-ウェル１４上
に位置している。
ス部１１、その内側に位置するゲート部１２、その中心
に位置するドレイン部１３、を具備しており、これらは
第一基板５の位置に形成された一つのＮ-ウェル１４上
に位置している。
【０００８】第一トランジスタ３のソース部１１は、Ｎ
-ウェル１４上に位置するＰ型のソース拡散層２１、こ
の上面に位置するＰ+型のソースコンタクト拡散層２
２、この外側でＮ-ウェル１４上に位置するＮ+型のバッ
クゲートコンタクト拡散層２３、を具備しており、これ
らのコンタクト拡散層２２，２３上にソース電極２４が
位置している。
-ウェル１４上に位置するＰ型のソース拡散層２１、こ
の上面に位置するＰ+型のソースコンタクト拡散層２
２、この外側でＮ-ウェル１４上に位置するＮ+型のバッ
クゲートコンタクト拡散層２３、を具備しており、これ
らのコンタクト拡散層２２，２３上にソース電極２４が
位置している。
【０００９】第一トランジスタ３のドレイン部１３は、
Ｎ-ウェル１４上に位置するＰ型のドレインオフセット
拡散層２５と、その上面中央に位置するＰ+型のドレイ
ンコンタクト拡散層２６とを具備しており、このドレイ
ンコンタクト拡散層２６上にドレイン電極２７が位置し
ている。
Ｎ-ウェル１４上に位置するＰ型のドレインオフセット
拡散層２５と、その上面中央に位置するＰ+型のドレイ
ンコンタクト拡散層２６とを具備しており、このドレイ
ンコンタクト拡散層２６上にドレイン電極２７が位置し
ている。
【００１０】ドレインオフセット拡散層２５とソース拡
散層２１とは、各々のコンタクト拡散層２６，２２より
ゲート部１２側に突出しており、このオフセットされた
部分の上面にフィールド酸化膜２８が位置している。こ
のフィールド酸化膜２８の上面にはゲート電極２９が位
置しており、この上面にゲート引出電極３０が位置して
いる。
散層２１とは、各々のコンタクト拡散層２６，２２より
ゲート部１２側に突出しており、このオフセットされた
部分の上面にフィールド酸化膜２８が位置している。こ
のフィールド酸化膜２８の上面にはゲート電極２９が位
置しており、この上面にゲート引出電極３０が位置して
いる。
【００１１】上述のような構造のＰチャネルの第一トラ
ンジスタ３にＮチャネルの第二トランジスタ４が並設さ
れており、この第二トランジスタ４も、ソース部４１、
その内側に位置するゲート部４２、その中心に位置する
ドレイン部４３、を具備している。
ンジスタ３にＮチャネルの第二トランジスタ４が並設さ
れており、この第二トランジスタ４も、ソース部４１、
その内側に位置するゲート部４２、その中心に位置する
ドレイン部４３、を具備している。
【００１２】第二トランジスタ４のソース部４１では、
Ｐ-型の第一基板５の部分がソースベース層５０とされ
ており、この上にＰ型のソースシールド拡散層５１が位
置している。このソースシールド拡散層５１の上面の内
側と外側とにＮ+型のソースコンタクト拡散層５２とＮ+
型のバックゲートコンタクト拡散層５３とが位置してお
り、これらのコンタクト拡散層５２，５３上にソース電
極５４が位置している。
Ｐ-型の第一基板５の部分がソースベース層５０とされ
ており、この上にＰ型のソースシールド拡散層５１が位
置している。このソースシールド拡散層５１の上面の内
側と外側とにＮ+型のソースコンタクト拡散層５２とＮ+
型のバックゲートコンタクト拡散層５３とが位置してお
り、これらのコンタクト拡散層５２，５３上にソース電
極５４が位置している。
【００１３】第二トランジスタ４のドレイン部４３で
は、Ｐ-型の第一基板５の位置にＮ-型のドレインオフセ
ット拡散層５５が形成されている。このドレインオフセ
ット拡散層５５の上面中央にはＮ+型のドレインコンタ
クト拡散層５６が位置しており、このドレインコンタク
ト拡散層５６上にドレイン電極５７が位置している。
は、Ｐ-型の第一基板５の位置にＮ-型のドレインオフセ
ット拡散層５５が形成されている。このドレインオフセ
ット拡散層５５の上面中央にはＮ+型のドレインコンタ
クト拡散層５６が位置しており、このドレインコンタク
ト拡散層５６上にドレイン電極５７が位置している。
【００１４】第二トランジスタ４でも、ドレインオフセ
ット拡散層５５とソースシールド拡散層５１とは、各々
のコンタクト拡散層５６，５２よりゲート部４２側に突
出しており、このオフセットされた部分の上面に、フィ
ールド酸化膜５８およびゲート酸化膜５９が位置してい
る。これらの酸化膜５８，５９の上面にはゲート電極６
０が位置しており、この上面にゲート引出電極６１が位
置している。
ット拡散層５５とソースシールド拡散層５１とは、各々
のコンタクト拡散層５６，５２よりゲート部４２側に突
出しており、このオフセットされた部分の上面に、フィ
ールド酸化膜５８およびゲート酸化膜５９が位置してい
る。これらの酸化膜５８，５９の上面にはゲート電極６
０が位置しており、この上面にゲート引出電極６１が位
置している。
【００１５】なお、上述のような構造の第一第二トラン
ジスタ３，４の各電極２４，２７，３０，５４，５７，
６１は、積層酸化膜９を貫通しており、その表面にはア
イソレーション（図示せず）が位置している。ただし、
このアイソレーションは部分的に除去されて電極２４等
が露出しているので、その部分が接続パッド（図示せ
ず）とされている。
ジスタ３，４の各電極２４，２７，３０，５４，５７，
６１は、積層酸化膜９を貫通しており、その表面にはア
イソレーション（図示せず）が位置している。ただし、
このアイソレーションは部分的に除去されて電極２４等
が露出しているので、その部分が接続パッド（図示せ
ず）とされている。
【００１６】上述のような構造のＣＭＯＳ回路１では、
Ｐチャネルの第一トランジスタ３とＮチャネルの第二ト
ランジスタ４との両方がＬＭＯＳ構造に形成されている
ので、その各々で電流がソース電極２４，５４からドレ
イン電極２７，５７までゲート部１２を介して横方向に
通電される。
Ｐチャネルの第一トランジスタ３とＮチャネルの第二ト
ランジスタ４との両方がＬＭＯＳ構造に形成されている
ので、その各々で電流がソース電極２４，５４からドレ
イン電極２７，５７までゲート部１２を介して横方向に
通電される。
【００１７】さらに、各トランジスタ３，４の両方と
も、ドレインオフセット拡散層２５，５５がフィールド
酸化膜２８，５９やフィールド酸化膜５８の下面まで延
長されたオフセット構造に形成されているので、その耐
圧が増強されて高電圧のスイッチングなどが可能となっ
ている。
も、ドレインオフセット拡散層２５，５５がフィールド
酸化膜２８，５９やフィールド酸化膜５８の下面まで延
長されたオフセット構造に形成されているので、その耐
圧が増強されて高電圧のスイッチングなどが可能となっ
ている。
【００１８】ここで、上述のような構造のＣＭＯＳ回路
１の製造方法の一例を、図８ないし図１１を参照して以
下に簡単に説明する。まず、Ｐ-型のシリコン製の二枚
の基板５，６を用意し、これらを膜厚２(μｍ)程度のＳ
ＩＯ2フィルムからなる埋込酸化膜７を介して一体に接
合し、図８(ａ)に示すように、第一基板５を５(μｍ)程
度の板厚に研磨して一枚のＳＯＩ基板２を形成する。
１の製造方法の一例を、図８ないし図１１を参照して以
下に簡単に説明する。まず、Ｐ-型のシリコン製の二枚
の基板５，６を用意し、これらを膜厚２(μｍ)程度のＳ
ＩＯ2フィルムからなる埋込酸化膜７を介して一体に接
合し、図８(ａ)に示すように、第一基板５を５(μｍ)程
度の板厚に研磨して一枚のＳＯＩ基板２を形成する。
【００１９】つぎに、同図(ｂ)に示すように、第一基板
５の上面全域に熱酸化膜（図示せず）を形成してからパ
ターニングして所定形状のマスク７１を形成し、その開
口部から第一基板５の内部に不純物としてリンをイオン
注入する。これを熱処理して第一基板５に注入したリン
を埋込酸化膜７の上面の位置まで拡散させ、第一トラン
ジスタ３のＮ-ウェル１４と第二トランジスタ４のドレ
インオフセット拡散層５５とを同時に形成する。
５の上面全域に熱酸化膜（図示せず）を形成してからパ
ターニングして所定形状のマスク７１を形成し、その開
口部から第一基板５の内部に不純物としてリンをイオン
注入する。これを熱処理して第一基板５に注入したリン
を埋込酸化膜７の上面の位置まで拡散させ、第一トラン
ジスタ３のＮ-ウェル１４と第二トランジスタ４のドレ
インオフセット拡散層５５とを同時に形成する。
【００２０】つぎに、図９(ａ)に示すように、上述のマ
スク７１を除去してから他形状のマスク７２を再度形成
し、その開口部から第一基板５に不純物としてボロンを
イオン注入する。これも熱処理して表面から１〜２(μ
ｍ)程度の深度まで拡散させ、第一トランジスタ３のＰ
型のソース拡散層２１とドレインオフセット拡散層２５
および第二トランジスタ４のソースシールド拡散層５１
を同時に形成する。
スク７１を除去してから他形状のマスク７２を再度形成
し、その開口部から第一基板５に不純物としてボロンを
イオン注入する。これも熱処理して表面から１〜２(μ
ｍ)程度の深度まで拡散させ、第一トランジスタ３のＰ
型のソース拡散層２１とドレインオフセット拡散層２５
および第二トランジスタ４のソースシールド拡散層５１
を同時に形成する。
【００２１】つぎに、マスク７２を除去してから窒化物
により所定形状のマスク（図示せず）を形成し、同図
(ｂ)に示すように、ＬＯＣＯＳ(Ｌocal Ｏxidation o
f theＳurface、または、Ｌocal Ｏxidization of
Ｓilicon)法によりフィールド酸化膜２８，５８を０．
５〜１．０(μｍ)程度の膜厚に形成する。
により所定形状のマスク（図示せず）を形成し、同図
(ｂ)に示すように、ＬＯＣＯＳ(Ｌocal Ｏxidation o
f theＳurface、または、Ｌocal Ｏxidization of
Ｓilicon)法によりフィールド酸化膜２８，５８を０．
５〜１．０(μｍ)程度の膜厚に形成する。
【００２２】つぎに、上面全域に熱酸化膜およびポリシ
リコン膜をＣＶＤ(Ｃhemical Ｖapor Ｄeposition)法
で形成し、リンの拡散でポリシリコン膜に導電性を付与
する。これで導電膜となったポリシリコン膜と熱酸化膜
とを一度にパターニングし、図１０(ａ)に示すように、
熱酸化膜により第二トランジスタ３のゲート酸化膜５９
を形成するとともにポリシリコン膜により第一第二トラ
ンジスタ３，４のゲート電極２９，６０を形成する。
リコン膜をＣＶＤ(Ｃhemical Ｖapor Ｄeposition)法
で形成し、リンの拡散でポリシリコン膜に導電性を付与
する。これで導電膜となったポリシリコン膜と熱酸化膜
とを一度にパターニングし、図１０(ａ)に示すように、
熱酸化膜により第二トランジスタ３のゲート酸化膜５９
を形成するとともにポリシリコン膜により第一第二トラ
ンジスタ３，４のゲート電極２９，６０を形成する。
【００２３】つぎに、前述と同様に所定形状のマスク
（図示せず）を形成してリンやボロンなどを各部に適宜
注入することにより、同図(ｂ)に示すように、第一第二
トランジスタ３，４の各コンタクト拡散層２２，２３，
２６，５２，５３，５６を形成する。
（図示せず）を形成してリンやボロンなどを各部に適宜
注入することにより、同図(ｂ)に示すように、第一第二
トランジスタ３，４の各コンタクト拡散層２２，２３，
２６，５２，５３，５６を形成する。
【００２４】つぎに、図１１(ａ)に示すように、膜厚数
１００(ｎｍ)の酸化膜をＣＶＤ法で形成してからパター
ニングしてマスク７３を形成し、シリコンエッチングに
より第一第二トランジスタ３，４の外周にトレンチ溝８
を形成する。さらに、同図(ｂ)に示すように、トレンチ
溝８を埋め込むように酸化膜を１〜２(μｍ)の膜厚に積
層して積層酸化膜９を形成し、第一第二トランジスタ
３，４を絶縁分離する。
１００(ｎｍ)の酸化膜をＣＶＤ法で形成してからパター
ニングしてマスク７３を形成し、シリコンエッチングに
より第一第二トランジスタ３，４の外周にトレンチ溝８
を形成する。さらに、同図(ｂ)に示すように、トレンチ
溝８を埋め込むように酸化膜を１〜２(μｍ)の膜厚に積
層して積層酸化膜９を形成し、第一第二トランジスタ
３，４を絶縁分離する。
【００２５】そして、図７に示すように、積層酸化膜９
の各所にコンタクトホールを形成してからアルミニウム
のスパッタリング等で第一第二トランジスタ３，４の各
電極２４，２７，３０，５４，５７，６１を膜厚０．５
〜２．０(μｍ)程度に形成することで、ＣＭＯＳ回路１
が完成する。
の各所にコンタクトホールを形成してからアルミニウム
のスパッタリング等で第一第二トランジスタ３，４の各
電極２４，２７，３０，５４，５７，６１を膜厚０．５
〜２．０(μｍ)程度に形成することで、ＣＭＯＳ回路１
が完成する。
【００２６】
【発明が解決しようとする課題】上述のＣＭＯＳ回路１
では、ＰチャネルとＮチャネルとの第一第二トランジス
タ３，４の耐圧を向上させるため、その両方をＬＭＯＳ
構造でオフセット型に形成している。しかし、上述した
構造のＣＭＯＳ回路１では、実際にはＰチャネルの第一
トランジスタ３はＮチャネルの第二トランジスタ４に比
較して耐圧が低下しており、オン抵抗も高い。
では、ＰチャネルとＮチャネルとの第一第二トランジス
タ３，４の耐圧を向上させるため、その両方をＬＭＯＳ
構造でオフセット型に形成している。しかし、上述した
構造のＣＭＯＳ回路１では、実際にはＰチャネルの第一
トランジスタ３はＮチャネルの第二トランジスタ４に比
較して耐圧が低下しており、オン抵抗も高い。
【００２７】つまり、第一トランジスタ３の耐圧は、ド
レインオフセット拡散層２５とＮ-ウェル１４との接合
状態に左右され、第二トランジスタ４の耐圧は、ドレイ
ンオフセット拡散層５５とソースベース層５０との接合
状態に左右される。第二トランジスタ４の場合、接合が
形成される二層５０，５５のうち、不純物の拡散はドレ
インオフセット拡散層５５の一度だけなので、耐圧が安
定している。
レインオフセット拡散層２５とＮ-ウェル１４との接合
状態に左右され、第二トランジスタ４の耐圧は、ドレイ
ンオフセット拡散層５５とソースベース層５０との接合
状態に左右される。第二トランジスタ４の場合、接合が
形成される二層５０，５５のうち、不純物の拡散はドレ
インオフセット拡散層５５の一度だけなので、耐圧が安
定している。
【００２８】一方、第一トランジスタ３の場合、上述の
接合箇所はＰ-型の第一基板５にリン等が拡散されたＮ-
ウェル１４と、これにボロン等が拡散されたＰ型のドレ
インオフセット拡散層２５となる。このため、第一トラ
ンジスタ３では、不純物の拡散が二層１４，２５の両方
で行われており、特に、ドレインオフセット拡散層２５
では二度まで行われているので、耐圧を安定させること
が困難である。
接合箇所はＰ-型の第一基板５にリン等が拡散されたＮ-
ウェル１４と、これにボロン等が拡散されたＰ型のドレ
インオフセット拡散層２５となる。このため、第一トラ
ンジスタ３では、不純物の拡散が二層１４，２５の両方
で行われており、特に、ドレインオフセット拡散層２５
では二度まで行われているので、耐圧を安定させること
が困難である。
【００２９】さらに、トランジスタ３，４の耐圧は上述
の接合箇所の曲率半径にも左右されるが、第二トランジ
スタ４の深いドレインオフセット拡散層５５に比較して
第一トランジスタ３の浅いドレインオフセット拡散層２
５は接合境界の曲率半径も小さいため、この点でも第一
トランジスタ３は耐圧が低下している。
の接合箇所の曲率半径にも左右されるが、第二トランジ
スタ４の深いドレインオフセット拡散層５５に比較して
第一トランジスタ３の浅いドレインオフセット拡散層２
５は接合境界の曲率半径も小さいため、この点でも第一
トランジスタ３は耐圧が低下している。
【００３０】また、上述のように第一トランジスタ３は
耐圧が低いので、ドレインオフセット拡散層２５を小型
化することができない。このため、第一トランジスタ３
の占有面積を小型化することができず、ＣＭＯＳ回路１
は、全体のチップ面積を小型化することが困難である。
従って、構造が複雑で高価なＳＯＩ基板２の使用量を削
減することができず、ＣＭＯＳ回路１は生産性の向上が
困難である。
耐圧が低いので、ドレインオフセット拡散層２５を小型
化することができない。このため、第一トランジスタ３
の占有面積を小型化することができず、ＣＭＯＳ回路１
は、全体のチップ面積を小型化することが困難である。
従って、構造が複雑で高価なＳＯＩ基板２の使用量を削
減することができず、ＣＭＯＳ回路１は生産性の向上が
困難である。
【００３１】しかも、第二トランジスタ４は、ドレイン
電流が広く深いドレインオフセット拡散層５５を通電さ
れるのでオン抵抗が低いが、第一トランジスタ３は、狭
く浅いドレインオフセット拡散層２５を通電されるので
オン抵抗も高い。
電流が広く深いドレインオフセット拡散層５５を通電さ
れるのでオン抵抗が低いが、第一トランジスタ３は、狭
く浅いドレインオフセット拡散層２５を通電されるので
オン抵抗も高い。
【００３２】本発明は上述のような課題に鑑みてなされ
たものであり、良好な耐圧を安定に確保することがで
き、オン抵抗も低減されている半導体装置、その製造方
法を提供することを目的とする。
たものであり、良好な耐圧を安定に確保することがで
き、オン抵抗も低減されている半導体装置、その製造方
法を提供することを目的とする。
【００３３】
【課題を解決するための手段】本発明の一の半導体装置
は、第一導電型の第一第二基板が埋込酸化膜を介して一
体に接合された一枚のＳＯＩ基板にＭＯＳ構造の第一導
電型と第二導電型との一対のオフセット型のトランジス
タが相互に絶縁分離されて形成されているＣＭＯＳ構造
の半導体装置において、第二導電型の前記トランジスタ
は、前記第一基板からなるソースベース層と不純物が拡
散された前記第一基板からなるドレインオフセット拡散
層とを具備したＬＭＯＳ構造に形成されており、第一導
電型の前記トランジスタは、不純物が拡散された前記第
一基板からなるソースベース層と前記第一基板からなる
ドレインベース層とを具備したＬＤＭＯＳ構造に形成さ
れている。
は、第一導電型の第一第二基板が埋込酸化膜を介して一
体に接合された一枚のＳＯＩ基板にＭＯＳ構造の第一導
電型と第二導電型との一対のオフセット型のトランジス
タが相互に絶縁分離されて形成されているＣＭＯＳ構造
の半導体装置において、第二導電型の前記トランジスタ
は、前記第一基板からなるソースベース層と不純物が拡
散された前記第一基板からなるドレインオフセット拡散
層とを具備したＬＭＯＳ構造に形成されており、第一導
電型の前記トランジスタは、不純物が拡散された前記第
一基板からなるソースベース層と前記第一基板からなる
ドレインベース層とを具備したＬＤＭＯＳ構造に形成さ
れている。
【００３４】従って、ＬＤＭＯＳ構造のトランジスタで
は、ソース拡散層とは別個に専用のソースベース拡散層
が第一基板の位置に形成され、このソースベース拡散層
と接合されるドレインベース層も第一基板の位置に形成
される。このドレインベース層がドレインオフセット拡
散層と同一に機能するので、ＬＤＭＯＳ構造の第一導電
型のトランジスタは、第二導電型のトランジスタと同様
に耐圧が安定して高くオン抵抗が低い構造に形成され
る。なお、本発明で云う第一導電型とは、いわゆるＰ型
とＮ型との任意の一方を意味しており、第二導電型とは
他方を意味している。
は、ソース拡散層とは別個に専用のソースベース拡散層
が第一基板の位置に形成され、このソースベース拡散層
と接合されるドレインベース層も第一基板の位置に形成
される。このドレインベース層がドレインオフセット拡
散層と同一に機能するので、ＬＤＭＯＳ構造の第一導電
型のトランジスタは、第二導電型のトランジスタと同様
に耐圧が安定して高くオン抵抗が低い構造に形成され
る。なお、本発明で云う第一導電型とは、いわゆるＰ型
とＮ型との任意の一方を意味しており、第二導電型とは
他方を意味している。
【００３５】本発明の他の半導体装置は、第一導電型の
第一第二基板が埋込酸化膜を介して一体に接合された一
枚のＳＯＩ基板にＭＯＳ構造の第一導電型と第二導電型
との一対のオフセット型のトランジスタが相互に絶縁分
離されて形成されているＣＭＯＳ構造の半導体装置にお
いて、第二導電型の前記トランジスタが、前記第一基板
からなる第一導電型のソースベース層と、該ソースベー
ス層上に位置する第二導電型のソースコンタクト拡散層
と、該ソースコンタクト拡散層上と前記ソースベース層
上とに位置するゲート酸化膜と、不純物が拡散された前
記第一基板で形成されて前記ゲート酸化膜下まで延長さ
れた第二導電型のドレインオフセット拡散層と、を具備
しており、第一導電型の前記トランジスタが、不純物が
拡散された前記第一基板で形成された第二導電型のソー
スベース拡散層と、該ソースベース拡散層上に位置する
第一導電型のソース拡散層と、該ソース拡散層に導通し
たソース電極と、前記ソース拡散層上と前記ソースベー
ス拡散層上とに位置してゲート酸化膜を兼用したフィー
ルド酸化膜と、該フィールド酸化膜上に位置するゲート
電極と、前記第一基板からなる第一導電型のドレインベ
ース層と、該ドレインベース層上に位置して前記フィー
ルド酸化膜下まで延長された第一導電型のドレインオフ
セット拡散層と、該ドレインオフセット拡散層に導通し
たドレイン電極と、を具備している。
第一第二基板が埋込酸化膜を介して一体に接合された一
枚のＳＯＩ基板にＭＯＳ構造の第一導電型と第二導電型
との一対のオフセット型のトランジスタが相互に絶縁分
離されて形成されているＣＭＯＳ構造の半導体装置にお
いて、第二導電型の前記トランジスタが、前記第一基板
からなる第一導電型のソースベース層と、該ソースベー
ス層上に位置する第二導電型のソースコンタクト拡散層
と、該ソースコンタクト拡散層上と前記ソースベース層
上とに位置するゲート酸化膜と、不純物が拡散された前
記第一基板で形成されて前記ゲート酸化膜下まで延長さ
れた第二導電型のドレインオフセット拡散層と、を具備
しており、第一導電型の前記トランジスタが、不純物が
拡散された前記第一基板で形成された第二導電型のソー
スベース拡散層と、該ソースベース拡散層上に位置する
第一導電型のソース拡散層と、該ソース拡散層に導通し
たソース電極と、前記ソース拡散層上と前記ソースベー
ス拡散層上とに位置してゲート酸化膜を兼用したフィー
ルド酸化膜と、該フィールド酸化膜上に位置するゲート
電極と、前記第一基板からなる第一導電型のドレインベ
ース層と、該ドレインベース層上に位置して前記フィー
ルド酸化膜下まで延長された第一導電型のドレインオフ
セット拡散層と、該ドレインオフセット拡散層に導通し
たドレイン電極と、を具備している。
【００３６】従って、第一導電型のトランジスタが、ソ
ース拡散層とは別個に専用のソースベース拡散層を第一
基板の位置に具備しており、このソースベース拡散層と
接合されるドレインベース層も第一基板の位置に具備し
ている。このドレインベース層がドレインオフセット拡
散層と同一に機能するので、第一導電型のトランジスタ
は、第二導電型のトランジスタと同様に耐圧が安定して
高くオン抵抗が低い構造に形成されている。
ース拡散層とは別個に専用のソースベース拡散層を第一
基板の位置に具備しており、このソースベース拡散層と
接合されるドレインベース層も第一基板の位置に具備し
ている。このドレインベース層がドレインオフセット拡
散層と同一に機能するので、第一導電型のトランジスタ
は、第二導電型のトランジスタと同様に耐圧が安定して
高くオン抵抗が低い構造に形成されている。
【００３７】本発明の他の半導体装置は、第一導電型の
第一第二基板が埋込酸化膜を介して一体に接合された一
枚のＳＯＩ基板にＭＯＳ構造の第一導電型と第二導電型
との一対のオフセット型のトランジスタが相互に絶縁分
離されて形成されているＣＭＯＳ構造の半導体装置にお
いて、第二導電型の前記トランジスタが、前記第一基板
からなる第一導電型のソースベース層と、該ソースベー
ス層上に位置する第二導電型のソースコンタクト拡散層
と、該ソースコンタクト拡散層に導通したソース電極
と、前記ソースコンタクト拡散層上と前記ソースベース
層上とに位置するゲート酸化膜と、該ゲート酸化膜上に
位置するゲート電極と、不純物が拡散された前記第一基
板で形成されて前記ゲート酸化膜下まで延長された第二
導電型のドレインオフセット拡散層と、該ドレインオフ
セット拡散層に導通したドレイン電極と、を具備してお
り、第一導電型の前記トランジスタが、不純物が拡散さ
れた前記第一基板で形成された第二導電型のソースベー
ス拡散層と、該ソースベース拡散層上に位置する第一導
電型のソース拡散層と、該ソース拡散層に導通したソー
ス電極と、前記ソース拡散層上と前記ソースベース拡散
層上とに位置してゲート酸化膜を兼用したフィールド酸
化膜と、該フィールド酸化膜上に位置するゲート電極
と、前記第一基板からなる第一導電型のドレインベース
層と、該ドレインベース層上に位置して前記フィールド
酸化膜下まで延長された第一導電型のドレインオフセッ
ト拡散層と、該ドレインオフセット拡散層に導通したド
レイン電極と、を具備している。
第一第二基板が埋込酸化膜を介して一体に接合された一
枚のＳＯＩ基板にＭＯＳ構造の第一導電型と第二導電型
との一対のオフセット型のトランジスタが相互に絶縁分
離されて形成されているＣＭＯＳ構造の半導体装置にお
いて、第二導電型の前記トランジスタが、前記第一基板
からなる第一導電型のソースベース層と、該ソースベー
ス層上に位置する第二導電型のソースコンタクト拡散層
と、該ソースコンタクト拡散層に導通したソース電極
と、前記ソースコンタクト拡散層上と前記ソースベース
層上とに位置するゲート酸化膜と、該ゲート酸化膜上に
位置するゲート電極と、不純物が拡散された前記第一基
板で形成されて前記ゲート酸化膜下まで延長された第二
導電型のドレインオフセット拡散層と、該ドレインオフ
セット拡散層に導通したドレイン電極と、を具備してお
り、第一導電型の前記トランジスタが、不純物が拡散さ
れた前記第一基板で形成された第二導電型のソースベー
ス拡散層と、該ソースベース拡散層上に位置する第一導
電型のソース拡散層と、該ソース拡散層に導通したソー
ス電極と、前記ソース拡散層上と前記ソースベース拡散
層上とに位置してゲート酸化膜を兼用したフィールド酸
化膜と、該フィールド酸化膜上に位置するゲート電極
と、前記第一基板からなる第一導電型のドレインベース
層と、該ドレインベース層上に位置して前記フィールド
酸化膜下まで延長された第一導電型のドレインオフセッ
ト拡散層と、該ドレインオフセット拡散層に導通したド
レイン電極と、を具備している。
【００３８】従って、第一導電型のトランジスタが、ソ
ース拡散層とは別個に専用のソースベース拡散層を第一
基板の位置に具備しており、このソースベース拡散層と
接合されるドレインベース層も第一基板の位置に具備し
ている。このドレインベース層がドレインオフセット拡
散層と同一に機能するので、第一導電型のトランジスタ
は、第二導電型のトランジスタと同様に耐圧が安定して
高くオン抵抗が低い構造に形成されている。
ース拡散層とは別個に専用のソースベース拡散層を第一
基板の位置に具備しており、このソースベース拡散層と
接合されるドレインベース層も第一基板の位置に具備し
ている。このドレインベース層がドレインオフセット拡
散層と同一に機能するので、第一導電型のトランジスタ
は、第二導電型のトランジスタと同様に耐圧が安定して
高くオン抵抗が低い構造に形成されている。
【００３９】本発明の他の半導体装置は、第一導電型の
第一第二基板が埋込酸化膜を介して一体に接合された一
枚のＳＯＩ基板にＭＯＳ構造の第一導電型と第二導電型
との一対のオフセット型のトランジスタが相互に絶縁分
離されて形成されているＣＭＯＳ構造の半導体装置にお
いて、第二導電型の前記トランジスタが、前記第一基板
からなる第一導電型のソースベース層と、該ソースベー
ス層上に位置する第一導電型のソースシールド拡散層
と、該ソースシールド拡散層上に位置する第二導電型の
ソースコンタクト拡散層と、該ソースコンタクト拡散層
に隣接して前記ソースシールド拡散層上に位置する第一
導電型のバックゲートコンタクト拡散層と、該バックゲ
ートコンタクト拡散層および前記ソースコンタクト拡散
層上に位置するソース電極と、前記ソースコンタクト拡
散層上と前記ソースベース層上とに位置するゲート酸化
膜と、該ゲート酸化膜上に位置するゲート電極と、該ゲ
ート電極上に位置するゲート引出電極と、不純物が拡散
された前記第一基板で形成されて前記ゲート酸化膜下ま
で延長された第二導電型のドレインオフセット拡散層
と、該ドレインオフセット拡散層上に位置する第二導電
型のドレインコンタクト拡散層と、該ドレインコンタク
ト拡散層上に位置するドレイン電極と、を具備してお
り、第一導電型の前記トランジスタが、不純物が拡散さ
れた前記第一基板で形成された第二導電型のソースベー
ス拡散層と、該ソースベース拡散層上に位置する第一導
電型のソース拡散層と、該ソース拡散層上に位置する第
一導電型のソースコンタクト拡散層と、該ソースコンタ
クト拡散層に隣接して前記ソースベース拡散層上に位置
する第二導電型のバックゲートコンタクト拡散層と、前
記ソースコンタクト拡散層および前記バックゲートコン
タクト拡散層上に位置するソース電極と、前記ソース拡
散層上と前記ソースベース拡散層上とに位置してゲート
酸化膜を兼用したフィールド酸化膜と、該フィールド酸
化膜上に位置するゲート電極と、該ゲート電極上に位置
するゲート引出電極と、前記第一基板からなる第一導電
型のドレインベース層と、該ドレインベース層上に位置
して前記フィールド酸化膜下まで延長された第一導電型
のドレインオフセット拡散層と、該ドレインオフセット
拡散層上に位置する第一導電型のドレインコンタクト拡
散層と、該ドレインコンタクト拡散層上に位置するドレ
イン電極と、を具備している。
第一第二基板が埋込酸化膜を介して一体に接合された一
枚のＳＯＩ基板にＭＯＳ構造の第一導電型と第二導電型
との一対のオフセット型のトランジスタが相互に絶縁分
離されて形成されているＣＭＯＳ構造の半導体装置にお
いて、第二導電型の前記トランジスタが、前記第一基板
からなる第一導電型のソースベース層と、該ソースベー
ス層上に位置する第一導電型のソースシールド拡散層
と、該ソースシールド拡散層上に位置する第二導電型の
ソースコンタクト拡散層と、該ソースコンタクト拡散層
に隣接して前記ソースシールド拡散層上に位置する第一
導電型のバックゲートコンタクト拡散層と、該バックゲ
ートコンタクト拡散層および前記ソースコンタクト拡散
層上に位置するソース電極と、前記ソースコンタクト拡
散層上と前記ソースベース層上とに位置するゲート酸化
膜と、該ゲート酸化膜上に位置するゲート電極と、該ゲ
ート電極上に位置するゲート引出電極と、不純物が拡散
された前記第一基板で形成されて前記ゲート酸化膜下ま
で延長された第二導電型のドレインオフセット拡散層
と、該ドレインオフセット拡散層上に位置する第二導電
型のドレインコンタクト拡散層と、該ドレインコンタク
ト拡散層上に位置するドレイン電極と、を具備してお
り、第一導電型の前記トランジスタが、不純物が拡散さ
れた前記第一基板で形成された第二導電型のソースベー
ス拡散層と、該ソースベース拡散層上に位置する第一導
電型のソース拡散層と、該ソース拡散層上に位置する第
一導電型のソースコンタクト拡散層と、該ソースコンタ
クト拡散層に隣接して前記ソースベース拡散層上に位置
する第二導電型のバックゲートコンタクト拡散層と、前
記ソースコンタクト拡散層および前記バックゲートコン
タクト拡散層上に位置するソース電極と、前記ソース拡
散層上と前記ソースベース拡散層上とに位置してゲート
酸化膜を兼用したフィールド酸化膜と、該フィールド酸
化膜上に位置するゲート電極と、該ゲート電極上に位置
するゲート引出電極と、前記第一基板からなる第一導電
型のドレインベース層と、該ドレインベース層上に位置
して前記フィールド酸化膜下まで延長された第一導電型
のドレインオフセット拡散層と、該ドレインオフセット
拡散層上に位置する第一導電型のドレインコンタクト拡
散層と、該ドレインコンタクト拡散層上に位置するドレ
イン電極と、を具備している。
【００４０】従って、第一導電型のトランジスタが、ソ
ース拡散層とは別個に専用のソースベース拡散層を第一
基板の位置に具備しており、このソースベース拡散層と
接合されるドレインベース層も第一基板の位置に具備し
ている。このドレインベース層がドレインオフセット拡
散層と同一に機能するので、第一導電型のトランジスタ
は、第二導電型のトランジスタと同様に耐圧が安定して
高くオン抵抗が低い構造に形成されている。
ース拡散層とは別個に専用のソースベース拡散層を第一
基板の位置に具備しており、このソースベース拡散層と
接合されるドレインベース層も第一基板の位置に具備し
ている。このドレインベース層がドレインオフセット拡
散層と同一に機能するので、第一導電型のトランジスタ
は、第二導電型のトランジスタと同様に耐圧が安定して
高くオン抵抗が低い構造に形成されている。
【００４１】上述のような半導体装置における他の発明
としては、第一導電型の前記トランジスタのソースベー
ス拡散層と第二導電型の前記トランジスタのドレインオ
フセット拡散層とが前記第一基板の表面から前記埋込酸
化膜の表面まで位置している。
としては、第一導電型の前記トランジスタのソースベー
ス拡散層と第二導電型の前記トランジスタのドレインオ
フセット拡散層とが前記第一基板の表面から前記埋込酸
化膜の表面まで位置している。
【００４２】従って、半導体装置の製造工程において、
第一導電型のトランジスタのソースベース拡散層と第二
導電型のトランジスタのドレインオフセット拡散層と不
純物の拡散により第一基板に形成するとき、この不純物
の拡散が埋込酸化膜の位置で停止するので、これらの拡
散層が一定の形状に安定して形成される。
第一導電型のトランジスタのソースベース拡散層と第二
導電型のトランジスタのドレインオフセット拡散層と不
純物の拡散により第一基板に形成するとき、この不純物
の拡散が埋込酸化膜の位置で停止するので、これらの拡
散層が一定の形状に安定して形成される。
【００４３】本発明の一の半導体装置の製造方法は、第
一導電型の第一第二基板が埋込酸化膜を介して一体に接
合された一枚のＳＯＩ基板にＭＯＳ構造の第一導電型と
第二導電型との一対のオフセット型のトランジスタを相
互に絶縁分離して形成するＣＭＯＳ構造の半導体装置の
製造方法において、第二導電型の前記トランジスタを前
記第一基板からなるソースベース層と不純物が拡散され
た前記第一基板からなるドレインオフセット拡散層とを
具備したＬＭＯＳ構造に形成するとともに、第一導電型
の前記トランジスタを不純物が拡散された前記第一基板
からなるソースベース層と前記第一基板からなるドレイ
ンベース層とを具備したＬＤＭＯＳ構造に形成するよう
にした。
一導電型の第一第二基板が埋込酸化膜を介して一体に接
合された一枚のＳＯＩ基板にＭＯＳ構造の第一導電型と
第二導電型との一対のオフセット型のトランジスタを相
互に絶縁分離して形成するＣＭＯＳ構造の半導体装置の
製造方法において、第二導電型の前記トランジスタを前
記第一基板からなるソースベース層と不純物が拡散され
た前記第一基板からなるドレインオフセット拡散層とを
具備したＬＭＯＳ構造に形成するとともに、第一導電型
の前記トランジスタを不純物が拡散された前記第一基板
からなるソースベース層と前記第一基板からなるドレイ
ンベース層とを具備したＬＤＭＯＳ構造に形成するよう
にした。
【００４４】従って、ＬＤＭＯＳ構造のトランジスタ
は、ソース拡散層とは別個に専用のソースベース拡散層
が第一基板の位置に形成され、このソースベース拡散層
と接合されるドレインベース層も第一基板の位置に形成
される。このドレインベース層がドレインオフセット拡
散層と同一に機能するので、ＬＤＭＯＳ構造の第一導電
型のトランジスタは、第二導電型のトランジスタと同様
に耐圧が安定して高くオン抵抗が低い構造に形成され
る。
は、ソース拡散層とは別個に専用のソースベース拡散層
が第一基板の位置に形成され、このソースベース拡散層
と接合されるドレインベース層も第一基板の位置に形成
される。このドレインベース層がドレインオフセット拡
散層と同一に機能するので、ＬＤＭＯＳ構造の第一導電
型のトランジスタは、第二導電型のトランジスタと同様
に耐圧が安定して高くオン抵抗が低い構造に形成され
る。
【００４５】上述のような半導体装置の製造方法におけ
る他の発明としては、第二導電型の前記トランジスタ
は、前記第一基板からなる第一導電型のソースベース層
と、該ソースベース層上に位置する第二導電型のソース
コンタクト拡散層と、該ソースコンタクト拡散層上と前
記ソースベース層上とに位置するゲート酸化膜と、不純
物が拡散された前記第一基板で形成されて前記ゲート酸
化膜下まで延長された第二導電型のドレインオフセット
拡散層とが形成され、第一導電型の前記トランジスタ
は、不純物が拡散された前記第一基板で形成された第二
導電型のソースベース拡散層と、該ソースベース拡散層
上に位置する第一導電型のソース拡散層と、該ソース拡
散層に導通したソース電極と、前記ソース拡散層上と前
記ソースベース拡散層上とに位置してゲート酸化膜を兼
用したフィールド酸化膜と、該フィールド酸化膜上に位
置するゲート電極と、前記第一基板からなる第一導電型
のドレインベース層と、該ドレインベース層上に位置し
て前記フィールド酸化膜下まで延長された第一導電型の
ドレインオフセット拡散層と、該ドレインオフセット拡
散層に導通したドレイン電極とが形成される。
る他の発明としては、第二導電型の前記トランジスタ
は、前記第一基板からなる第一導電型のソースベース層
と、該ソースベース層上に位置する第二導電型のソース
コンタクト拡散層と、該ソースコンタクト拡散層上と前
記ソースベース層上とに位置するゲート酸化膜と、不純
物が拡散された前記第一基板で形成されて前記ゲート酸
化膜下まで延長された第二導電型のドレインオフセット
拡散層とが形成され、第一導電型の前記トランジスタ
は、不純物が拡散された前記第一基板で形成された第二
導電型のソースベース拡散層と、該ソースベース拡散層
上に位置する第一導電型のソース拡散層と、該ソース拡
散層に導通したソース電極と、前記ソース拡散層上と前
記ソースベース拡散層上とに位置してゲート酸化膜を兼
用したフィールド酸化膜と、該フィールド酸化膜上に位
置するゲート電極と、前記第一基板からなる第一導電型
のドレインベース層と、該ドレインベース層上に位置し
て前記フィールド酸化膜下まで延長された第一導電型の
ドレインオフセット拡散層と、該ドレインオフセット拡
散層に導通したドレイン電極とが形成される。
【００４６】従って、第一導電型のトランジスタは第一
基板の位置にソースベース拡散層とドレインベース層と
が別個に形成され、第二導電型のトランジスタも第一基
板の位置にソースベース層とドレインオフセット拡散層
とが別個に形成されるので、第一導電型と第二導電型と
のトランジスタが、同様に耐圧が高くオン抵抗が低い構
造に形成される。
基板の位置にソースベース拡散層とドレインベース層と
が別個に形成され、第二導電型のトランジスタも第一基
板の位置にソースベース層とドレインオフセット拡散層
とが別個に形成されるので、第一導電型と第二導電型と
のトランジスタが、同様に耐圧が高くオン抵抗が低い構
造に形成される。
【００４７】本発明の他の半導体装置の製造方法は、第
一導電型の第一第二基板が埋込酸化膜を介して一体に接
合された一枚のＳＯＩ基板にＭＯＳ構造でオフセット型
の第一導電型の第一トランジスタと第二導電型の第二ト
ランジスタとを形成するＣＭＯＳ構造の半導体装置の製
造方法において、前記第一基板の前記第一トランジスタ
のソースベース拡散層と前記第二トランジスタのドレイ
ンオフセット拡散層との位置に不純物を拡散させて前記
第一トランジスタの第二導電型のソースベース拡散層と
前記第二トランジスタの第二導電型のドレインオフセッ
ト拡散層とを同時に形成し、前記第一基板の前記第一ト
ランジスタのソース拡散層とドレインオフセット拡散層
および前記第二トランジスタの第一導電型のソース拡散
層の位置に不純物を拡散させて前記第一トランジスタの
第一導電型のソース拡散層とドレインオフセット拡散層
および前記第二トランジスタの第一導電型のソース拡散
層を同時に形成し、前記第一基板の上面に前記第一トラ
ンジスタのゲート酸化膜を兼用したフィールド酸化膜と
前記第二トランジスタのフィールド酸化膜とを同時に形
成し、該フィールド酸化膜を介した前記第一基板の上面
全域に熱酸化膜と導電膜とを形成してから一度にパター
ニングして前記熱酸化膜により前記第二トランジスタの
ゲート酸化膜を形成するとともに前記導電膜により前記
第一第二トランジスタのゲート電極を形成し、前記第一
基板の前記第一第二トランジスタのソースコンタクト拡
散層とドレインコンタクト拡散層との位置に不純物を拡
散させて前記第一第二トランジスタのソースコンタクト
拡散層とドレインコンタクト拡散層とを形成し、前記第
一基板の前記第一第二トランジスタを絶縁分離する位置
にトレンチ溝を形成して積層酸化膜で埋め込むことによ
り前記第一第二トランジスタを絶縁分離し、前記積層酸
化膜の前記コンタクト拡散層の位置にコンタクトホール
を形成して各種の前記コンタクト拡散層に各種の電極を
接続するようにした。
一導電型の第一第二基板が埋込酸化膜を介して一体に接
合された一枚のＳＯＩ基板にＭＯＳ構造でオフセット型
の第一導電型の第一トランジスタと第二導電型の第二ト
ランジスタとを形成するＣＭＯＳ構造の半導体装置の製
造方法において、前記第一基板の前記第一トランジスタ
のソースベース拡散層と前記第二トランジスタのドレイ
ンオフセット拡散層との位置に不純物を拡散させて前記
第一トランジスタの第二導電型のソースベース拡散層と
前記第二トランジスタの第二導電型のドレインオフセッ
ト拡散層とを同時に形成し、前記第一基板の前記第一ト
ランジスタのソース拡散層とドレインオフセット拡散層
および前記第二トランジスタの第一導電型のソース拡散
層の位置に不純物を拡散させて前記第一トランジスタの
第一導電型のソース拡散層とドレインオフセット拡散層
および前記第二トランジスタの第一導電型のソース拡散
層を同時に形成し、前記第一基板の上面に前記第一トラ
ンジスタのゲート酸化膜を兼用したフィールド酸化膜と
前記第二トランジスタのフィールド酸化膜とを同時に形
成し、該フィールド酸化膜を介した前記第一基板の上面
全域に熱酸化膜と導電膜とを形成してから一度にパター
ニングして前記熱酸化膜により前記第二トランジスタの
ゲート酸化膜を形成するとともに前記導電膜により前記
第一第二トランジスタのゲート電極を形成し、前記第一
基板の前記第一第二トランジスタのソースコンタクト拡
散層とドレインコンタクト拡散層との位置に不純物を拡
散させて前記第一第二トランジスタのソースコンタクト
拡散層とドレインコンタクト拡散層とを形成し、前記第
一基板の前記第一第二トランジスタを絶縁分離する位置
にトレンチ溝を形成して積層酸化膜で埋め込むことによ
り前記第一第二トランジスタを絶縁分離し、前記積層酸
化膜の前記コンタクト拡散層の位置にコンタクトホール
を形成して各種の前記コンタクト拡散層に各種の電極を
接続するようにした。
【００４８】従って、第一トランジスタは、ソース拡散
層とは別個に専用のソースベース拡散層が第一基板の位
置に形成され、このソースベース拡散層と接合されるド
レインベース層も第一基板の位置に形成される。このド
レインベース層がドレインオフセット拡散層と同一に機
能するので、第一トランジスタは、第二トランジスタと
同様に耐圧が安定して高くオン抵抗が低い構造に形成さ
れる。
層とは別個に専用のソースベース拡散層が第一基板の位
置に形成され、このソースベース拡散層と接合されるド
レインベース層も第一基板の位置に形成される。このド
レインベース層がドレインオフセット拡散層と同一に機
能するので、第一トランジスタは、第二トランジスタと
同様に耐圧が安定して高くオン抵抗が低い構造に形成さ
れる。
【００４９】なお、本発明で云う基板等の上面とは、基
板等に対して層膜の形成などを実行する一面を意味して
おり、その面が装置の製造時や使用時に実際に上方を向
いている必要はない。
板等に対して層膜の形成などを実行する一面を意味して
おり、その面が装置の製造時や使用時に実際に上方を向
いている必要はない。
【００５０】上述のような半導体装置の製造方法におけ
る他の発明としては、前記第一トランジスタの第二導電
型のソースベース拡散層と前記第二トランジスタの第二
導電型のドレインオフセット拡散層とを形成するとき、
不純物を前記第一基板の表面から前記埋込酸化膜の表面
まで拡散させるようにした。
る他の発明としては、前記第一トランジスタの第二導電
型のソースベース拡散層と前記第二トランジスタの第二
導電型のドレインオフセット拡散層とを形成するとき、
不純物を前記第一基板の表面から前記埋込酸化膜の表面
まで拡散させるようにした。
【００５１】従って、不純物の拡散により第一基板に形
成する第一トランジスタのソースベース拡散層と第二ト
ランジスタのドレインオフセット拡散層とが一定の形状
に安定して形成される。
成する第一トランジスタのソースベース拡散層と第二ト
ランジスタのドレインオフセット拡散層とが一定の形状
に安定して形成される。
【００５２】
【発明の実施の形態】本発明の実施の一形態を図１ない
し図６を参照して以下に説明する。なお、本実施の形態
に関して前述した一従来例と同一の部分は、同一の名称
および符号を流用して詳細な説明は省略する。
し図６を参照して以下に説明する。なお、本実施の形態
に関して前述した一従来例と同一の部分は、同一の名称
および符号を流用して詳細な説明は省略する。
【００５３】図１は本実施の形態の半導体装置の積層構
造を示す縦断正面図であり、図２ないし図５はＣＭＯＳ
回路の製造方法での各工程を順番に示す縦断正面図であ
る。図６は本実施の形態のＣＭＯＳ回路のＰチャネルの
ＬＤＭＯＳ構造の第一トランジスタと一従来例のＣＭＯ
Ｓ回路のＰチャネルのＬＭＯＳ構造の第一トランジスタ
とのオフセット長と耐圧との関係を示す特性図である。
造を示す縦断正面図であり、図２ないし図５はＣＭＯＳ
回路の製造方法での各工程を順番に示す縦断正面図であ
る。図６は本実施の形態のＣＭＯＳ回路のＰチャネルの
ＬＤＭＯＳ構造の第一トランジスタと一従来例のＣＭＯ
Ｓ回路のＰチャネルのＬＭＯＳ構造の第一トランジスタ
とのオフセット長と耐圧との関係を示す特性図である。
【００５４】ただし、図面はＣＭＯＳ回路の積層構造を
明瞭にするために模式的に表現しており、各部の積層方
向での位置関係などは実際の構造を反映しているが、各
部の寸法関係などは実際の装置と多分に相違している。
明瞭にするために模式的に表現しており、各部の積層方
向での位置関係などは実際の構造を反映しているが、各
部の寸法関係などは実際の装置と多分に相違している。
【００５５】また、本実施の形態でもＳＯＩ基板に対し
て各種層膜が形成された方向を上方として装置構造を説
明するが、これは説明を簡略化するために便宜的に定義
するものであり、実際の装置の製造や使用の方向を限定
するものではない。さらに、本実施の形態でも、Ｐ型等
において濃度が高いものをＰ+型、低いものをＰ-型のよ
うに表記するので、Ｐ-はＰマイナスであってＰハイフ
ンではない。
て各種層膜が形成された方向を上方として装置構造を説
明するが、これは説明を簡略化するために便宜的に定義
するものであり、実際の装置の製造や使用の方向を限定
するものではない。さらに、本実施の形態でも、Ｐ型等
において濃度が高いものをＰ+型、低いものをＰ-型のよ
うに表記するので、Ｐ-はＰマイナスであってＰハイフ
ンではない。
【００５６】本実施の形態の半導体装置であるＣＭＯＳ
回路１００も、一従来例として前述したＣＭＯＳ回路１
と同様に、第一導電型であるＰ型の一枚のＳＯＩ基板２
に、第一導電型であるＰチャネルの第一トランジスタ１
０１と、第二導電型であるＮチャネルの第二トランジス
タ１０２とが、両方ともオフセット型で形成されてい
る。しかし、前述したＣＭＯＳ回路１とは相違して、図
１に示すように、第二トランジスタ１０２のみＬＭＯＳ
構造に形成されており、第一トランジスタ１０１はＬＤ
ＭＯＳ構造に形成されている。
回路１００も、一従来例として前述したＣＭＯＳ回路１
と同様に、第一導電型であるＰ型の一枚のＳＯＩ基板２
に、第一導電型であるＰチャネルの第一トランジスタ１
０１と、第二導電型であるＮチャネルの第二トランジス
タ１０２とが、両方ともオフセット型で形成されてい
る。しかし、前述したＣＭＯＳ回路１とは相違して、図
１に示すように、第二トランジスタ１０２のみＬＭＯＳ
構造に形成されており、第一トランジスタ１０１はＬＤ
ＭＯＳ構造に形成されている。
【００５７】より詳細には、ＳＯＩ基板２は、第一導電
型であるＰ-型の第一第二基板５，６が一つの埋込酸化
膜７を介して一体に接合された構造からなり、第一第二
トランジスタ１０１，１０２は、埋込酸化膜７より上方
の第一基板５の内部のみに、トレンチ溝８と積層酸化膜
９とで絶縁分離された状態で形成されている。
型であるＰ-型の第一第二基板５，６が一つの埋込酸化
膜７を介して一体に接合された構造からなり、第一第二
トランジスタ１０１，１０２は、埋込酸化膜７より上方
の第一基板５の内部のみに、トレンチ溝８と積層酸化膜
９とで絶縁分離された状態で形成されている。
【００５８】Ｐチャネルの第一トランジスタ１０１は、
ソース部１１１、その内側に位置するゲート部１１２、
その中心に位置するドレイン部１１３、を具備している
が、ソース部１１１は、Ｐ-型の第一基板５の位置にＮ-
型のソースベース拡散層１１４が形成されている。
ソース部１１１、その内側に位置するゲート部１１２、
その中心に位置するドレイン部１１３、を具備している
が、ソース部１１１は、Ｐ-型の第一基板５の位置にＮ-
型のソースベース拡散層１１４が形成されている。
【００５９】このソースベース拡散層１１４上にＰ型の
ソース拡散層１２１が位置しており、この上面にＰ+型
のソースコンタクト拡散層１２２が位置している。この
ソースコンタクト拡散層１１２の外側でＮ-型のソース
ベース拡散層１１４上にはＮ+型のバックゲートコンタ
クト拡散層１２３が位置しており、これらのコンタクト
拡散層１２２，１２３上にソース電極１２４が位置して
いる。
ソース拡散層１２１が位置しており、この上面にＰ+型
のソースコンタクト拡散層１２２が位置している。この
ソースコンタクト拡散層１１２の外側でＮ-型のソース
ベース拡散層１１４上にはＮ+型のバックゲートコンタ
クト拡散層１２３が位置しており、これらのコンタクト
拡散層１２２，１２３上にソース電極１２４が位置して
いる。
【００６０】第一トランジスタ１０１のドレイン部１１
３は、Ｐ-型の第一基板５の部分がドレインベース層１
２５とされており、この上にＰ型のドレインオフセット
拡散層１２６が位置している。このドレインオフセット
拡散層１２６の上面中央にはＰ+型のドレインコンタク
ト拡散層１２７が位置しており、この上面にドレイン電
極１２８が位置している。
３は、Ｐ-型の第一基板５の部分がドレインベース層１
２５とされており、この上にＰ型のドレインオフセット
拡散層１２６が位置している。このドレインオフセット
拡散層１２６の上面中央にはＰ+型のドレインコンタク
ト拡散層１２７が位置しており、この上面にドレイン電
極１２８が位置している。
【００６１】ドレインオフセット拡散層１２６とソース
拡散層１２１とは、各々のコンタクト拡散層１２７，１
２２よりゲート部１１２側に突出しており、このオフセ
ットされた部分の上面に、ゲート酸化膜を兼用したフィ
ールド酸化膜１２９が位置している。このフィールド酸
化膜１２９の上面にはゲート電極１３０が位置してお
り、この上面にゲート引出電極１３１が位置している。
拡散層１２１とは、各々のコンタクト拡散層１２７，１
２２よりゲート部１１２側に突出しており、このオフセ
ットされた部分の上面に、ゲート酸化膜を兼用したフィ
ールド酸化膜１２９が位置している。このフィールド酸
化膜１２９の上面にはゲート電極１３０が位置してお
り、この上面にゲート引出電極１３１が位置している。
【００６２】上述のような構造のＰチャネルの第一トラ
ンジスタ１０１にＮチャネルの第二トランジスタ１０２
が並設されているが、この第二トランジスタ１０２の構
造は前述した一従来例のＣＭＯＳ回路１と同一なので、
ここでは同一の名称と符号とを流用して説明は省略す
る。
ンジスタ１０１にＮチャネルの第二トランジスタ１０２
が並設されているが、この第二トランジスタ１０２の構
造は前述した一従来例のＣＭＯＳ回路１と同一なので、
ここでは同一の名称と符号とを流用して説明は省略す
る。
【００６３】上述のような構成において、本実施の形態
のＣＭＯＳ回路１００では、Ｐチャネルの第一トランジ
スタ１０１とＮチャネルの第二トランジスタ１０２とは
両方ともオフセット型に形成されている。しかし、第二
トランジスタ１０２のみＬＭＯＳ構造に形成されて第一
トランジスタ１０１はＬＤＭＯＳ構造に形成されている
ので、第一トランジスタ１０１も第二トランジスタ１０
２と同様に耐圧が向上しており、オン抵抗も低減されて
いる。
のＣＭＯＳ回路１００では、Ｐチャネルの第一トランジ
スタ１０１とＮチャネルの第二トランジスタ１０２とは
両方ともオフセット型に形成されている。しかし、第二
トランジスタ１０２のみＬＭＯＳ構造に形成されて第一
トランジスタ１０１はＬＤＭＯＳ構造に形成されている
ので、第一トランジスタ１０１も第二トランジスタ１０
２と同様に耐圧が向上しており、オン抵抗も低減されて
いる。
【００６４】このことを以下に説明する。まず、前述の
ようにオフセット型のトランジスタ１０１，１０２の耐
圧は、ドレインオフセット拡散層１２６，５５とソース
ベース(拡散)層５０，１１４との接合状態に左右され
る。そして、本実施の形態のＣＭＯＳ回路１００では、
ドレインオフセット拡散層１２６にＰ-型の第一基板５
からなるドレインベース層１２５が一体に接合されてお
り、これらの二層１２５，１２６が一つのドレインオフ
セット拡散層として機能する。
ようにオフセット型のトランジスタ１０１，１０２の耐
圧は、ドレインオフセット拡散層１２６，５５とソース
ベース(拡散)層５０，１１４との接合状態に左右され
る。そして、本実施の形態のＣＭＯＳ回路１００では、
ドレインオフセット拡散層１２６にＰ-型の第一基板５
からなるドレインベース層１２５が一体に接合されてお
り、これらの二層１２５，１２６が一つのドレインオフ
セット拡散層として機能する。
【００６５】そのドレインベース層１２５はＰ-型の第
一基板５からなり、この第一基板５に不純物としてリン
等を拡散させたＮ-型のソースベース拡散層１１４に接
合されている。このため、第一トランジスタ１０１は、
不純物の拡散がソースベース拡散層１１４を形成する一
回だけなので、耐圧が安定している。
一基板５からなり、この第一基板５に不純物としてリン
等を拡散させたＮ-型のソースベース拡散層１１４に接
合されている。このため、第一トランジスタ１０１は、
不純物の拡散がソースベース拡散層１１４を形成する一
回だけなので、耐圧が安定している。
【００６６】さらに、トランジスタ１０１，１０２の耐
圧は上述の接合箇所の曲率半径にも左右されるが、第一
トランジスタ１０１のドレインオフセット拡散層１２６
は第二トランジスタ１０２のドレインオフセット拡散層
５５と同様に深く、その接合境界の曲率半径は大きいの
で、この点でも第一トランジスタ１０１は耐圧が良好で
ある。
圧は上述の接合箇所の曲率半径にも左右されるが、第一
トランジスタ１０１のドレインオフセット拡散層１２６
は第二トランジスタ１０２のドレインオフセット拡散層
５５と同様に深く、その接合境界の曲率半径は大きいの
で、この点でも第一トランジスタ１０１は耐圧が良好で
ある。
【００６７】本発明者は従来のＣＭＯＳ回路１と本実施
の形態のＣＭＯＳ回路１００とを実際に試作し、第一ト
ランジスタ３，１０１のオフセット長と耐圧との関係を
測定した。すると、図６に示すように、従来の構造では
オフセット長を１８(μｍ)程度まで延長しても耐圧が２
８０(Ｖ)程度で飽和したが、本実施の形態の構造では耐
圧２８０(Ｖ)程度ならばオフセット長は１３(μｍ)程度
で良く、オフセット長を１６(μｍ)程度まで延長すれば
３００(Ｖ)以上の耐圧を獲得することができた。
の形態のＣＭＯＳ回路１００とを実際に試作し、第一ト
ランジスタ３，１０１のオフセット長と耐圧との関係を
測定した。すると、図６に示すように、従来の構造では
オフセット長を１８(μｍ)程度まで延長しても耐圧が２
８０(Ｖ)程度で飽和したが、本実施の形態の構造では耐
圧２８０(Ｖ)程度ならばオフセット長は１３(μｍ)程度
で良く、オフセット長を１６(μｍ)程度まで延長すれば
３００(Ｖ)以上の耐圧を獲得することができた。
【００６８】本実施の形態のＣＭＯＳ回路１００は、上
述のように第一トランジスタ１０１の耐圧が構造的に高
いので、第一トランジスタ１０１を小型化して占有面積
を縮小することができる。従って、本実施の形態のＣＭ
ＯＳ回路１００は、そのチップ面積を縮小することがで
き、構造が複雑で高価なＳＯＩ基板２の使用量を削減す
ることができる。
述のように第一トランジスタ１０１の耐圧が構造的に高
いので、第一トランジスタ１０１を小型化して占有面積
を縮小することができる。従って、本実施の形態のＣＭ
ＯＳ回路１００は、そのチップ面積を縮小することがで
き、構造が複雑で高価なＳＯＩ基板２の使用量を削減す
ることができる。
【００６９】例えば、従来のＣＭＯＳ回路１では、第一
トランジスタ３が全体の４０％の面積を占有したが、本
実施の形態のＣＭＯＳ回路１００では、第一トランジス
タ１０１の占有面積を従来の半分とすることができるの
で、全体の面積を２０％ほど削減することができる。
トランジスタ３が全体の４０％の面積を占有したが、本
実施の形態のＣＭＯＳ回路１００では、第一トランジス
タ１０１の占有面積を従来の半分とすることができるの
で、全体の面積を２０％ほど削減することができる。
【００７０】しかも、第一トランジスタ１０１は、ドレ
イン電流を第二トランジスタ１０２と同様に広く深いド
レインオフセット拡散層１２６に通電するので、オン抵
抗も低い。例えば、本実施の形態のＣＭＯＳ回路１００
では、第一トランジスタ１０１の耐圧を従来のＣＭＯＳ
回路１と同一とした場合、そのオン抵抗は略半分とな
る。
イン電流を第二トランジスタ１０２と同様に広く深いド
レインオフセット拡散層１２６に通電するので、オン抵
抗も低い。例えば、本実施の形態のＣＭＯＳ回路１００
では、第一トランジスタ１０１の耐圧を従来のＣＭＯＳ
回路１と同一とした場合、そのオン抵抗は略半分とな
る。
【００７１】つまり、本実施の形態のＣＭＯＳ回路１０
０は、オフセット構造の第一第二トランジスタ１０１，
１０２の両方とも同様に耐圧が安定して高く、占有面積
が小さくドレイン電流のオン抵抗も低いので、例えば、
プラズマディスプレイの高性能で小型の駆動回路などと
して利用することができる。
０は、オフセット構造の第一第二トランジスタ１０１，
１０２の両方とも同様に耐圧が安定して高く、占有面積
が小さくドレイン電流のオン抵抗も低いので、例えば、
プラズマディスプレイの高性能で小型の駆動回路などと
して利用することができる。
【００７２】しかも、本実施の形態のＣＭＯＳ回路１０
０では、ＬＤＭＯＳ構造の第一トランジスタ１０１のソ
ースベース拡散層１１４を第二トランジスタ１０２のド
レインオフセット拡散層５０と同時に形成することがで
きるので、従来のＣＭＯＳ回路１に比較して製造工程が
増加することもない。
０では、ＬＤＭＯＳ構造の第一トランジスタ１０１のソ
ースベース拡散層１１４を第二トランジスタ１０２のド
レインオフセット拡散層５０と同時に形成することがで
きるので、従来のＣＭＯＳ回路１に比較して製造工程が
増加することもない。
【００７３】ここで、上述のような構造のＣＭＯＳ回路
１００の製造方法の実施の一形態を、図２ないし図５を
参照して以下に簡単に説明する。まず、Ｐ-型のシリコ
ン製の二枚の基板５，６を膜厚２(μｍ)程度のＳiＯ2フ
ィルムからなる埋込酸化膜７を介して一体に接合し、図
２(ａ)に示すように、第一基板５を５(μｍ)程度の板厚
まで研磨して一枚のＳＯＩ基板２を形成する。
１００の製造方法の実施の一形態を、図２ないし図５を
参照して以下に簡単に説明する。まず、Ｐ-型のシリコ
ン製の二枚の基板５，６を膜厚２(μｍ)程度のＳiＯ2フ
ィルムからなる埋込酸化膜７を介して一体に接合し、図
２(ａ)に示すように、第一基板５を５(μｍ)程度の板厚
まで研磨して一枚のＳＯＩ基板２を形成する。
【００７４】つぎに、同図(ｂ)に示すように、第一基板
５の上面に所定形状のマスク１４１を形成し、その開口
部から第一基板５の内部にリンをイオン注入して熱処理
で埋込酸化膜７の上面の位置まで拡散させ、第一トラン
ジスタ１０１のＮ-型のソースベース拡散層１１４と第
二トランジスタ１０２のドレインオフセット拡散層５５
とを同時に形成する。
５の上面に所定形状のマスク１４１を形成し、その開口
部から第一基板５の内部にリンをイオン注入して熱処理
で埋込酸化膜７の上面の位置まで拡散させ、第一トラン
ジスタ１０１のＮ-型のソースベース拡散層１１４と第
二トランジスタ１０２のドレインオフセット拡散層５５
とを同時に形成する。
【００７５】つぎに、図３(ａ)に示すように、上述のマ
スク１４１を除去してから他形状のマスク１４２を再度
形成し、その開口部から第一基板５に不純物としてボロ
ンをイオン注入して熱処理で１〜２(μｍ)程度の深度ま
で拡散させ、第一トランジスタ１０１のＰ型のソース拡
散層１２１とドレインオフセット拡散層１２６および第
二トランジスタ１０２のソースシールド拡散層５１を同
時に形成する。つぎに、同図(ｂ)に示すように、上述の
マスク１４２を除去してから既存のＬＯＣＯＳ法により
フィールド酸化膜１２９，５８を０．５〜１．０(μｍ)
程度の膜厚に形成する。
スク１４１を除去してから他形状のマスク１４２を再度
形成し、その開口部から第一基板５に不純物としてボロ
ンをイオン注入して熱処理で１〜２(μｍ)程度の深度ま
で拡散させ、第一トランジスタ１０１のＰ型のソース拡
散層１２１とドレインオフセット拡散層１２６および第
二トランジスタ１０２のソースシールド拡散層５１を同
時に形成する。つぎに、同図(ｂ)に示すように、上述の
マスク１４２を除去してから既存のＬＯＣＯＳ法により
フィールド酸化膜１２９，５８を０．５〜１．０(μｍ)
程度の膜厚に形成する。
【００７６】つぎに、上面全域に熱酸化膜およびポリシ
リコン膜をＣＶＤ法で形成し、不純物であるリンの拡散
によりポリシリコン膜に導電性を付与する。これで導電
膜となったポリシリコン膜と熱酸化膜とを一度にパター
ニングし、図４(ａ)に示すように、熱酸化膜により第二
トランジスタ３のゲート酸化膜５９を形成するとともに
ポリシリコン膜により第一第二トランジスタ１０１，１
０２のゲート電極１３０，６０を形成する。
リコン膜をＣＶＤ法で形成し、不純物であるリンの拡散
によりポリシリコン膜に導電性を付与する。これで導電
膜となったポリシリコン膜と熱酸化膜とを一度にパター
ニングし、図４(ａ)に示すように、熱酸化膜により第二
トランジスタ３のゲート酸化膜５９を形成するとともに
ポリシリコン膜により第一第二トランジスタ１０１，１
０２のゲート電極１３０，６０を形成する。
【００７７】つぎに、所定形状のマスク（図示せず）を
形成してリンやボロンなどを各部に適宜注入することに
より、同図(ｂ)に示すように、第一第二トランジスタ１
０１，１０２の各コンタクト拡散層１２２，１２３，１
２７，５２，５３，５６を形成する。
形成してリンやボロンなどを各部に適宜注入することに
より、同図(ｂ)に示すように、第一第二トランジスタ１
０１，１０２の各コンタクト拡散層１２２，１２３，１
２７，５２，５３，５６を形成する。
【００７８】つぎに、図５(ａ)に示すように、膜厚数１
００(ｎｍ)の酸化膜をＣＶＤ法で形成してからパターニ
ングしてマスク１４３を形成し、シリコンエッチングに
より第一第二トランジスタ１０１，１０２の外周にトレ
ンチ溝８を形成する。さらに、同図(ｂ)に示すように、
トレンチ溝８を埋め込むように酸化膜を１〜２(μｍ)の
膜厚に積層して積層酸化膜９を形成し、第一第二トラン
ジスタ１０１，１０２を絶縁分離する。
００(ｎｍ)の酸化膜をＣＶＤ法で形成してからパターニ
ングしてマスク１４３を形成し、シリコンエッチングに
より第一第二トランジスタ１０１，１０２の外周にトレ
ンチ溝８を形成する。さらに、同図(ｂ)に示すように、
トレンチ溝８を埋め込むように酸化膜を１〜２(μｍ)の
膜厚に積層して積層酸化膜９を形成し、第一第二トラン
ジスタ１０１，１０２を絶縁分離する。
【００７９】そして、図１に示すように、積層酸化膜９
の各所にコンタクトホールを形成してからアルミニウム
のスパッタリング等で第一第二トランジスタ１０１，１
０２の各電極１２４，１２８，１３１，５４，５７，６
１を膜厚０．５〜２．０(μｍ)程度に形成することで、
ＣＭＯＳ回路１００が完成する。
の各所にコンタクトホールを形成してからアルミニウム
のスパッタリング等で第一第二トランジスタ１０１，１
０２の各電極１２４，１２８，１３１，５４，５７，６
１を膜厚０．５〜２．０(μｍ)程度に形成することで、
ＣＭＯＳ回路１００が完成する。
【００８０】本実施の形態のＣＭＯＳ回路１００の第一
トランジスタ１０１は、従来のＣＭＯＳ回路１の第一ト
ランジスタ３と比較すると、ソースベース拡散層１１４
およびドレインベース層１２５の部分が構造的に増加し
ている。
トランジスタ１０１は、従来のＣＭＯＳ回路１の第一ト
ランジスタ３と比較すると、ソースベース拡散層１１４
およびドレインベース層１２５の部分が構造的に増加し
ている。
【００８１】しかし、本実施の形態のＣＭＯＳ回路１０
０の製造方法では、上述のように第一トランジスタ１０
１のソースベース拡散層１１４およびドレインベース層
１２５を第二トランジスタ１０２のドレインオフセット
拡散層５５およびソースベース層５０と同時に形成する
ので、その製造のために工程が増加せず生産性は低下し
ない。
０の製造方法では、上述のように第一トランジスタ１０
１のソースベース拡散層１１４およびドレインベース層
１２５を第二トランジスタ１０２のドレインオフセット
拡散層５５およびソースベース層５０と同時に形成する
ので、その製造のために工程が増加せず生産性は低下し
ない。
【００８２】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態ではＰ型のＳＯＩ基板２にＰ
チャネルの第一トランジスタ１０１をＬＤＭＯＳ構造で
形成するとともにＮチャネルの第二トランジスタ１０２
をＬＭＯＳ構造で形成することを例示したが、Ｎ型の基
板にＮ型の第一トランジスタをＬＤＭＯＳ構造で形成す
るとともにＰ型の第二トランジスタをＬＭＯＳ構造で形
成することも可能である（図示せず）。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態ではＰ型のＳＯＩ基板２にＰ
チャネルの第一トランジスタ１０１をＬＤＭＯＳ構造で
形成するとともにＮチャネルの第二トランジスタ１０２
をＬＭＯＳ構造で形成することを例示したが、Ｎ型の基
板にＮ型の第一トランジスタをＬＤＭＯＳ構造で形成す
るとともにＰ型の第二トランジスタをＬＭＯＳ構造で形
成することも可能である（図示せず）。
【００８３】また、上記形態では第一基板５の板厚を５
(μｍ)、埋込酸化膜７の膜厚を２(μｍ)とすることを例
示したが、これらも各種に設定することができる。な
お、第一基板５の板厚や埋込酸化膜７の膜厚を増加させ
るほどトランジスタ１０１，１０２の耐圧は向上する
が、第一基板５の板厚を増加させるとトレンチ溝８の形
成や埋め込みが困難となり、埋込酸化膜７の膜厚を増加
させるとＳＯＩ基板２の反りも増加して集積度の向上が
困難となる。
(μｍ)、埋込酸化膜７の膜厚を２(μｍ)とすることを例
示したが、これらも各種に設定することができる。な
お、第一基板５の板厚や埋込酸化膜７の膜厚を増加させ
るほどトランジスタ１０１，１０２の耐圧は向上する
が、第一基板５の板厚を増加させるとトレンチ溝８の形
成や埋め込みが困難となり、埋込酸化膜７の膜厚を増加
させるとＳＯＩ基板２の反りも増加して集積度の向上が
困難となる。
【００８４】このため、第一基板５の板厚や埋込酸化膜
７の膜厚は必要な性能や装置の仕様を考慮して適正に設
定することが好ましく、実際には第一基板５の板厚は３
〜１０(μｍ)程度、埋込酸化膜７の膜厚は１〜３(μｍ)
程度が好適である。
７の膜厚は必要な性能や装置の仕様を考慮して適正に設
定することが好ましく、実際には第一基板５の板厚は３
〜１０(μｍ)程度、埋込酸化膜７の膜厚は１〜３(μｍ)
程度が好適である。
【００８５】また、ゲート酸化膜５９およびゲート酸化
膜を兼用したフィールド酸化膜１２９も、第一第二トラ
ンジスタ１０１，１０２の耐圧を向上させるためには膜
厚を増加させることが好ましいが、これらの酸化膜５
９，１２９としては必要な膜厚を確保できれば厚すぎな
いことが好ましい。
膜を兼用したフィールド酸化膜１２９も、第一第二トラ
ンジスタ１０１，１０２の耐圧を向上させるためには膜
厚を増加させることが好ましいが、これらの酸化膜５
９，１２９としては必要な膜厚を確保できれば厚すぎな
いことが好ましい。
【００８６】さらに、トレンチ溝８は狭い方が回路面積
を縮小でき、積層酸化膜９による埋め込みも容易となる
が、これはエッチング技術に左右されるので、現在では
“深度：開口幅＝５：１”程度のアスペクト比となる。
を縮小でき、積層酸化膜９による埋め込みも容易となる
が、これはエッチング技術に左右されるので、現在では
“深度：開口幅＝５：１”程度のアスペクト比となる。
【００８７】また、積層酸化膜９は、絶縁耐圧の観点か
らは厚い方が良いが、あまり厚いと電極１２４等のコン
タクトホールの形成が困難となるため、適正に設定する
ことが好ましい。さらに、積層酸化膜９は、できるだけ
平坦に形成するため、絶縁材料を数回に分けて成膜す
る、エッチバックしながら成膜する、一度に成膜してか
ら研磨する、等が好ましい。
らは厚い方が良いが、あまり厚いと電極１２４等のコン
タクトホールの形成が困難となるため、適正に設定する
ことが好ましい。さらに、積層酸化膜９は、できるだけ
平坦に形成するため、絶縁材料を数回に分けて成膜す
る、エッチバックしながら成膜する、一度に成膜してか
ら研磨する、等が好ましい。
【００８８】また、電極１２４等を金属で形成すると
き、コンタクトホールが狭い場合には、タングステンの
スパッタリングでコンタクトホールを埋め込んでからア
ルミニウムを形成することも可能である。金属製の電極
１２４等は厚い方が容量が大きいので大電流の通電に有
利となるが、微細加工の観点からは不利となるので、適
正に設定することが好ましい。
き、コンタクトホールが狭い場合には、タングステンの
スパッタリングでコンタクトホールを埋め込んでからア
ルミニウムを形成することも可能である。金属製の電極
１２４等は厚い方が容量が大きいので大電流の通電に有
利となるが、微細加工の観点からは不利となるので、適
正に設定することが好ましい。
【００８９】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００９０】本発明の半導体装置は、第一導電型の第一
第二基板が埋込酸化膜を介して一体に接合された一枚の
ＳＯＩ基板にＭＯＳ構造の第一導電型と第二導電型との
一対のオフセット型のトランジスタが相互に絶縁分離さ
れて形成されているＣＭＯＳ構造の半導体装置におい
て、請求項１記載の発明では、第二導電型の前記トラン
ジスタは、前記第一基板からなるソースベース層と不純
物が拡散された前記第一基板からなるドレインオフセッ
ト拡散層とを具備したＬＭＯＳ構造に形成されており、
第一導電型の前記トランジスタは、不純物が拡散された
前記第一基板からなるソースベース層と前記第一基板か
らなるドレインベース層とを具備したＬＤＭＯＳ構造に
形成されていることにより、第一導電型のトランジスタ
を第二導電型のトランジスタと同様に耐圧が安定して高
くオン抵抗が低い構造に形成することができ、第一導電
型のトランジスタの占有面積を縮小することができるの
で、小型かつ安価で高性能な半導体装置を提供すること
ができる。
第二基板が埋込酸化膜を介して一体に接合された一枚の
ＳＯＩ基板にＭＯＳ構造の第一導電型と第二導電型との
一対のオフセット型のトランジスタが相互に絶縁分離さ
れて形成されているＣＭＯＳ構造の半導体装置におい
て、請求項１記載の発明では、第二導電型の前記トラン
ジスタは、前記第一基板からなるソースベース層と不純
物が拡散された前記第一基板からなるドレインオフセッ
ト拡散層とを具備したＬＭＯＳ構造に形成されており、
第一導電型の前記トランジスタは、不純物が拡散された
前記第一基板からなるソースベース層と前記第一基板か
らなるドレインベース層とを具備したＬＤＭＯＳ構造に
形成されていることにより、第一導電型のトランジスタ
を第二導電型のトランジスタと同様に耐圧が安定して高
くオン抵抗が低い構造に形成することができ、第一導電
型のトランジスタの占有面積を縮小することができるの
で、小型かつ安価で高性能な半導体装置を提供すること
ができる。
【００９１】請求項２記載の発明では、第二導電型の前
記トランジスタが、前記第一基板からなる第一導電型の
ソースベース層と、該ソースベース層上に位置する第二
導電型のソースコンタクト拡散層と、該ソースコンタク
ト拡散層上と前記ソースベース層上とに位置するゲート
酸化膜と、不純物が拡散された前記第一基板で形成され
て前記ゲート酸化膜下まで延長された第二導電型のドレ
インオフセット拡散層と、を具備したＬＭＯＳ構造から
なり、第一導電型の前記トランジスタが、不純物が拡散
された前記第一基板で形成された第二導電型のソースベ
ース拡散層と、該ソースベース拡散層上に位置する第一
導電型のソース拡散層と、該ソース拡散層に導通したソ
ース電極と、前記ソース拡散層上と前記ソースベース拡
散層上とに位置してゲート酸化膜を兼用したフィールド
酸化膜と、該フィールド酸化膜上に位置するゲート電極
と、前記第一基板からなる第一導電型のドレインベース
層と、該ドレインベース層上に位置して前記フィールド
酸化膜下まで延長された第一導電型のドレインオフセッ
ト拡散層と、該ドレインオフセット拡散層に導通したド
レイン電極と、を具備していることにより、第一導電型
のトランジスタを第二導電型のトランジスタと同様に耐
圧が安定して高くオン抵抗が低い構造に形成することが
でき、第一導電型のトランジスタの占有面積を縮小する
ことができるので、小型かつ安価で高性能な半導体装置
を提供することができる。
記トランジスタが、前記第一基板からなる第一導電型の
ソースベース層と、該ソースベース層上に位置する第二
導電型のソースコンタクト拡散層と、該ソースコンタク
ト拡散層上と前記ソースベース層上とに位置するゲート
酸化膜と、不純物が拡散された前記第一基板で形成され
て前記ゲート酸化膜下まで延長された第二導電型のドレ
インオフセット拡散層と、を具備したＬＭＯＳ構造から
なり、第一導電型の前記トランジスタが、不純物が拡散
された前記第一基板で形成された第二導電型のソースベ
ース拡散層と、該ソースベース拡散層上に位置する第一
導電型のソース拡散層と、該ソース拡散層に導通したソ
ース電極と、前記ソース拡散層上と前記ソースベース拡
散層上とに位置してゲート酸化膜を兼用したフィールド
酸化膜と、該フィールド酸化膜上に位置するゲート電極
と、前記第一基板からなる第一導電型のドレインベース
層と、該ドレインベース層上に位置して前記フィールド
酸化膜下まで延長された第一導電型のドレインオフセッ
ト拡散層と、該ドレインオフセット拡散層に導通したド
レイン電極と、を具備していることにより、第一導電型
のトランジスタを第二導電型のトランジスタと同様に耐
圧が安定して高くオン抵抗が低い構造に形成することが
でき、第一導電型のトランジスタの占有面積を縮小する
ことができるので、小型かつ安価で高性能な半導体装置
を提供することができる。
【００９２】請求項３記載の発明では、第二導電型の前
記トランジスタが、前記第一基板からなる第一導電型の
ソースベース層と、該ソースベース層上に位置する第二
導電型のソースコンタクト拡散層と、該ソースコンタク
ト拡散層に導通したソース電極と、前記ソースコンタク
ト拡散層上と前記ソースベース層上とに位置するゲート
酸化膜と、該ゲート酸化膜上に位置するゲート電極と、
不純物が拡散された前記第一基板で形成されて前記ゲー
ト酸化膜下まで延長された第二導電型のドレインオフセ
ット拡散層と、該ドレインオフセット拡散層に導通した
ドレイン電極と、を具備しており、第一導電型の前記ト
ランジスタが、不純物が拡散された前記第一基板で形成
された第二導電型のソースベース拡散層と、該ソースベ
ース拡散層上に位置する第一導電型のソース拡散層と、
該ソース拡散層に導通したソース電極と、前記ソース拡
散層上と前記ソースベース拡散層上とに位置してゲート
酸化膜を兼用したフィールド酸化膜と、該フィールド酸
化膜上に位置するゲート電極と、前記第一基板からなる
第一導電型のドレインベース層と、該ドレインベース層
上に位置して前記フィールド酸化膜下まで延長された第
一導電型のドレインオフセット拡散層と、該ドレインオ
フセット拡散層に導通したドレイン電極と、を具備して
いることにより、第一導電型のトランジスタを第二導電
型のトランジスタと同様に耐圧が安定して高くオン抵抗
が低い構造に形成することができ、第一導電型のトラン
ジスタの占有面積を縮小することができるので、小型か
つ安価で高性能な半導体装置を提供することができる。
記トランジスタが、前記第一基板からなる第一導電型の
ソースベース層と、該ソースベース層上に位置する第二
導電型のソースコンタクト拡散層と、該ソースコンタク
ト拡散層に導通したソース電極と、前記ソースコンタク
ト拡散層上と前記ソースベース層上とに位置するゲート
酸化膜と、該ゲート酸化膜上に位置するゲート電極と、
不純物が拡散された前記第一基板で形成されて前記ゲー
ト酸化膜下まで延長された第二導電型のドレインオフセ
ット拡散層と、該ドレインオフセット拡散層に導通した
ドレイン電極と、を具備しており、第一導電型の前記ト
ランジスタが、不純物が拡散された前記第一基板で形成
された第二導電型のソースベース拡散層と、該ソースベ
ース拡散層上に位置する第一導電型のソース拡散層と、
該ソース拡散層に導通したソース電極と、前記ソース拡
散層上と前記ソースベース拡散層上とに位置してゲート
酸化膜を兼用したフィールド酸化膜と、該フィールド酸
化膜上に位置するゲート電極と、前記第一基板からなる
第一導電型のドレインベース層と、該ドレインベース層
上に位置して前記フィールド酸化膜下まで延長された第
一導電型のドレインオフセット拡散層と、該ドレインオ
フセット拡散層に導通したドレイン電極と、を具備して
いることにより、第一導電型のトランジスタを第二導電
型のトランジスタと同様に耐圧が安定して高くオン抵抗
が低い構造に形成することができ、第一導電型のトラン
ジスタの占有面積を縮小することができるので、小型か
つ安価で高性能な半導体装置を提供することができる。
【００９３】請求項４記載の発明では、第二導電型の前
記トランジスタが、前記第一基板からなる第一導電型の
ソースベース層と、該ソースベース層上に位置する第一
導電型のソースシールド拡散層と、該ソースシールド拡
散層上に位置する第二導電型のソースコンタクト拡散層
と、該ソースコンタクト拡散層に隣接して前記ソースシ
ールド拡散層上に位置する第一導電型のバックゲートコ
ンタクト拡散層と、該バックゲートコンタクト拡散層と
前記ソースコンタクト拡散層上に位置するソース電極
と、前記ソースコンタクト拡散層上と前記ソースベース
層上とに位置するゲート酸化膜と、該ゲート酸化膜上に
位置するゲート電極と、該ゲート電極上に位置するゲー
ト引出電極と、不純物が拡散された前記第一基板で形成
されて前記ゲート酸化膜下まで延長された第二導電型の
ドレインオフセット拡散層と、該ドレインオフセット拡
散層上に位置する第二導電型のドレインコンタクト拡散
層と、該ドレインコンタクト拡散層上に位置するドレイ
ン電極と、を具備しており、第一導電型の前記トランジ
スタが、不純物が拡散された前記第一基板で形成された
第二導電型のソースベース拡散層と、該ソースベース拡
散層上に位置する第一導電型のソース拡散層と、該ソー
ス拡散層上に位置する第一導電型のソースコンタクト拡
散層と、該ソースコンタクト拡散層に隣接して前記ソー
スベース拡散層上に位置する第二導電型のバックゲート
コンタクト拡散層と、前記ソースコンタクト拡散層およ
び前記バックゲートコンタクト拡散層上に位置するソー
ス電極と、前記ソース拡散層上と前記ソースベース拡散
層上とに位置してゲート酸化膜を兼用したフィールド酸
化膜と、該フィールド酸化膜上に位置するゲート電極
と、該ゲート電極上に位置するゲート引出電極と、前記
第一基板からなる第一導電型のドレインベース層と、該
ドレインベース層上に位置して前記フィールド酸化膜下
まで延長された第一導電型のドレインオフセット拡散層
と、該ドレインオフセット拡散層上に位置する第一導電
型のドレインコンタクト拡散層と、該ドレインコンタク
ト拡散層上に位置するドレイン電極と、を具備している
ことにより、第一導電型のトランジスタを第二導電型の
トランジスタと同様に耐圧が安定して高くオン抵抗が低
い構造に形成することができ、第一導電型のトランジス
タの占有面積を縮小することができるので、小型かつ安
価で高性能な半導体装置を提供することができる。
記トランジスタが、前記第一基板からなる第一導電型の
ソースベース層と、該ソースベース層上に位置する第一
導電型のソースシールド拡散層と、該ソースシールド拡
散層上に位置する第二導電型のソースコンタクト拡散層
と、該ソースコンタクト拡散層に隣接して前記ソースシ
ールド拡散層上に位置する第一導電型のバックゲートコ
ンタクト拡散層と、該バックゲートコンタクト拡散層と
前記ソースコンタクト拡散層上に位置するソース電極
と、前記ソースコンタクト拡散層上と前記ソースベース
層上とに位置するゲート酸化膜と、該ゲート酸化膜上に
位置するゲート電極と、該ゲート電極上に位置するゲー
ト引出電極と、不純物が拡散された前記第一基板で形成
されて前記ゲート酸化膜下まで延長された第二導電型の
ドレインオフセット拡散層と、該ドレインオフセット拡
散層上に位置する第二導電型のドレインコンタクト拡散
層と、該ドレインコンタクト拡散層上に位置するドレイ
ン電極と、を具備しており、第一導電型の前記トランジ
スタが、不純物が拡散された前記第一基板で形成された
第二導電型のソースベース拡散層と、該ソースベース拡
散層上に位置する第一導電型のソース拡散層と、該ソー
ス拡散層上に位置する第一導電型のソースコンタクト拡
散層と、該ソースコンタクト拡散層に隣接して前記ソー
スベース拡散層上に位置する第二導電型のバックゲート
コンタクト拡散層と、前記ソースコンタクト拡散層およ
び前記バックゲートコンタクト拡散層上に位置するソー
ス電極と、前記ソース拡散層上と前記ソースベース拡散
層上とに位置してゲート酸化膜を兼用したフィールド酸
化膜と、該フィールド酸化膜上に位置するゲート電極
と、該ゲート電極上に位置するゲート引出電極と、前記
第一基板からなる第一導電型のドレインベース層と、該
ドレインベース層上に位置して前記フィールド酸化膜下
まで延長された第一導電型のドレインオフセット拡散層
と、該ドレインオフセット拡散層上に位置する第一導電
型のドレインコンタクト拡散層と、該ドレインコンタク
ト拡散層上に位置するドレイン電極と、を具備している
ことにより、第一導電型のトランジスタを第二導電型の
トランジスタと同様に耐圧が安定して高くオン抵抗が低
い構造に形成することができ、第一導電型のトランジス
タの占有面積を縮小することができるので、小型かつ安
価で高性能な半導体装置を提供することができる。
【００９４】請求項５記載の発明は、請求項２ないし４
の何れか一記載の半導体装置であって、第一導電型の前
記トランジスタのソースベース拡散層と第二導電型の前
記トランジスタのドレインオフセット拡散層とが前記第
一基板の表面から前記埋込酸化膜の表面まで位置してい
ることにより、製造工程において不純物の拡散により第
一基板に形成する第一導電型のトランジスタのソースベ
ース拡散層と第二導電型のトランジスタのドレインオフ
セット拡散層とを埋込酸化膜の位置で停止させることが
できるので、これらの拡散層を一定の形状に安定して形
成することができ、性能が安定した半導体装置を提供す
ることができる。
の何れか一記載の半導体装置であって、第一導電型の前
記トランジスタのソースベース拡散層と第二導電型の前
記トランジスタのドレインオフセット拡散層とが前記第
一基板の表面から前記埋込酸化膜の表面まで位置してい
ることにより、製造工程において不純物の拡散により第
一基板に形成する第一導電型のトランジスタのソースベ
ース拡散層と第二導電型のトランジスタのドレインオフ
セット拡散層とを埋込酸化膜の位置で停止させることが
できるので、これらの拡散層を一定の形状に安定して形
成することができ、性能が安定した半導体装置を提供す
ることができる。
【００９５】請求項６記載の発明の半導体装置の製造方
法は、第一導電型の第一第二基板が埋込酸化膜を介して
一体に接合された一枚のＳＯＩ基板にＭＯＳ構造の第一
導電型と第二導電型との一対のオフセット型のトランジ
スタを相互に絶縁分離して形成するＣＭＯＳ構造の半導
体装置の製造方法において、第二導電型の前記トランジ
スタを前記第一基板からなるソースベース層と不純物が
拡散された前記第一基板からなるドレインオフセット拡
散層とを具備したＬＭＯＳ構造に形成するとともに、第
一導電型の前記トランジスタを不純物が拡散された前記
第一基板からなるソースベース層と前記第一基板からな
るドレインベース層とを具備したＬＤＭＯＳ構造に形成
するようにしたことにより、第一導電型のトランジスタ
を第二導電型のトランジスタと同様に耐圧が安定して高
くオン抵抗が低い構造に形成することができ、第一導電
型のトランジスタの占有面積を縮小することができるの
で、半導体装置を小型かつ安価で高性能に製造すること
ができる。
法は、第一導電型の第一第二基板が埋込酸化膜を介して
一体に接合された一枚のＳＯＩ基板にＭＯＳ構造の第一
導電型と第二導電型との一対のオフセット型のトランジ
スタを相互に絶縁分離して形成するＣＭＯＳ構造の半導
体装置の製造方法において、第二導電型の前記トランジ
スタを前記第一基板からなるソースベース層と不純物が
拡散された前記第一基板からなるドレインオフセット拡
散層とを具備したＬＭＯＳ構造に形成するとともに、第
一導電型の前記トランジスタを不純物が拡散された前記
第一基板からなるソースベース層と前記第一基板からな
るドレインベース層とを具備したＬＤＭＯＳ構造に形成
するようにしたことにより、第一導電型のトランジスタ
を第二導電型のトランジスタと同様に耐圧が安定して高
くオン抵抗が低い構造に形成することができ、第一導電
型のトランジスタの占有面積を縮小することができるの
で、半導体装置を小型かつ安価で高性能に製造すること
ができる。
【００９６】請求項７記載の発明は、請求項６記載の半
導体装置の製造方法であって、第二導電型の前記トラン
ジスタに、前記第一基板からなる第一導電型のソースベ
ース層と、該ソースベース層上に位置する第二導電型の
ソースコンタクト拡散層と、該ソースコンタクト拡散層
上と前記ソースベース層上とに位置するゲート酸化膜
と、不純物が拡散された前記第一基板で形成されて前記
ゲート酸化膜下まで延長された第二導電型のドレインオ
フセット拡散層とを形成し、第一導電型の前記トランジ
スタに、不純物が拡散された前記第一基板で形成された
第二導電型のソースベース拡散層と、該ソースベース拡
散層上に位置する第一導電型のソース拡散層と、該ソー
ス拡散層に導通したソース電極と、前記ソース拡散層上
と前記ソースベース拡散層上とに位置してゲート酸化膜
を兼用したフィールド酸化膜と、該フィールド酸化膜上
に位置するゲート電極と、前記第一基板からなる第一導
電型のドレインベース層と、該ドレインベース層上に位
置して前記フィールド酸化膜下まで延長された第一導電
型のドレインオフセット拡散層と、該ドレインオフセッ
ト拡散層に導通したドレイン電極とを形成するようにし
たことにより、第一導電型のトランジスタと第二導電型
のトランジスタとを同様に耐圧が高くオン抵抗が低い構
造に形成することができる。
導体装置の製造方法であって、第二導電型の前記トラン
ジスタに、前記第一基板からなる第一導電型のソースベ
ース層と、該ソースベース層上に位置する第二導電型の
ソースコンタクト拡散層と、該ソースコンタクト拡散層
上と前記ソースベース層上とに位置するゲート酸化膜
と、不純物が拡散された前記第一基板で形成されて前記
ゲート酸化膜下まで延長された第二導電型のドレインオ
フセット拡散層とを形成し、第一導電型の前記トランジ
スタに、不純物が拡散された前記第一基板で形成された
第二導電型のソースベース拡散層と、該ソースベース拡
散層上に位置する第一導電型のソース拡散層と、該ソー
ス拡散層に導通したソース電極と、前記ソース拡散層上
と前記ソースベース拡散層上とに位置してゲート酸化膜
を兼用したフィールド酸化膜と、該フィールド酸化膜上
に位置するゲート電極と、前記第一基板からなる第一導
電型のドレインベース層と、該ドレインベース層上に位
置して前記フィールド酸化膜下まで延長された第一導電
型のドレインオフセット拡散層と、該ドレインオフセッ
ト拡散層に導通したドレイン電極とを形成するようにし
たことにより、第一導電型のトランジスタと第二導電型
のトランジスタとを同様に耐圧が高くオン抵抗が低い構
造に形成することができる。
【００９７】請求項８記載の発明の半導体装置の製造方
法は、第一導電型の第一第二基板が埋込酸化膜を介して
一体に接合された一枚のＳＯＩ基板にＭＯＳ構造でオフ
セット型の第一導電型の第一トランジスタと第二導電型
の第二トランジスタとを形成するＣＭＯＳ構造の半導体
装置の製造方法において、前記第一基板の前記第一トラ
ンジスタのソースベース拡散層と前記第二トランジスタ
のドレインオフセット拡散層との位置に不純物を拡散さ
せて前記第一トランジスタの第二導電型のソースベース
拡散層と前記第二トランジスタの第二導電型のドレイン
オフセット拡散層とを同時に形成し、前記第一基板の前
記第一トランジスタのソース拡散層とドレインオフセッ
ト拡散層および前記第二トランジスタの第一導電型のソ
ース拡散層の位置に不純物を拡散させて前記第一トラン
ジスタの第一導電型のソース拡散層とドレインオフセッ
ト拡散層および前記第二トランジスタの第一導電型のソ
ース拡散層を同時に形成し、前記第一基板の上面に前記
第一トランジスタのゲート酸化膜を兼用したフィールド
酸化膜と前記第二トランジスタのフィールド酸化膜とを
同時に形成し、該フィールド酸化膜を介した前記第一基
板の上面全域に熱酸化膜と導電膜とを形成してから一度
にパターニングして前記熱酸化膜により前記第二トラン
ジスタのゲート酸化膜を形成するとともに前記導電膜に
より前記第一第二トランジスタのゲート電極を形成し、
前記第一基板の前記第一第二トランジスタのソースコン
タクト拡散層とドレインコンタクト拡散層との位置に不
純物を拡散させて前記第一第二トランジスタのソースコ
ンタクト拡散層とドレインコンタクト拡散層とを形成
し、前記第一基板の前記第一第二トランジスタを絶縁分
離する位置にトレンチ溝を形成して積層酸化膜で埋め込
むことにより前記第一第二トランジスタを絶縁分離し、
前記積層酸化膜の前記コンタクト拡散層の位置にコンタ
クトホールを形成して各種の前記コンタクト拡散層に各
種の電極を接続するようにしたことにより、第一トラン
ジスタを第二トランジスタと同様に耐圧が高くオン抵抗
が低い構造に形成して占有面積を縮小することができる
ので、半導体装置を小型かつ安価で高性能に製造するこ
とができ、第一トランジスタのドレインベース層やソー
スベース拡散層を第二トランジスタのドレインベース層
やソースベース層と同時に形成することができるので、
半導体装置を良好な生産性で製造することができる。
法は、第一導電型の第一第二基板が埋込酸化膜を介して
一体に接合された一枚のＳＯＩ基板にＭＯＳ構造でオフ
セット型の第一導電型の第一トランジスタと第二導電型
の第二トランジスタとを形成するＣＭＯＳ構造の半導体
装置の製造方法において、前記第一基板の前記第一トラ
ンジスタのソースベース拡散層と前記第二トランジスタ
のドレインオフセット拡散層との位置に不純物を拡散さ
せて前記第一トランジスタの第二導電型のソースベース
拡散層と前記第二トランジスタの第二導電型のドレイン
オフセット拡散層とを同時に形成し、前記第一基板の前
記第一トランジスタのソース拡散層とドレインオフセッ
ト拡散層および前記第二トランジスタの第一導電型のソ
ース拡散層の位置に不純物を拡散させて前記第一トラン
ジスタの第一導電型のソース拡散層とドレインオフセッ
ト拡散層および前記第二トランジスタの第一導電型のソ
ース拡散層を同時に形成し、前記第一基板の上面に前記
第一トランジスタのゲート酸化膜を兼用したフィールド
酸化膜と前記第二トランジスタのフィールド酸化膜とを
同時に形成し、該フィールド酸化膜を介した前記第一基
板の上面全域に熱酸化膜と導電膜とを形成してから一度
にパターニングして前記熱酸化膜により前記第二トラン
ジスタのゲート酸化膜を形成するとともに前記導電膜に
より前記第一第二トランジスタのゲート電極を形成し、
前記第一基板の前記第一第二トランジスタのソースコン
タクト拡散層とドレインコンタクト拡散層との位置に不
純物を拡散させて前記第一第二トランジスタのソースコ
ンタクト拡散層とドレインコンタクト拡散層とを形成
し、前記第一基板の前記第一第二トランジスタを絶縁分
離する位置にトレンチ溝を形成して積層酸化膜で埋め込
むことにより前記第一第二トランジスタを絶縁分離し、
前記積層酸化膜の前記コンタクト拡散層の位置にコンタ
クトホールを形成して各種の前記コンタクト拡散層に各
種の電極を接続するようにしたことにより、第一トラン
ジスタを第二トランジスタと同様に耐圧が高くオン抵抗
が低い構造に形成して占有面積を縮小することができる
ので、半導体装置を小型かつ安価で高性能に製造するこ
とができ、第一トランジスタのドレインベース層やソー
スベース拡散層を第二トランジスタのドレインベース層
やソースベース層と同時に形成することができるので、
半導体装置を良好な生産性で製造することができる。
【００９８】請求項９記載の発明は、請求項８記載の半
導体装置の製造方法であって、前記第一トランジスタの
第二導電型のソースベース拡散層と前記第二トランジス
タの第二導電型のドレインオフセット拡散層とを形成す
るとき、不純物を前記第一基板の表面から前記埋込酸化
膜の表面まで拡散させるようにしたことにより、不純物
の拡散により第一基板に形成する第一トランジスタのソ
ースベース拡散層と第二トランジスタのドレインオフセ
ット拡散層とを一定の形状に安定して形成することがで
きるので、半導体装置を安定した性能で製造することが
できる。
導体装置の製造方法であって、前記第一トランジスタの
第二導電型のソースベース拡散層と前記第二トランジス
タの第二導電型のドレインオフセット拡散層とを形成す
るとき、不純物を前記第一基板の表面から前記埋込酸化
膜の表面まで拡散させるようにしたことにより、不純物
の拡散により第一基板に形成する第一トランジスタのソ
ースベース拡散層と第二トランジスタのドレインオフセ
ット拡散層とを一定の形状に安定して形成することがで
きるので、半導体装置を安定した性能で製造することが
できる。
【図１】本発明の実施の一形態の半導体装置であるＣＭ
ＯＳ回路の積層構造を示す縦断正面図である。
ＯＳ回路の積層構造を示す縦断正面図である。
【図２】ＣＭＯＳ回路の製造方法の第一第二工程を示す
縦断正面図である。
縦断正面図である。
【図３】ＣＭＯＳ回路の製造方法の第三第四工程を示す
縦断正面図である。
縦断正面図である。
【図４】ＣＭＯＳ回路の製造方法の第五第六工程を示す
縦断正面図である。
縦断正面図である。
【図５】ＣＭＯＳ回路の製造方法の第七第八工程を示す
縦断正面図である。
縦断正面図である。
【図６】本発明の実施の一形態のＣＭＯＳ回路と一従来
例のＣＭＯＳ回路とのオフセット長と耐圧との関係を示
す特性図である。
例のＣＭＯＳ回路とのオフセット長と耐圧との関係を示
す特性図である。
【図７】一従来例の半導体装置であるＣＭＯＳ回路の積
層構造を示す縦断正面図である。
層構造を示す縦断正面図である。
【図８】ＣＭＯＳ回路の製造方法の第一第二工程を示す
縦断正面図である。
縦断正面図である。
【図９】ＣＭＯＳ回路の製造方法の第三第四工程を示す
縦断正面図である。
縦断正面図である。
【図１０】ＣＭＯＳ回路の製造方法の第五第六工程を示
す縦断正面図である。
す縦断正面図である。
【図１１】ＣＭＯＳ回路の製造方法の第七第八工程を示
す縦断正面図である。
す縦断正面図である。
２ ＳＯＩ基板 ５ 第一基板 ６ 第二基板 ７ 埋込酸化膜 ８ トレンチ溝 ９ 積層酸化膜 ４１，１１１ ソース部 ４２，１１２ ゲート部 ４３，１１３ ドレイン部 ５０ ソースベース層 ５１ ソースシールド拡散層 ５２，１２２ ソースコンタクト拡散層 ５３，１２３ バックゲートコンタクト拡散層 ５４，１２４ ソース電極 ５５，１２６ ドレインオフセット拡散層 ５６，１２７ ドレインコンタクト拡散層 ５７，１２８ ドレイン電極 ５８，１２９ フィールド酸化膜 ５９ ゲート酸化膜 ６０，１３０ ゲート電極 ６１，１３１ ゲート引出電極 １００ 半導体装置であるＣＭＯＳ回路 １０１ 第一トランジスタ １０２ 第二トランジスタ １１４ ソースベース拡散層 １２１ ソース拡散層 １２５ ドレインベース層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/08 ３２１Ｂ ３２１Ｅ
Claims (9)
- 【請求項１】 第一導電型の第一第二基板が埋込酸化膜
を介して一体に接合された一枚のＳＯＩ(Ｓilicon Ｏn
Ｉnsulator)基板にＭＯＳ(Ｍetal ＯxideＳemicondu
ctor)構造の第一導電型と第二導電型との一対のオフセ
ット型のトランジスタが相互に絶縁分離されて形成され
ているＣＭＯＳ(ＣomplementaryＭＯＳ)構造の半導体装
置において、 第二導電型の前記トランジスタは、前記第一基板からな
るソースベース層と不純物が拡散された前記第一基板か
らなるドレインオフセット拡散層とを具備したＬＭＯＳ
(Ｌateral ＭＯＳ)構造に形成されており、 第一導電型の前記トランジスタは、不純物が拡散された
前記第一基板からなるソースベース層と前記第一基板か
らなるドレインベース層とを具備したＬＤＭＯＳ(Ｌate
ral Ｄouble−diffused ＭＯＳ)構造に形成されてい
ることを特徴とする半導体装置。 - 【請求項２】 第一導電型の第一第二基板が埋込酸化膜
を介して一体に接合された一枚のＳＯＩ基板にＭＯＳ構
造の第一導電型と第二導電型との一対のオフセット型の
トランジスタが相互に絶縁分離されて形成されているＣ
ＭＯＳ構造の半導体装置において、 第二導電型の前記トランジスタが、 前記第一基板からなる第一導電型のソースベース層と、 該ソースベース層上に位置する第二導電型のソースコン
タクト拡散層と、 該ソースコンタクト拡散層上と前記ソースベース層上と
に位置するゲート酸化膜と、不純物が拡散された前記第一基板で形成 されて前記ゲー
ト酸化膜下まで延長された第二導電型のドレインオフセ
ット拡散層と、 を具備しており、 第一導電型の前記トランジスタが、不純物が拡散された前記第一基板で形成 された第二導電
型のソースベース拡散層と、 該ソースベース拡散層上に位置する第一導電型のソース
拡散層と、 該ソース拡散層に導通したソース電極と、 前記ソース拡散層上と前記ソースベース拡散層上とに位
置してゲート酸化膜を兼用したフィールド酸化膜と、 該フィールド酸化膜上に位置するゲート電極と、 前記第一基板からなる第一導電型のドレインベース層
と、 該ドレインベース層上に位置して前記フィールド酸化膜
下まで延長された第一導電型のドレインオフセット拡散
層と、 該ドレインオフセット拡散層に導通したドレイン電極
と、 を具備していることを特徴とする半導体装置。 - 【請求項３】 第一導電型の第一第二基板が埋込酸化膜
を介して一体に接合された一枚のＳＯＩ基板にＭＯＳ構
造の第一導電型と第二導電型との一対のオフセット型の
トランジスタが相互に絶縁分離されて形成されているＣ
ＭＯＳ構造の半導体装置において、 第二導電型の前記トランジスタが、 前記第一基板からなる第一導電型のソースベース層と、 該ソースベース層上に位置する第二導電型のソースコン
タクト拡散層と、 該ソースコンタクト拡散層に導通したソース電極と、 前記ソースコンタクト拡散層上と前記ソースベース層上
とに位置するゲート酸化膜と、 該ゲート酸化膜上に位置するゲート電極と、不純物が拡散された前記第一基板で形成 されて前記ゲー
ト酸化膜下まで延長された第二導電型のドレインオフセ
ット拡散層と、 該ドレインオフセット拡散層に導通したドレイン電極
と、 を具備しており、 第一導電型の前記トランジスタが、不純物が拡散された前記第一基板で形成 された第二導電
型のソースベース拡散層と、 該ソースベース拡散層上に位置する第一導電型のソース
拡散層と、 該ソース拡散層に導通したソース電極と、 前記ソース拡散層上と前記ソースベース拡散層上とに位
置してゲート酸化膜を兼用したフィールド酸化膜と、 該フィールド酸化膜上に位置するゲート電極と、 前記第一基板からなる第一導電型のドレインベース層
と、 該ドレインベース層上に位置して前記フィールド酸化膜
下まで延長された第一導電型のドレインオフセット拡散
層と、 該ドレインオフセット拡散層に導通したドレイン電極
と、 を具備していることを特徴とする半導体装置。 - 【請求項４】 第一導電型の第一第二基板が埋込酸化膜
を介して一体に接合された一枚のＳＯＩ基板にＭＯＳ構
造の第一導電型と第二導電型との一対のオフセット型の
トランジスタが相互に絶縁分離されて形成されているＣ
ＭＯＳ構造の半導体装置において、 第二導電型の前記トランジスタが、 前記第一基板からなる第一導電型のソースベース層と、 該ソースベース層上に位置する第一導電型のソースシー
ルド拡散層と、 該ソースシールド拡散層上に位置する第二導電型のソー
スコンタクト拡散層と、 該ソースコンタクト拡散層に隣接して前記ソースシール
ド拡散層上に位置する第一導電型のバックゲートコンタ
クト拡散層と、 該バックゲートコンタクト拡散層および前記ソースコン
タクト拡散層上に位置するソース電極と、 前記ソースコンタクト拡散層上と前記ソースベース層上
とに位置するゲート酸化膜と、 該ゲート酸化膜上に位置するゲート電極と、 該ゲート電極上に位置するゲート引出電極と、不純物が拡散された前記第一基板で形成 されて前記ゲー
ト酸化膜下まで延長された第二導電型のドレインオフセ
ット拡散層と、 該ドレインオフセット拡散層上に位置する第二導電型の
ドレインコンタクト拡散層と、 該ドレインコンタクト拡散層上に位置するドレイン電極
と、 を具備しており、 第一導電型の前記トランジスタが、不純物が拡散された前記第一基板で形成 された第二導電
型のソースベース拡散層と、 該ソースベース拡散層上に位置する第一導電型のソース
拡散層と、 該ソース拡散層上に位置する第一導電型のソースコンタ
クト拡散層と、 該ソースコンタクト拡散層に隣接して前記ソースベース
拡散層上に位置する第二導電型のバックゲートコンタク
ト拡散層と、 前記ソースコンタクト拡散層および前記バックゲートコ
ンタクト拡散層上に位置するソース電極と、 前記ソース拡散層上と前記ソースベース拡散層上とに位
置してゲート酸化膜を兼用したフィールド酸化膜と、 該フィールド酸化膜上に位置するゲート電極と、 該ゲート電極上に位置するゲート引出電極と、 前記第一基板からなる第一導電型のドレインベース層
と、 該ドレインベース層上に位置して前記フィールド酸化膜
下まで延長された第一導電型のドレインオフセット拡散
層と、 該ドレインオフセット拡散層上に位置する第一導電型の
ドレインコンタクト拡散層と、 該ドレインコンタクト拡散層上に位置するドレイン電極
と、 を具備していることを特徴とする半導体装置。 - 【請求項５】 第一導電型の前記トランジスタのソース
ベース拡散層と第二導電型の前記トランジスタのドレイ
ンオフセット拡散層とが前記第一基板の表面から前記埋
込酸化膜の表面まで位置している請求項２ないし４の何
れか一記載の半導体装置。 - 【請求項６】 第一導電型の第一第二基板が埋込酸化膜
を介して一体に接合された一枚のＳＯＩ基板にＭＯＳ構
造の第一導電型と第二導電型との一対のオフセット型の
トランジスタを相互に絶縁分離して形成するＣＭＯＳ構
造の半導体装置の製造方法において、 第二導電型の前記トランジスタを前記第一基板からなる
ソースベース層と不純物が拡散された前記第一基板から
なるドレインオフセット拡散層とを具備したＬＭＯＳ構
造に形成するとともに、第一導電型の前記トランジスタ
を不純物が拡散された前記第一基板からなるソースベー
ス層と前記第一基板からなるドレインベース層とを具備
したＬＤＭＯＳ構造に形成するようにしたことを特徴と
する半導体装置の製造方法。 - 【請求項７】 第二導電型の前記トランジスタは、 前記第一基板からなる第一導電型のソースベース層と、 該ソースベース層上に位置する第二導電型のソースコン
タクト拡散層と、 該ソースコンタクト拡散層上と前記ソースベース層上と
に位置するゲート酸化膜と、不純物が拡散された前記第一基板で形成 されて前記ゲー
ト酸化膜下まで延長された第二導電型のドレインオフセ
ット拡散層とが形成され、 第一導電型の前記トランジスタは、 不純物が拡散された前記第一基板で形成 された第二導電
型のソースベース拡散層と、 該ソースベース拡散層上に位置する第一導電型のソース
拡散層と、 該ソース拡散層に導通したソース電極と、 前記ソース拡散層上と前記ソースベース拡散層上とに位
置してゲート酸化膜を兼用したフィールド酸化膜と、 該フィールド酸化膜上に位置するゲート電極と、 前記第一基板からなる第一導電型のドレインベース層
と、 該ドレインベース層上に位置して前記フィールド酸化膜
下まで延長された第一導電型のドレインオフセット拡散
層と、 該ドレインオフセット拡散層に導通したドレイン電極と
が形成される請求項６記載の半導体装置の製造方法。 - 【請求項８】 第一導電型の第一第二基板が埋込酸化膜
を介して一体に接合された一枚のＳＯＩ基板にＭＯＳ構
造でオフセット型の第一導電型の第一トランジスタと第
二導電型の第二トランジスタとを形成するＣＭＯＳ構造
の半導体装置の製造方法において、 前記第一基板の前記第一トランジスタのソースベース拡
散層と前記第二トランジスタのドレインオフセット拡散
層との位置に不純物を拡散させて前記第一トランジスタ
の第二導電型のソースベース拡散層と前記第二トランジ
スタの第二導電型のドレインオフセット拡散層とを同時
に形成し、 前記第一基板の前記第一トランジスタのソース拡散層と
ドレインオフセット拡散層および前記第二トランジスタ
の第一導電型のソース拡散層の位置に不純物を拡散させ
て前記第一トランジスタの第一導電型のソース拡散層と
ドレインオフセット拡散層および前記第二トランジスタ
の第一導電型のソース拡散層を同時に形成し、 前記第一基板の上面に前記第一トランジスタのゲート酸
化膜を兼用したフィールド酸化膜と前記第二トランジス
タのフィールド酸化膜とを同時に形成し、 該フィールド酸化膜を介した前記第一基板の上面全域に
熱酸化膜と導電膜とを形成してから一度にパターニング
して前記熱酸化膜により前記第二トランジスタのゲート
酸化膜を形成するとともに前記導電膜により前記第一第
二トランジスタのゲート電極を形成し、 前記第一基板の前記第一第二トランジスタのソースコン
タクト拡散層とドレインコンタクト拡散層との位置に不
純物を拡散させて前記第一第二トランジスタのソースコ
ンタクト拡散層とドレインコンタクト拡散層とを形成
し、 前記第一基板の前記第一第二トランジスタを絶縁分離す
る位置にトレンチ溝を形成して積層酸化膜で埋め込むこ
とにより前記第一第二トランジスタを絶縁分離し、 前記積層酸化膜の前記コンタクト拡散層の位置にコンタ
クトホールを形成して各種の前記コンタクト拡散層に各
種の電極を接続するようにしたことを特徴とする半導体
装置の製造方法。 - 【請求項９】 前記第一トランジスタの第二導電型のソ
ースベース拡散層と前記第二トランジスタの第二導電型
のドレインオフセット拡散層とを形成するとき、不純物
を前記第一基板の表面から前記埋込酸化膜の表面まで拡
散させるようにした請求項８記載の半導体装置の製造方
法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09295748A JP3111947B2 (ja) | 1997-10-28 | 1997-10-28 | 半導体装置、その製造方法 |
| TW087117308A TW400651B (en) | 1997-10-28 | 1998-10-20 | The semiconductor device with high voltage CMOS structure and the manufacture method thereof |
| KR1019980044990A KR100319506B1 (ko) | 1997-10-28 | 1998-10-27 | 고전압cmos구조의반도체장치및그제조방법 |
| US09/179,851 US6313508B1 (en) | 1997-10-28 | 1998-10-28 | Semiconductor device of high-voltage CMOS structure and method of fabricating same |
| CNB981245552A CN1135630C (zh) | 1997-10-28 | 1998-10-28 | 高压cmos结构的半导体器件及其制造方法 |
| US09/964,393 US6638798B2 (en) | 1997-10-28 | 2001-09-28 | Method of fabricating a semiconductor device of high-voltage CMOS structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09295748A JP3111947B2 (ja) | 1997-10-28 | 1997-10-28 | 半導体装置、その製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135794A JPH11135794A (ja) | 1999-05-21 |
| JP3111947B2 true JP3111947B2 (ja) | 2000-11-27 |
Family
ID=17824662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09295748A Expired - Fee Related JP3111947B2 (ja) | 1997-10-28 | 1997-10-28 | 半導体装置、その製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6313508B1 (ja) |
| JP (1) | JP3111947B2 (ja) |
| KR (1) | KR100319506B1 (ja) |
| CN (1) | CN1135630C (ja) |
| TW (1) | TW400651B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100773104B1 (ko) * | 2006-07-11 | 2007-11-02 | 김종국 | 넝쿨작물 재배장치 |
| US7335549B2 (en) | 2002-10-24 | 2008-02-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| KR102154991B1 (ko) | 2018-09-04 | 2020-09-11 | 경북대학교 산학협력단 | 넝쿨작물 자중에 의한 유인줄 자동 길이조절장치 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140160A (en) | 1997-07-28 | 2000-10-31 | Micron Technology, Inc. | Method for fabricating a simplified CMOS polysilicon thin film transistor and resulting structure |
| KR100534601B1 (ko) * | 1999-08-14 | 2005-12-07 | 한국전자통신연구원 | 제조 공정과 특성 제어가 용이한 전력 집적회로 구조 |
| JP2001094094A (ja) * | 1999-09-21 | 2001-04-06 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP3442009B2 (ja) * | 1999-09-24 | 2003-09-02 | 松下電器産業株式会社 | 高耐圧ｍｏｓトランジスタの構造 |
| JP3510576B2 (ja) | 2000-09-28 | 2004-03-29 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP4471480B2 (ja) * | 2000-10-18 | 2010-06-02 | 三菱電機株式会社 | 半導体装置 |
| JP4176342B2 (ja) * | 2001-10-29 | 2008-11-05 | 川崎マイクロエレクトロニクス株式会社 | 半導体装置およびそのレイアウト方法 |
| US6780762B2 (en) | 2002-08-29 | 2004-08-24 | Micron Technology, Inc. | Self-aligned, integrated circuit contact and formation method |
| WO2004107383A1 (ja) * | 2003-01-09 | 2004-12-09 | Matsushita Electric Industrial Co., Ltd. | Misfet |
| KR100487950B1 (ko) * | 2003-02-03 | 2005-05-06 | 삼성전자주식회사 | 활성영역과 중첩되는 게이트 전극 상에 배치된 콘택홀을갖는 반도체 소자 |
| US20050035410A1 (en) * | 2003-08-15 | 2005-02-17 | Yee-Chia Yeo | Semiconductor diode with reduced leakage |
| JP3689420B1 (ja) * | 2004-03-29 | 2005-08-31 | 新電元工業株式会社 | 半導体装置 |
| KR100614806B1 (ko) | 2004-10-27 | 2006-08-22 | 삼성전자주식회사 | 고내압 트랜지스터 및 이의 제조 방법 |
| JP4471815B2 (ja) * | 2004-11-05 | 2010-06-02 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置およびその製造方法 |
| JP2006324346A (ja) * | 2005-05-17 | 2006-11-30 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US7174693B2 (en) * | 2005-07-15 | 2007-02-13 | Diamond Machine Works, Inc. | Article portioning head system |
| JP4989085B2 (ja) * | 2006-02-24 | 2012-08-01 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
| KR100840667B1 (ko) * | 2007-06-26 | 2008-06-24 | 주식회사 동부하이텍 | 수평형 디모스 소자 및 그 제조방법 |
| JP5479671B2 (ja) | 2007-09-10 | 2014-04-23 | ローム株式会社 | 半導体装置 |
| CN101442072B (zh) * | 2007-11-23 | 2011-02-09 | 三洋电机株式会社 | 半导体器件 |
| CN101442073B (zh) * | 2007-11-23 | 2011-02-09 | 三洋电机株式会社 | 半导体器件及其制造方法 |
| US8558307B2 (en) | 2007-12-18 | 2013-10-15 | Sanyo Semiconductor Co., Ltd. | Semiconductor device with diffused MOS transistor and manufacturing method of the same |
| US7560774B1 (en) * | 2008-01-23 | 2009-07-14 | United Microelectronics Corp. | IC chip |
| US8049307B2 (en) * | 2009-01-23 | 2011-11-01 | Vanguard International Semiconductor Corporation | Insulated gate bipolar transistor (IGBT) electrostatic discharge (ESD) protection devices |
| JP5729745B2 (ja) * | 2009-09-15 | 2015-06-03 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN101916780A (zh) * | 2010-07-22 | 2010-12-15 | 中国科学院上海微系统与信息技术研究所 | 一种具有多层超结结构的ldmos器件 |
| CN102306661A (zh) * | 2011-09-20 | 2012-01-04 | 上海先进半导体制造股份有限公司 | Ldmos晶体管结构及其形成方法 |
| JP6061979B2 (ja) * | 2015-04-16 | 2017-01-18 | ローム株式会社 | 半導体装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE897139A (nl) * | 1983-06-27 | 1983-12-27 | Bell Telephone Mfg Cy Nov | Proces voor het maken van een halfgeleider-inrichting en inrichting hierdoor verkregen |
| US5923071A (en) * | 1992-06-12 | 1999-07-13 | Seiko Instruments Inc. | Semiconductor device having a semiconductor film of low oxygen concentration |
| US5874768A (en) * | 1994-06-15 | 1999-02-23 | Nippondenso Co., Ltd. | Semiconductor device having a high breakdown voltage |
| JPH08148684A (ja) | 1994-11-18 | 1996-06-07 | Nippondenso Co Ltd | 半導体装置及びその製造方法 |
| JPH08335684A (ja) * | 1995-06-08 | 1996-12-17 | Toshiba Corp | 半導体装置 |
| JP3435930B2 (ja) * | 1995-09-28 | 2003-08-11 | 株式会社デンソー | 半導体装置及びその製造方法 |
| US6242787B1 (en) * | 1995-11-15 | 2001-06-05 | Denso Corporation | Semiconductor device and manufacturing method thereof |
| JP3378135B2 (ja) * | 1996-02-02 | 2003-02-17 | 三菱電機株式会社 | 半導体装置とその製造方法 |
| JP3575908B2 (ja) * | 1996-03-28 | 2004-10-13 | 株式会社東芝 | 半導体装置 |
| KR100225411B1 (ko) * | 1997-03-24 | 1999-10-15 | 김덕중 | LDMOS(a lateral double-diffused MOS) 트랜지스터 소자 및 그의 제조 방법 |
| JPH11195712A (ja) * | 1997-11-05 | 1999-07-21 | Denso Corp | 半導体装置およびその製造方法 |
-
1997
- 1997-10-28 JP JP09295748A patent/JP3111947B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-20 TW TW087117308A patent/TW400651B/zh not_active IP Right Cessation
- 1998-10-27 KR KR1019980044990A patent/KR100319506B1/ko not_active IP Right Cessation
- 1998-10-28 CN CNB981245552A patent/CN1135630C/zh not_active Expired - Fee Related
- 1998-10-28 US US09/179,851 patent/US6313508B1/en not_active Expired - Lifetime
-
2001
- 2001-09-28 US US09/964,393 patent/US6638798B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7335549B2 (en) | 2002-10-24 | 2008-02-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| KR100773104B1 (ko) * | 2006-07-11 | 2007-11-02 | 김종국 | 넝쿨작물 재배장치 |
| KR102154991B1 (ko) | 2018-09-04 | 2020-09-11 | 경북대학교 산학협력단 | 넝쿨작물 자중에 의한 유인줄 자동 길이조절장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100319506B1 (ko) | 2002-06-20 |
| KR19990037412A (ko) | 1999-05-25 |
| US6313508B1 (en) | 2001-11-06 |
| CN1215926A (zh) | 1999-05-05 |
| CN1135630C (zh) | 2004-01-21 |
| US20020048914A1 (en) | 2002-04-25 |
| US6638798B2 (en) | 2003-10-28 |
| JPH11135794A (ja) | 1999-05-21 |
| TW400651B (en) | 2000-08-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3111947B2 (ja) | 半導体装置、その製造方法 | |
| US6087698A (en) | Semiconductor device and method of manufacturing the same | |
| JP2002246596A (ja) | 絶縁ゲート型半導体装置及びその製造方法 | |
| JP3888658B2 (ja) | Ｓｏｉ構造を有する半導体素子及びその製造方法 | |
| JP4148615B2 (ja) | 半導体装置の製造方法 | |
| JP2003526949A (ja) | トレンチゲート半導体装置 | |
| JP2003303960A (ja) | 縦型ｍｏｓ半導体装置およびその製造方法 | |
| JP2979554B2 (ja) | 半導体装置の製造方法 | |
| JP3906032B2 (ja) | 半導体装置 | |
| JP2005039057A (ja) | 半導体装置およびその製造方法 | |
| JP3932443B2 (ja) | 半導体素子 | |
| JPH098291A (ja) | 半導体装置 | |
| JP4140325B2 (ja) | ラテラルバイポーラトランジスタの製造方法 | |
| JPH10163338A (ja) | 半導体装置とその製造方法 | |
| JP2004134666A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2008078331A (ja) | 半導体装置 | |
| JP2002334990A (ja) | 半導体装置 | |
| JPH04245473A (ja) | 半導体集積回路およびその製造方法 | |
| KR100332473B1 (ko) | 반도체소자및그를이용한소자분리방법 | |
| JP2007115998A (ja) | 半導体装置 | |
| CN116805629A (zh) | 半导体器件和制造半导体器件的方法 | |
| JPH05206157A (ja) | バイポーラトランジスタとその製造方法およびバイポーラトランジスタとｍｏｓトランジスタとを搭載した半導体装置とその製造方法 | |
| KR19980031106A (ko) | 반도체소자의 제조방법 | |
| JPH09129884A (ja) | Ｓｏｉ型薄膜電界効果トランジスタ及びその製造方法 | |
| JPS632365A (ja) | 半導体集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080922 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080922 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 10 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130922 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |