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KR19990037412A - 고 전압ｃｍｏｓ 구조의 반도체 장치 및 그 제조방법 - Google Patents

고 전압ｃｍｏｓ 구조의 반도체 장치 및 그 제조방법 Download PDF

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KR19990037412A
KR19990037412A KR1019980044990A KR19980044990A KR19990037412A KR 19990037412 A KR19990037412 A KR 19990037412A KR 1019980044990 A KR1019980044990 A KR 1019980044990A KR 19980044990 A KR19980044990 A KR 19980044990A KR 19990037412 A KR19990037412 A KR 19990037412A
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South Korea
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diffusion layer
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transistor
drain
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겐야 고바야시
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

제2 도전형 트랜지스터는 LMOS 구조이고, 제1 도전형 트랜지스터는 LDMOS 구조이다. 제1 도전형 트랜지스터는 드레인 오프셋 확산층과 동일한 방식으로 작용하는 드레인 베이스층을 갖고 소스 베이스 확산층으로부터 분리되게 기판 내에 형성된다. 제1 도전형 트랜지스터는 제2 도전형 트랜지스터와 같이 안정되게 높은 항복 전압과 낮은 온-상태 저항을 갖는다.

Description

고 전압 ＣＭＯＳ 구조의 반도체 장치 및 그 제조 방법
본 발명은 고 전압 CMOS 구조의 반도체 장치, 및 이와 같은 고 전압 CMOS 구조의 반도체 장치의 제조 방법에 관한 것이다.
지금까지, 단일 SOI(Silicon-On-Insulator: 절연 기판상의 실리콘) 구조상에 형성된 한 쌍의 P-형 및 N-형 MOS 트랜지스터로 구성된 CMOS(Complementary Metal Oxide Semiconductor: 상보형 금속 산화물 반도체) 구조의 반도체 장치가 여러 가지의 응용에 사용되어 왔다. 이와 같은 CMOS 구조의 반도체 장치는 다양한 종류에 이용할 수 있다. 플라즈마 디스플레이 패널 구동 회로용 CMOS 회로는 고 전압에 견딜 필요가 있다. 이러한 CMOS 회로내의 P-형 및 N-형 MOS 트랜지스터에 대해 오프셋 구조(offset structure)의 사용이 제안되었다.
CMOS 구조의 종래 반도체 장치가 도 1 내지 도 5b의 첨부한 도면을 참조하여 이하 기술될 것이다.
도 1은 종래 반도체 장치로서의 CMOS 회로의 다층 구조를 도시한 종단면도이고, 도 2a 내지 5b는 도 1에서 도시된 CMOS 회로의 제조 공정의 연속적인 단계를 도시한 종단면도이다.
종래 반도체 장치는 층이 기판에서 위쪽 방향으로 연속적으로 형성된다는 가정하에 기술될 것이다. 이러한 방향은 단지 간결함을 위해서 예로서 사용되고, 반도체 장치가 실제로 제조되고 사용되는 어떤 방향도 한정하는 것이 아니다. 보다 높은 농도를 갖는 층 또는 막은 P+및 N+로 표시되고, 보다 낮은 농도를 갖는 것은 P-및 N-로 표시된다. 도 1 내지 도 5b 및 그 밖의 도면들에서, "P+", "N+", "P-", "N-"은 각각 "P+", "N+", "P-", "N-"를 의미한다고 해석되어야만 한다.
도 1에서 도시된 바와 같이, CMOS 회로(1)는 제1 도전형인 P-형의 단일 SOI 기판(2)을 갖는다. SOI 기판(2) 상에, 제1 도전형의 P-채널 제1 트랜지스터(3)와 제2 도전형의 N-채널 제2 트랜지스터(4)가 배치된다. 제1 트랜지스터와 제2 트랜지스터(3, 4) 각각은 오프셋 LMOS(Lateral MOS) 구조이다.
SOI 기판(2)은 제1 도전형인 P--형의 제1 및 제2 기판(5, 6)을 각각 포함한다. 제1 및 제2 기판(5, 6)은 매립 산화막(7)에 의해 서로 일체로 결합된다. 제1 및 제2 트랜지스터(3, 4)는 매립 산화막(7) 위에 놓인 제1 기판(5) 내에만 배치된다. 제1 및 제2 트랜지스터(3, 4)는 트렌치(8) 및 적층 산화막(9)에 의해 서로 분리된다.
P-채널 제1 트랜지스터(3)는 소스(11), 소스(11) 안에 놓인 게이트(12), 및 그 중앙에 놓인 드레인(13)을 포함한다. 소스(11), 게이트(12), 및 드레인(13)은 제1 기판(5)에 배치된 단일 N--형 웰(14) 상에 놓인다.
제1 트랜지스터(3)의 소스(11)는 N--형 웰(14) 상에 놓인 P-형 소스 확산층(21), P-형 소스 확산층(21)의 상부면에 놓인 P+-형 소스 콘택트 확산층(22), 및 P+-형 소스 콘택트 확산층(22) 외부의 N--형 웰(14) 상에 놓인 N+-형 백-게이트 콘택트 확산층(23)으로 구성된다. 소스 전극(24)은 콘택트 확산층들(22, 23) 상에 놓인다.
제1 트랜지스터(3)의 드레인(13)은 N--형 웰(14) 상에 놓인 P-형 드레인 오프셋 확산층(25)과 이 P-형 드레인 오프셋 확산층(25)의 상부면에서 중앙으로 놓인P+-형 드레인 콘택트 확산층(26)으로 구성된다. 드레인 전극(27)은 P+-형 드레인 콘택트 확산층(26) 상에 놓인다.
드레인 오프셋 확산층(25) 및 소스 확산층(21)은 개개의 콘택트 확산층들(26, 22)에서 게이트(12)를 향해 돌출하고, 필드 산화막(28)은 드레인 오프셋 확산층(25)의 오프셋 영역 및 소스 확산층(21)의 상부면에 놓인다. 게이트 전극(29)은 게이트 산화막을 겸용하는 필드 산화막(28)의 상부면에 놓이고, 게이트 인출 전극(30)은 게이트 전극(29)의 상부면에 놓인다.
N-채널 제2 트랜지스터(4)는 P-채널 제1 트랜지스터(3)에 대해 병렬 관계로 배치된다. N-채널 제2 트랜지스터(4)는 소스(41), 소스(41) 안에 놓인 게이트(42), 및 그의 중앙에 놓인 드레인(43)을 갖는다.
제2 트랜지스터(4)의 소스(41)에서, P--형 제1 기판(5)은 소스 베이스층(50)의 역할을 하고, P-형 소스 실드 확산층(source shield diffusion layer, 51)이 소스 베이스층(50) 상에 놓인다. N+-형 소스 콘택트 확산층(52) 및 P+-형 백-게이트 콘택트 확산층(53)이 소스 실드 확산층(51)의 상부면의 안쪽 및 바깥쪽 영역에 각각 놓인다. 소스 전극(54)이 콘택트 확산층(52, 53) 상에 놓인다.
제2 트랜지스터(4)의 드레인(43)에서, N-형 드레인 오프셋 확산층(55)이 P--형 제1 기판(5) 내에 배치된다. N+-형 드레인 콘택트 확산층(56)이 오프셋 확산층(55)의 상부면의 중앙에 놓인다. 드레인 전극(57)이 드레인 콘택트 확산층(56) 상에 놓인다.
드레인 오프셋 확산층(55) 및 소스 실드 확산층(51)이 각각의 콘택트 확산층(56, 52)에서 게이트(42)를 향해 돌출하고, 필드 산화막(58) 및 게이트 산화막(59)은 드레인 오프셋 확산층(55)의 오프셋 영역과 소스 실드 확산층(51)의 상부면에 놓인다. 게이트 전극(60)은 산화막(58, 59)의 상부면에 놓이고, 게이트 인출 전극(61)은 게이트 전극(60)의 상부면에 놓인다.
제1 및 제2 트랜지스터(3, 4)의 전극들(24, 27, 30, 54, 57, 61)은 절연층(도시되지 않음)이 놓인 적층 산화막(9)을 통해 확장된다. 절연층은, 연결 패드(도시되지 않음)를 제공하는 전극들(24, 27, 30, 54, 57, 61)을 노출하기 위해서 부분적으로 제거된다.
상기 구조의 CMOS 회로(1)에서, 두 개의 P-채널 제1 트랜지스터(3) 및 N-채널 제2 트랜지스터(4)는 LMOS 구조이고, 소스 전극(24, 54)으로부터 게이트(12, 42)를 통해 드레인 전극(27, 57)으로 측면으로 전류가 흐른다.
더욱이, 두 개의 트랜지스터(3, 4)는 드레인 오프셋 확산층(25, 55)이 필드 산화막(28) 및 필드 및 게이트 산화막(58, 59)의 하부면에 이르는 오프셋 구조이다. 그러므로, 이들 트랜지스터(3, 4)의 항복 전압이 매우 높아 트랜지스터(3, 4)가 고 전압을 스위칭 할 수 있다.
CMOS 회로(1)의 제조 공정이 도 2a 내지 도 5b를 참조하여 이하 간략하게 기술될 것이다.
도 2a에 도시된 바와 같이, P--형 실리콘의 제1 및 제2 기판(5, 6)이 준비되어, 약 2㎛ 두께를 갖는 SIO2막의 형태인 매립 산화막(7)에 의해 서로 일체로 결합된다. 제1 기판(5)이 약 5㎛의 두께로 연마되고(ground), 그러므로 단일 SOI 기판(2)이 생성된다.
다음으로, 도 2b에 도시된 바와 같이, 열적 산화막(도시되지 않음)이 제1 기판(5)의 전체 상부면에 형성되어 선정된 형태의 마스크(71)로 패턴된다. 인(phosphorus)의 불순물이 이온 주입에 의해 마스크(71)의 개구부를 통해 제1 기판(5)으로 삽입된다. 삽입된 인을 매립 산화막(7)의 상부면으로 확산시키도록 이 어셈블리가 가열되어, 그것에 의해 동시에 제1 트랜지스터(3)의 N--형 웰(14)과 제2 트랜지스터(4)의 드레인 오프셋 확산층(55)을 형성한다.
그 다음에, 도 3a에 도시된 바와 같이, 마스크(71)가 제거된 후, 다른 형태의 마스크(72)가 형성된다. 그 다음에 붕소(boron)의 불순물이 이온 주입에 의해 마스크(72)의 개구부를 통해 제1 기판(5)으로 삽입된다. 삽입된 붕소를 제1 기판(5)의 표면으로부터 1에서 2 ㎛ 범위의 깊이로 확산시키도록 어셈블리가 가열되어, 그것에 의해 동시에 제1 트랜지스터(3)의 P-형 소스 확산층(21) 및 드레인 오프셋 확산층(25), 제2 트랜지스터(4)의 소스 실드 확산층(51)을 형성한다.
그 후에, 마스크(72)가 제거되고, 그 다음에 선정된 형태의 마스크(도시되지 않음)가 질화물로 형성된다. 도 3b에 도시된 바와 같이, 필드 산화막(28, 58)이 LOCOS(Local Oxidation of the Surface or Local Oxidation of Silicon)에 의해 0.5에서 1.0 ㎛ 범위의 두께로 형성된다.
열적 산화막 및 폴리실리콘막은 CVD(Chemical Vapor Deposition)에 따라 형성된 전체 표면상에 형성되고, 인의 불순물이 확산되어 폴리실리콘막을 전기적으로 도전되게 한다. 도 4a에 도시된 바와 같이, 그 다음에 전기적으로 도전된 폴리실리콘막과 열적 산화막이 동시에 패턴되어, 열적 산화막을 사용하여 제2 트랜지스터(4)의 게이트 산화막(59)을 형성하고 전기적으로 도전된 폴리실리콘막을 사용하여 제1 및 제2 트랜지스터(3, 4)의 게이트 전극(29, 60)을 형성한다.
그 다음에 선정된 형태의 마스크(도시되지 않음)가 형성되고, 인과 붕소가 여러 영역들로 삽입되어 도 4b에 도시된 바와 같이 제1 및 제2 트랜지스터(3, 4)의 콘택트 확산층(22, 23, 26, 52, 53, 56)을 형성한다.
그 다음에, 도 5a에 도시된 바와 같이, 100㎚의 두께를 갖는 산화막이 CVD에 의해 형성되어 마스크(73)로 패턴된다. 그 후에, 마스크(73)를 통한 실리콘 에칭에 의해 제1 및 2 트랜지스터(3, 4) 주위에 트렌치(8)가 형성된다. 도 5b에 도시된 바와 같이, 트렌치(8)를 채우기 위해서 적층 산화막(9)이 1 내지 2㎛ 범위의 두께로 도포되고, 그러므로 제1 및 제2 트랜지스터(3, 4)가 서로 분리된다.
그 후에, 도 1에서 도시된 바와 같이, 콘택트 홀이 적층 산화막(9) 내에서 한정되고, 제1 및 제2 트랜지스터(3, 4)의 전극(24, 27, 30, 54, 61)이 알루미늄 등을 스퍼터링함으로써 0.5 내지 2.0 ㎛ 범위의 두께로 형성된다. 이러한 방법으로, CMOS 회로(1)가 완성된다.
CMOS 회로(1)에서, 두 개의 P-채널 제1 트랜지스터(3)와 N-채널 제2 트랜지스터(4)는 그의 항복 전압을 증가시키기 위한 오프셋 LMOS 구조를 하고 있다. 그러나, 실제로, P-채널 제1 트랜지스터(3)의 항복 전압은 N-채널 제2 트랜지스터(4)의 항복 전압보다 낮고, 높은 온-상태 저항을 갖는다.
제1 트랜지스터(3)의 항복 전압은 드레인 오프셋 확산층(25)과 N--형 웰(14)사이의 결합 상태에 의해 결정되고, 제2 트랜지스터(4)의 항복 전압은 드레인 오프셋 확산층(55) 및 소스 베이스층(50) 사이의 결합 상태에 의해 결정된다. 제2 트랜지스터(4)의 항복 전압은 불순물이 소스 베이스층(50)에 결합된 드레인 오프셋 확산층(55)으로만 확산되기 때문에 안정하다.
제1 트랜지스터(3)에서는, P--형 제1 기판(5)으로 인을 확산시킴으로써 형성된 N--형 웰(14)과 이 N--형 웰(14)에 붕소를 확산시킴으로써 형성된 P-형 드레인 오프셋 확산층(25)이 서로 결합된다. 그러므로, 불순물이 두 개 층들(14, 25)을 형성하기 위해서 확산되고, 층(25)을 형성하기 위해서는 불순물이 두 번 확산된다. 결과로서, 제1 트랜지스터(3)의 항복 전압을 안정화시키는 것은 힘들다.
제1 및 제2 트랜지스터(3, 4)의 항복 전압은 또한 상기 결합된 경계선의 곡률 반경에 의존한다. 제1 트랜지스터(3)의 드레인 오프셋 확산층(25)은 제2 트랜지스터(4)의 드레인 오프셋 확산층(55) 보다 얕다. 그러므로, 드레인 오프셋 확산층(25)의 결합된 경계선의 곡률 반경이 드레인 오프셋 확산층(55)의 결합된 경계선의 곡률 반경보다 작다. 따라서, 드레인 오프셋 확산층(25)의 결합된 경계선의 보다 작은 곡률 반경 때문에 제1 트랜지스터(3)의 항복 전압은 상대적으로 낮다.
제1 트랜지스터(3)의 항복 전압이 낮으므로, 드레인 오프셋 확산층(25)은 크기를 줄일 수 없다. 그러므로, 제1 트랜지스터(3)에 의해 점유된 면적은 크기를 줄일 수 없다. 이러한 이유로, CMOS 회로(1)의 전체 칩 면적을 줄이는 것이 힘들다. 구조가 복잡하고 값비싼 SOI 기판(2)의 재료량이 감소될 수 없고, CMOS 회로(1)의 생산성을 증가시키는 것이 어렵다.
게다가, 제2 트랜지스터(4)가 넓고 깊은 드레인 오프셋 확산층(55)을 통해 드레인 전류가 흐르기 때문에 낮은 온-상태 저항을 갖는 반면, 제1 트랜지스터(3)의 온-상태 저항은 그것을 통해서 흐르는 드레인 전류에 대해서 드레인 오프셋 확산 층(25)이 좁고 얕기 때문에 높은 온-상태 저항을 갖는다.
그러므로 본 발명의 목적은 안정되게 높은 항복 전압과 낮은 온-상태 저항을 갖는 반도체 장치, 및 이와 같은 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 특징에 따르면, 매립 산화막을 사이에 개재시켜 서로 일체로 결합된 제1 도전형의 제1 및 제2 기판으로 구성된 SOI 기판, 이 SOI 기판 내에 배치되고 서로 분리된 트랜지스터인 각각 제1 및 제2 도전형 MOS 구조의 한 쌍의 오프셋 트랜지스터로 구성된 CMOS 구조의 반도체 장치가 제공되고, 제2 도전형의 상기 트랜지스터는 LMOS 구조이고 제1 도전형의 상기 트랜지스터는 LDMOS(Lateral Double-diffused MOS) 구조이다.
LDMOS 구조를 갖는 트랜지스터에서, 소스 확산층과 분리된 전용 소스 베이스 확산층이 제1 기판에 형성되고, 소스 베이스 확산층에 결합된 드레인 베이스층이 제1 기판에 형성된다. 드레인 베이스층이 드레인 오프셋 확산층과 동일한 방법으로 작용하기 때문에, LDMOS 구조인 제1 도전형의 트랜지스터는 제2 도전형의 트랜지스터와 함께 안정되게 높은 항복 전압 및 낮은 온-상태 저항을 갖는다. 제1 도전형은 P 형 및 N 형 중 하나이고, 제2 도전형은 나머지 형이다.
본 발명의 다른 특징에 따르면, 매립 산화막을 사이에 개재시켜 서로 일체로 결합된 제1 도전형의 제1 및 제2 기판으로 구성된 SOI 기판, 이 SOI 기판 내에 배치되고 서로 분리된 트랜지스터인 각각 제1 및 제2 도전형 MOS 구조의 한 쌍의 오프셋 트랜지스터를 포함하는 CMOS 구조의 반도체 장치가 제공되고, 제2 도전형의 상기 트랜지스터는 제1 기판으로 구성된 제1 도전형의 소스 베이스층, 소스 베이스층 상에 놓인 제2 도전형의 소스 콘택트 확산층, 소스 콘택트 확산층 및 소스 베이스층의 단부 상에 놓인 게이트 산화막, 및 제1 기판에 배치되고 게이트 산화막 하부로 연장하는 제2 도전형의 드레인 오프셋 확산층으로 구성된 LMOS 구조이고, 제1 도전형의 상기 트랜지스터는, 제1 기판에 배치된 제2 도전형의 소스 베이스 확산층, 이 소스 베이스 확산층에 놓인 제1 도전형의 소스 확산층, 이 소스 확산층에 전기적으로 연결된 소스 전극, 이 소스 확산층과 소스 베이스 확산층의 단부 상에 놓이고 게이트 산화막을 겸용하는 필드 산화막, 이 필드 산화막 상에 놓인 게이트 전극, 제1 기판으로 구성된 제1 도전형의 드레인 베이스층, 이 드레인 베이스층 상에 놓이고 필드 산화막 하부로 연장하는 제1 도전형의 드레인 오프셋 확산층, 및 이 드레인 오프셋 확산층에 전기적으로 연결된 드레인 전극으로 구성된다.
그러므로, 제1 도전형의 트랜지스터에서, 소스 확산층과 분리된 전용 소스 베이스 확산층이 제1 기판에 놓이고, 이 소스 베이스 확산층에 결합된 드레인 베이스층이 제1 기판에 놓인다. 드레인 베이스층이 드레인 오프셋 확산층과 동일한 방법으로 작용하기 때문에, 제1 도전형의 트랜지스터는 제2 도전형의 트랜지스터와 함께 안정되게 높은 항복 전압 및 낮은 온-상태 저항을 갖는다.
본 발명의 또 다른 특징에 따르면, 매립 산화막을 사이에 개재시켜 서로 일체로 결합된 제1 도전형의 제1 및 제2 기판으로 구성된 SOI 기판, 이 SOI 기판 내에 배치되고 서로 분리된 트랜지스터인 각각 제1 및 제2 도전형 MOS 구조의 한 쌍의 오프셋 트랜지스터를 포함하는 CMOS 구조의 반도체 장치가 제공되고, 제2 도전형의 상기 트랜지스터는, 제1 기판으로 구성된 제1 도전형 소스 베이스층, 소스 베이스층 상에 놓인 제2 도전형의 소스 콘택트 확산층, 소스 콘택트 확산층과 소스 콘택트 확산층에 전기적으로 연결된 소스 전극, 소스 콘택트 확산층과 소스 베이스층의 단부 상에 놓인 게이트 산화막, 이 게이트 산화막에 놓인 게이트 전극, 제1 기판에 배치되고 게이트 산화막 하부로 연장하는 제2 도전형의 드레인 오프셋 확산층, 및 이 드레인 오프셋 확산층에 전기적으로 연결된 드레인 전극으로 구성되고, 제1 도전형의 상기 트랜지스터는 제1 기판에 배치된 제2 도전형의 소스 베이스 확산층, 이 소스 베이스 확산층에 놓인 제1 도전형의 소스 확산층, 이 소스 확산층에 전기적으로 연결된 소스 전극, 이 소스 확산층과 소스 베이스 확산층의 단부 상에 놓이고 게이트 산화막을 겸용하는 필드 산화막, 이 필드 산화막 상에 놓인 게이트 전극, 제1 기판으로 구성된 제1 도전형의 드레인 베이스층, 이 드레인 베이스층 상에 놓이고 필드 산화막 하부로 연장하는 제1 도전형의 드레인 오프셋 확산층, 및 이 드레인 오프셋 확산층에 전기적으로 연결된 드레인 전극으로 구성된다.
그러므로, 제1 도전형의 트랜지스터에서, 소스 확산층과 분리된 전용 소스 베이스 확산층이 제1 기판에 놓이고, 이 소스 베이스 확산층에 결합된 드레인 베이스층이 제1 기판에 놓인다. 드레인 베이스층이 드레인 오프셋 확산층과 동일한 방법으로 작용하기 때문에, 제1 도전형의 트랜지스터는 제2 도전형의 트랜지스터와 함께 안정되게 높은 항복 전압 및 낮은 온-상태 저항을 갖는다.
본 발명의 더욱 다른 특징은, 기판 사이에 삽입된 매립 산화막에 의해 서로 일체로 결합된 제1 도전형의 제1 및 제2 기판으로 구성된 SOI 기판, 이 SOI 기판 내에 배치되고 서로 분리된 트랜지스터인 각각 제1 및 제2 도전형 MOS 구조의 한 쌍의 오프셋 트랜지스터를 포함하는 CMOS 구조의 반도체 장치가 제공되고, 제2 도전형의 상기 트랜지스터는, 제1 기판으로 구성된 제1 도전형 소스 베이스층, 이 소스 베이스층 상에 놓인 제1 도전형의 소스 실드 확산층, 이 소스 실드 확산층 상에 놓인 제2 도전형의 소스 콘택트 확산층, 이 소스 콘택트 확산층에 인접하여 소스 실드 확산층 상에 놓인 제1 도전형의 백-게이트 콘택트 확산층, 백-게이트 콘택트 확산층과 소스 콘택트 확산층 상에 놓인 소스 전극, 소스 콘택트 확산층과 소스 베이스층의 단부 상에 놓인 게이트 산화막, 이 게이트 산화막에 놓인 게이트 전극, 이 게이트 전극에 놓인 게이트 인출 전극, 제1 기판에 배치되고 게이트 산화막 하부로 연장하는 제2 도전형의 드레인 오프셋 확산층, 이 드레인 오프셋 확산층에 놓인 제2 도전형의 드레인 콘택트 확산층, 및 이 드레인 콘택트 확산층에 놓인 드레인 전극으로 구성되고, 제1 도전형의 상기 트랜지스터는, 제1 기판에 배치된 제2 도전형의 소스 베이스 확산층, 이 소스 베이스 확산층에 놓인 제1 도전형의 소스 확산층, 이 소스 확산층 상에 놓인 제1 도전형의 소스 콘택트 확산층, 이 소스 콘택트 확산층에 인접하여 소스 베이스 확산층 상에 놓인 제2 도전형의 백-게이트 콘택트 확산층, 소스 콘택트 확산층과 백-게이트 콘택트 확산층 상에 놓인 소스 전극, 소스 확산층과 소스 베이스 확산층의 단부 상에 놓이고 게이트 산화막을 겸용하는 필드 산화막, 이 필드 산화막 상에 놓인 게이트 전극, 이 게이트 전극 상에 놓인 게이트 인출 전극, 제1 기판으로 구성된 제1 도전형의 드레인 베이스층, 이 드레인 베이스층 상에 놓이고 필드 산화막 하부로 연장하는 제1 도전형의 드레인 오프셋 확산층, 이 드레인 오프셋 확산층 상에 놓인 제1 도전형의 드레인 콘택트 확산층, 및 이 드레인 콘택트 확산층 상에 놓인 드레인 전극으로 구성된다.
그러므로, 제1 도전형의 트랜지스터에서, 소스 확산층과 분리된 전용 소스 베이스 확산층이 제1 기판에 놓이고, 이 소스 베이스 확산층에 결합된 드레인 베이스층이 제1 기판에 놓인다. 드레인 베이스층이 드레인 오프셋 확산층과 동일한 방법으로 작용하기 때문에, 제1 도전형의 트랜지스터는 제2 도전형의 트랜지스터와 함께 안정되게 높은 항복 전압 및 낮은 온-상태 저항을 갖는다.
본 발명의 상기 여러 특징에 따른 반도체 장치에서, 제1 도전형 트랜지스터의 소스 베이스 확산층과 제2 도전형 트랜지스터의 드레인 오프셋 확산층이 제1 기판의 표면에서 매립 산화막의 표면까지 넓어진다.
결과적으로, 상기 반도체 장치의 제조 공정에서, 제1 도전형 트랜지스터의 소스 베이스 확산층과 제2 도전형 트랜지스터의 드레인 오프셋 확산층은 불순물을 제1 기판으로 확산시킴으로써 형성하고, 불순물의 확산은 매립 산화막의 위치에서 중단된다. 그러므로, 이들 확산층은 일정 형태로 안정되게 형성된다.
본 발명에 따라 또한 두 개 기판사이에 삽입된 매립 산화막에 의해 서로 일체로 결합된 제1 도전형의 제1 및 제2 기판으로 구성된 SOI 기판, 제1 도전형이고 SOI 기판에 배치된 MOS 구조의 제1 오프셋 트랜지스터, 및 제2 도전형이고 SOI 기판에 배치된 MOS 구조의 제2 오프셋 트랜지스터를 갖는 CMOS 구조의 반도체 장치의 제조 방법이 제공되고, 이 방법은 제1 트랜지스터의 제2 도전형의 소스 베이스 확산층과 제2 트랜지스터의 제2 도전형의 드레인 오프셋 확산층을 동시에 형성하기 위해 제1 기판 내의 선정된 위치로 불순물을 확산시키는 단계, 제1 트랜지스터의 제1 도전형인 소스 확산층과 드레인 오프셋 확산층 및 제2 트랜지스터의 제1 도전형의 소스 확산층을 동시에 형성하기 위해 제1 기판 내의 선정된 위치로 불순물을 확산시키는 단계, 제1 트랜지스터의 게이트 산화막을 겸용하는 필드 산화막과 제1 기판의 상부면에 제2 트랜지스터의 필드 산화막을 동시에 형성하는 단계, 제1 기판의 전체 상부면 상의 필드 산화막에 열적 산화막 및 전기 도전막을 형성하는 단계, 열적 산화막을 사용하여 제2 트랜지스터의 게이트 산화막을 형성하고 전기 도전막을 사용하여 제1 및 제2 트랜지스터의 게이트 전극을 형성하기 위해 열적 산화막 및 전기 도전막을 패터닝하는 단계, 제1 및 제2 트랜지스터의 소스 콘택트 확산층 및 드레인 콘택트 확산층을 형성하기 위해서 제1 기판내의 선정된 위치로 불순물을 확산시키는 단계, 제1 기판 내의 선정된 위치에 트렌치를 형성하고 제1 및 제2 트랜지스터를 서로 분리하기 위해서 적층 산화막으로 트렌치를 채우는 단계, 및 제1 기판의 선정된 위치에 콘택트 홀을 형성하고 이 콘택트 홀을 통해 전극을 콘택트 확산층에 연결하는 단계로 구성된다.
그러므로, 제1 트랜지스터에서, 소스 확산층에서 분리된 전용 소스 베이스 확산층이 제1 기판에 놓이고, 이 소스 베이스 확산층에 결합된 드레인 베이스층이 제1 기판에 놓인다. 드레인 베이스층이 드레인 오프셋 확산층과 동일한 방법으로 작용하기 때문에, 제1 트랜지스터는 제2 트랜지스터와 같이 안정되게 높은 항복 전압과 낮은 온-상태 저항을 갖는다.
설명 중에 언급된 기판 등의 상부면은 층 또는 막이 형성된 기판 등의 표면을 의미하고, 반도체 장치가 제조되거나 사용될 때 실제로 위로 향해 있을 필요는 없을 것이다.
상술한 방법은, 제1 트랜지스터의 제2 도전형의 소스 베이스 확산층과 제2 트랜지스터의 제2 도전형의 드레인 오프셋 확산층을 형성하기 위해 제1 기판의 표면에서 매립 산화막의 표면으로 불순물을 확산시키는 단계를 더 포함한다.
그러므로, 불순물을 제1 기판으로 확산시킴으로써 형성되는 제1 트랜지스터의 소스 베이스 확산층과 제2 트랜지스터의 드레인 오프셋 확산층이 일정한 형태로 안정되게 형성된다.
본 발명의 예를 도시한 첨부한 도면을 참조하여 본 발명의 상기 및 다른 목적, 특징 및 이점은 다음의 설명으로부터 명백해질 것이다.
도 1은 종래 반도체 장치로서의 CMOS 회로의 다층 구조를 도시한 종단면도.
도 2a 및 2b는 도 1에 도시된 CMOS 회로의 제조 공정의 제1 및 제2 단계를 도시한 종단면도.
도 3a 및 3b는 도 1에 도시된 CMOS 회로의 제조 공정의 제3 및 제4 단계를 도시한 종단면도.
도 4a 및 4b는 도 1에 도시된 CMOS 회로의 제조 공정의 제5 및 제6 단계를 도시한 종단면도.
도 5a 및 5b는 도 1에 도시된 CMOS 회로의 제조 공정의 제7 및 제8 단계를 도시한 종단면도.
도 6은 본 발명에 따른 반도체로서 CMOS 회로의 다층 구조를 도시한 종단면도.
도 7a 및 7b는 도 6에 도시된 CMOS 회로의 제조 공정의 제1 및 제2 단계를 도시한 종단면도.
도 8a 및 8b는 도 6에 도시된 CMOS 회로의 제조 공정의 제3 및 제4 단계를 도시한 종단면도.
도 9a 및 9b는 도 6에 도시된 CMOS 회로의 제조 공정의 제5 및 제6 단계를 도시한 종단면도.
도 10a 및 10b은 도 6에 도시된 CMOS 회로의 제조 공정의 제7 및 제8 단계를 도시한 종단면도.
도 11은 본 발명과 종래 CMOS 회로에 따라서 CMOS 회로의 오프셋 길이와 항복 전압 사이의 관계를 도시한 다이어그램.
<도면의 주요 부분에 대한 부호의 설명>
2 : SOI 기판
5 : 제1 기판
6 : 제2 기판
7 : 매립 산화막
8 : 트렌치
9 : 적층 산화막
41, 111 : 소스부
42, 112 : 게이트부
43, 113 : 드레인부
50 : 소스 베이스층
51 : 소스 실드 확산층
52, 122 : 소스 콘택트 확산층
53, 123 : 백-게이트 콘택트 확산층
54, 124 : 소스 전극
55, 126 : 드레인 오프셋 확산층
56, 127 : 드레인 콘택트 확산층
57, 128 : 드레인 전극
58, 129 : 필드 산화층
59 : 게이트 산화막
60, 130 : 게이트 전극
61, 131 : 게이트 인출 전극
100 : 반도체 장치 내의 CMOS 회로
101 : 제1 트랜지스터
102 : 제2 트랜지스터
114 : 소스 베이스 확산층
121 : 소스 확산층
125 : 드레인 베이스층
본 발명에 따른 반도체 장치 및 이와 같은 반도체 장치의 제조 방법이 도 6 내지 도 11을 참조하여 이하 기술될 것이다. 도 1 내지 도 5b에 도시된 종래의 반도체 장치의 일부분과 동일한 반도체 장치의 일부분이 동일한 참조 번호로 표시되고, 이하 상세히 기술되지 않을 것이다.
도 6은 본 발명에 따른 반도체 장치로서 CMOS 회로의 다층 구조를 도시한 종단면도이고, 도 7a 내지 도 10b은 도 6에 도시된 CMOS 회로의 제조 공정의 연속적 단계를 도시한 종단면도이다. 도 11은 본 발명에 따른 CMOS 회로의 LDMOS 구조의 P-채널 제1 트랜지스터와 종래 CMOS 회로의 LMOS 구조의 P-채널 제1 트랜지스터의 오프셋 길이와 항복 전압 사이의 관계를 도시한 다이어그램이다.
본 발명에 따른 CMOS 회로는 그의 다층 구조를 명확히 하기 위해서 개략적으로 도시된다. 그들이 배치된 여러 층과 막 사이의 도시된 위치 관계가 실제 구조를 반영한다고 해도, 이들 층과 막 사이의 차원적 관계는 실제 회로와 다르다.
본 발명에 따른 반도체 장치는 층이 SOI 기판 상의 위쪽을 향해 연속적으로 형성된다는 가정 하에 기술될 것이다.
이러한 방향은 단지 간결함을 위해서 예로서 사용되고, 반도체 장치가 실제로 제조되고 사용되는 어떤 방향도 한정하는 것이 아니다. 보다 높은 농도를 갖는 층 또는 막은 P+및 N+로 표시되고, 보다 낮은 농도를 갖는 것은 P-및 N-로 표시된다. 도 6 내지 도 10b 및 그 밖의 도면들에서, "P+", "N+", "P-", "N-"은 각각 "P+", "N+", "P-", "N-"를 의미한다고 해석되어야만 한다.
도 6에서 도시된 바와 같이, CMOS 회로(100)는 제1 도전형인 P-형의 단일 SOI 기판(2)을 갖는다. SOI 기판(2) 상에, 제1 도전형의 P-채널 제1 트랜지스터(101)와 제2 도전형의 N-채널 제2 트랜지스터(102)가 배치된다. 제1 트랜지스터와 제2 트랜지스터(101, 102) 각각은 오프셋 구조이다. 그러나, 도 1에 도시된 종래의 CMOS 회로(1)와 달리, 제2 트랜지스터(102)는 LMOS 구조이고, 제1 트랜지스터(101)는 LDMOS 구조이다.
SOI 기판(2)은 제1 도전형인 P--타입의 각각 제1 및 제2 기판(5, 6)을 포함한다. 제1 및 제2 기판(5, 6)은 매립 산화막(7)에 의해 서로 일체로 결합된다. 제1 및 제2 트랜지스터(101, 102)는 매립 산화막(7) 위에 놓인 제1 기판(5) 내에만 배치된다. 제1 및 제2 트랜지스터(101, 102)는 트렌치(8) 및 적층 산화막(9)에 의해 서로 분리된다.
P-채널 제1 트랜지스터(101)는 소스(111), 이 소스(111) 안에 놓인 게이트(112), 및 그 중앙에 놓인 드레인(113)을 포함한다. 소스(111)는 제1 기판에 배치된 N--형 소스 베이스 확산층을 갖는다.
제1 트랜지스터(101)의 소스(111)는 소스 베이스 확산층(114) 상에 놓인 P-형 소스 확산층(121), 이 P-형 소스 확산층(121)의 상부면에 놓인 P+-형 소스 콘택트 확산층(122), 및 이 P+-형 소스 콘택트 확산층(122) 외부의 N--형 소스 베이스 확산층 상에 놓인 N+-형 백-게이트 콘택트 확산층(123)으로 구성된다. 소스 전극(124)은 콘택트 확산층들(122, 123) 상에 놓인다.
제1 트랜지스터(101)의 드레인(113)은 P--형 제1 기판에 놓인 드레인 베이스층(125), 이 드레인 베이스층(125) 상에 놓인 P-형 드레인 오프셋 확산층(126), 및 이 드레인 오프셋 확산층(126)의 상부면 상의 중앙에 놓인 P+-형 드레인 콘택트 확산층(127)으로 구성된다. 드레인 전극(128)은 P+-형 드레인 콘택트 확산층(127)의 상부면 상에 놓인다.
드레인 오프셋 확산층(126) 및 소스 확산층(121)은 개개의 콘택트 확산층들(127, 122)에서 게이트(112)를 향해 돌출하고, 게이트 산화막을 겸용하는 필드 산화막(28)이 드레인 오프셋 확산층(126)의 오프셋 영역 및 소스 확산층(121)의 상부면에 놓인다. 게이트 전극(130)은 필드 산화막(129)의 상부면에 놓이고, 게이트 인출 전극(131)은 게이트 전극(130)의 상부면에 놓인다.
N-채널 제2 트랜지스터(102)는 P-채널 제1 트랜지스터와 병렬로 배치된다. N-채널 제2 트랜지스터(102)는 도 1에 도시된 종래의 CMOS 회로의 N-채널 제2 트랜지스터(4)와 구조적으로 동일하다. N-채널 제2 트랜지스터(4)의 일 부분과 동일한 N-채널 제2 트랜지스터(102)의 일부분은 동일한 참조 번호로 표시되고, 이하 상세히 기술되지 않을 것이다.
상기 구조의 CMOS 회로(100)에서, 두 개의 P-채널 제1 트랜지스터(101)와 N-채널 제2 트랜지스터(102)는 오프셋 구조이다. 제2 트랜지스터(102)는 LMOS 구조이고, 제1 트랜지스터(101)는 LDMOS 구조이다. 그러므로, 제1 트랜지스터(101)는 증가된 항복 전압과 감소된 온-상태 저항을 갖는다.
증가된 항복 전압과 감소된 온-상태 저항에 대한 이유가 이하 기술될 것이다. 상술한 바와 같이, 오프셋-형 트랜지스터(101, 102)의 항복 전압은 드레인 오프셋 확산층(126, 55)과 소스 베이스(확산)층(50, 114) 사이의 결합된 상태에 따라 결정된다. CMOS 회로(100)에서, P--형 제1 기판(5)의 형태인 드레인 베이스층(125)이 드레인 오프셋 확산층(126)에 완전히 결합되고, 이들 두 개 층(125, 126)은 단일 드레인 오프셋 확산층으로 작용한다.
P--형 제1 기판(5)으로 구성된 드레인 베이스층(125)은 인 등의 불순물을 제1 기판(5)으로 확산시킴으로써 형성된 N--형 소스 베이스 확산층(114)에 결합된다. 그러므로, 일단 소스 베이스 확산층(114)을 형성하도록 불순물이 확산되기 때문에, 제1 트랜지스터(101)의 항복 전압은 안정하다.
제1 트랜지스터(101)의 항복 전압은 또한 드레인 베이스층(125)과 소스 베이스 확산층(114) 사이의 결합된 경계선의 곡률 반경에 따라 결정된다. 층(125, 126)으로 구성된 드레인 오프셋 확산층이 제2 트랜지스터(102)의 드레인 오프셋 확산층(55) 만큼 깊으므로, 드레인 베이스층(125) 및 소스 베이스 확산층(114) 사이의 결합된 경계선의 곡률 반경이 크고, 그러므로 제1 트랜지스터(101)의 항복 전압을 안정화시킨다.
발명자가 종래의 CMOS 회로(1)와 본 발명에 따른 CMOS 회로(100)의 샘플을 제조하였고, 그의 제1 트랜지스터(3, 101)의 오프셋 길이와 항복 전압 사이의 관계를 측정하였다. 도 11에 도시된 바와 같이, 종래의 구조를 사용하여, 항복 전압은 오프셋 길이가 18 ㎛ 늘어났을 때에도 약 280 V에서 포화되었다. 본 발명에 따른 구조를 사용하여, 항복 전압이 약 280 V이라면, 오프셋 길이는 약 13 ㎛이고, 오프셋 길이가 16 ㎛ 늘어난다면, 항복 전압이 300 V 이상이었다.
CMOS 회로(100)의 제1 트랜지스터(101)의 항복 전압이 그 구조로 인해 높기 때문에, 제1 트랜지스터(101)는 크기를 줄일 수 있고 그러므로 그의 점유 면적이 줄어들 수 있다. 따라서, CMOS 회로(100)의 칩 면적이 줄어들 수 있고, 구조가 복잡하고 값이 비싼 SOI 기판(2)의 재료량이 감소될 수 있다.
예를 들어, 종래의 CMOS 회로(1)를 사용하여, 제1 트랜지스터(3)는 CMOS 회로의 전체 면적의 40%를 점유했다. 그러나. CMOS 회로(100)를 사용하여, 제1 트랜지스터(101)에 의해 점유된 면적이 종래의 CMOS 회로(1)의 제1 트랜지스터(3)에 의해 점유된 면적으로 줄어들 것이고, 그러므로 제1 트랜지스터(101)의 전체 면적은 약 20% 감소될 것이다.
더욱이, 제1 트랜지스터(101)는 제2 트랜지스터(102)의 드레인 오프셋 확산층(55)과 같이 넓고 깊은 드레인 오프셋 확산층을 통해 흐르는 드레인 전류를 갖고, 제1 트랜지스터(101)의 온-상태 저항은 상대적으로 낮다. 예를 들어, 제1 트랜지스터(101)의 항복 전압이 종래 CMOS 회로(1)의 제1 트랜지스터(3)의 항복 전압과 동일하다면, 제1 트랜지스터(101)의 온-상태 저항은 제1 트랜지스터(3)의 온-상태 저항의 약 1/2이다.
요약해서, 오프셋 구조의 두 개 제1 및 제2 트랜지스터(101, 102)는 안정되고 높은 항복 전압을 갖고, 비교적 적은 면적을 차지하고, 그리고 드레인 전류에 대해 작은 온-상태 저항을 갖는다. 결과적으로, CMOS 회로(100)는, 예를 들어, 플라즈마 디스플레이 패널용 고성능, 소형 구동회로에 사용될 수 있다.
CMOS 회로(100)를 사용하여, LDMOS 구조의 제1 트랜지스터(101)의 소스 베이스 확산층(114)과 제2 트랜지스터(102)의 드레인 오프셋 확산층(55)이 동시에 형성될 수 있고, CMOS 회로(100)의 제조 공정의 단계 수는 종래의 CMOS 회로(1)의 제조 공정의 단계 수보다 많지 않다.
CMOS 회로(100)의 제조 공정이 도 7a 내지 도 10b을 참조하여 이하 간략하게 기술될 것이다.
도 7a에 도시된 바와 같이, P--형 실리콘의 제1 및 제2 기판(5, 6)이 약 2㎛ 두께를 갖는 SIO2막의 형태인 매립 산화막(7)에 의해 서로 일체로 결합된다. 제1 기판(5)이 약 5㎛의 두께로 연마되고, 그러므로 단일 SOI 기판(2)이 생성된다.
다음으로, 도 7b에서 도시된 바와 같이, 선정된 형태의 마스크(141)가 제1 기판(5)의 상부면에 형성된다. 인의 불순물이 이온 주입에 의해 마스크(141)의 개구부부를 통해 제1 기판(5)으로 삽입된다. 삽입된 인을 매립 산화막(7)의 상부면으로 확산시키도록 이 어셈블리가 가열되어, 그것에 의해 동시에 제1 트랜지스터(101)의 N--형 소스 베이스 확산층(114)과 제2 트랜지스터(102)의 드레인 오프셋 확산층(55)을 형성한다.
그 다음에, 도 8a에 도시된 바와 같이, 마스크(141)가 제거된 후, 다른 형태의 마스크(142)가 형성된다. 그 다음에 붕소의 불순물이 이온 주입에 의해 마스크(142)의 개구부를 통해 제1 기판(5)으로 삽입된다. 삽입된 붕소를 제1 기판(5)의 표면으로부터 1에서 2 ㎛ 범위의 깊이로 확산시키도록 이 어셈블리가 가열되어, 그것에 의해 동시에 제1 트랜지스터(101)의 P-형 소스 확산층(121) 및 드레인 오프셋 확산층(126), 제2 트랜지스터(102)의 소스 실드 확산층(51)을 형성한다.
그 후에, 도 8b에 도시된 바와 같이, 마스크(142)가 제거되고, 그 다음에 필드 산화막(129, 58)이 LOCOS에 의해 0.5에서 1.0 ㎛ 범위의 두께로 형성된다.
열적 산화막 및 폴리실리콘막은 CVD에 따라 형성된 전체 표면상에 형성되고, 인의 불순물이 확산되어 폴리실리콘막을 전기적으로 도전되게 한다. 도 9a에 도시된 바와 같이, 그 다음에 전기적으로 도전된 폴리실리콘막과 열적 산화막이 동시에 패턴되어, 열적 산화막을 사용하여 제2 트랜지스터(102)의 게이트 산화막(59)을 형성하고 전기적으로 도전된 폴리실리콘막을 사용하여 제1 및 제2 트랜지스터(101, 102)의 게이트 전극(130, 60)을 형성한다.
그 다음에 선정된 형태의 마스크(도시되지 않음)가 형성되고, 인과 붕소가 여러 영역들로 삽입되어 도 9b에 도시된 바와 같이 제1 및 제2 트랜지스터(101, 102)의 콘택트 확산층(122, 123, 127, 52, 53, 56)을 형성한다.
그 다음에, 도 10a에 도시된 바와 같이, 100㎚의 두께를 갖는 산화막이 CVD에 의해 형성되어 마스크(143)로 패턴된다. 그 후에, 마스크(143)를 통한 실리콘 에칭에 의해 제1 및 2 트랜지스터(101, 102) 주위에 트렌치(8)가 형성된다. 도 10b에 도시된 바와 같이, 트렌치(8)를 채우기 위해서 적층 산화막(9)이 1 내지 2㎛ 범위의 두께로 도포되고, 그러므로 제1 및 제2 트랜지스터(101, 102)가 서로 분리된다.
그 후에, 도 6에서 도시된 바와 같이, 콘택트 홀이 적층 산화막(9) 내에서 한정되고, 제1 및 제2 트랜지스터(101, 102)의 전극(124, 128, 131, 54, 57, 61)이 알루미늄 등을 스퍼터링함으로써 0.5 내지 2.0 ㎛ 범위의 두께로 형성된다. 이러한 방법으로, CMOS 회로(100)가 완성된다.
본 발명에 따른 CMOS 회로의 제1 트랜지스터(101)의 소스 베이스 확산층(114) 및 드레인 베이스층(125)은 구조적으로 종래의 CMOS 회로(1)의 제1 트랜지스터(3)보다 크다.
CMOS 회로(100)의 제조 공정에 따라서, 제1 트랜지스터(101)의 소스 베이스 확산층(114) 및 드레인 베이스층(125)이 제2 트랜지스터(102)의 드레인 오프셋 확산층(55) 및 소스 베이스층(50)과 동시에 형성된다. 그러므로, 소스 베이스 확산층(114)과 드레인 베이스 확산층(125)을 형성하기 위해 어떤 부가적 단계가 요구되지 않고, 그러므로 CMOS 회로(100)의 생산성은 줄어들지 않는다.
도시된 실시예에서, LMOS 구조의 P-채널 제1 트랜지스터(101)와 LDMOS 구조의 N-채널 제2 트랜지스터(102)가 P-형 SOI 기판(2) 내에 형성된다. 그러나, LDMOS 구조의 N-채널 제1 트랜지스터와 LMOS 구조의 P-채널 제2 트랜지스터는 N-형 기판 내에 형성될 수 있다.
도시된 실시예에서 제1 기판(5)이 5 ㎛의 두께를 갖고 매립 산화물층(7)이 2 ㎛의 두께를 갖는 동안, 이들이 서로 다른 두께로 설정될 수 있다. 제1 기판(5)과 매립 산화물층(7)의 두께가 증가함에 따라, 트랜지스터(101, 102)의 항복 전압이 증가한다. 그러나, 제1 기판(5)의 두께가 증가한다면, 트렌치(8)를 형성하고 채우기가 어렵고, 매립 산화물층(7)의 두께가 증가한다면, SOI 기판(2)은 휘어짐을 증가시키고, 회로 집적도의 향상을 어렵게한다.
그러므로, 소정의 성능과 장치의 사양을 고려하여 제1 기판(5)과 매립 산화물층(7)의 두께를 적절하게 설정하는 것이 바람직하다. 특히, 제1 기판(5)의 두께는 3 내지 10 ㎛의 범위 내이고 매립 산화물층(7)의 두께는 1 내지 3 ㎛의 범위 내에 있는 것이 바람직하다.
게이트 산화막(59)과 게이트 산화막을 겸용하는 필드 산화막(129)의 두께는 제1 및 제2 트랜지스터(101, 102)의 항복 전압을 증가시키기 위해서 바람직하게 증가되어야만 한다. 그러나, 이들 산화막(59, 129)은 바람직하게 필요한 두께 이상으로 두껍지 않아야 한다.
트렌치(8)가 좁다면, 회로 면적이 작아질 수 있고 트렌치(8)가 적층 산화막(9)으로 쉽게 채워질 수 있다. 트렌치(8)의 크기는 에칭 기술에 의존하고, 각각의 트렌치(8)는 현재의 에칭 기술에 따라 "깊이 : 폭 = 5 : 1"의 에스펙트비(aspect ratio)를 갖는다.
적층 산화막(9)은 유전체 세기의 관점에서 두꺼워질 수 있다. 그러나, 바람직하게 적층 산화막(9)은 콘택트 홀이 용이하게 한정되도록 하는 적절한 두께이어야 한다. 적층 산화막(9)이 가능한 평편하기 위해서, 절연 물질을 여러 번 도포하고, 에칭 백되는 동안 절연 물질을 도포하고, 또는 즉시 절연 물질을 도포하고 도포된 절연 물질을 연마함으로써 바람직하게 형성되어야만 한다.
전극(124, 128, 131, 54, 57, 61)이 금속으로 형성되는 경우, 콘택트 홀이 작다면, 콘택트 홀은 스퍼터링에 의해 텅스텐으로 채워질 것이고, 그 다음에 전극은 알루미늄으로 형성될 것이다. 두꺼운 금속의 전극(124, 128, 131, 54, 57, 61)은 커패시터가 크고, 이를 통한 큰 전류의 통전에 있어서 많은 이점이 있다. 그러나, 전극의 두께는 미세 공정의 관점에서 적절한 값으로 설정되어야만 한다.
본 발명에 따르면, 반도체 장치는 다음의 이점들을 제공한다.
본 발명의 제1 특징에 따라, 매립 산화막을 사이에 개재시켜 서로 일체로 결합된 제1 도전형의 제1 및 제2 기판으로 구성된 SOI 기판, 이 SOI 기판 내에 배치되고 서로 분리된 트랜지스터인 각각 제1 및 제2 도전형 MOS 구조의 한 쌍의 오프셋 트랜지스터로 구성된 CMOS 구조의 반도체 장치가 제공되고, 제2 도전형의 상기 트랜지스터는 LMOS 구조이고, 제1 도전형의 상기 트랜지스터는 LDMOS 구조이다. 결과적으로, 제1 도전형의 트랜지스터는 제2 도전형의 트랜지스터와 같이 안정되게 높은 항복 전압과 낮은 온-상태 저항을 갖고, 감소된 면적을 차지한다. 그러므로, 이 반도체 장치는 크기가 작고, 제조하기에 값이 비싸지 않고, 성능이 좋다.
본 발명의 제2 특징에 따르면, 제2 도전형 트랜지스터는 제1 기판으로 구성된 제1 도전형의 소스 베이스층, 소스 베이스층 상에 놓인 제2 도전형의 소스 콘택트 확산층, 소스 콘택트 확산층 및 소스 베이스층의 단부 상에 놓인 게이트 산화막, 및 제1 기판에 배치되고 게이트 산화막 하부로 연장하는 제2 도전형의 드레인 오프셋 확산층을 포함하고, 제1 도전형의 트랜지스터는 제1 기판에 배치된 제2 도전형의 소스 베이스 확산층, 이 소스 베이스 확산층에 놓인 제1 도전형의 소스 확산층, 이 소스 확산층에 전기적으로 연결된 소스 전극, 이 소스 확산층과 소스 베이스 확산층의 단부 상에 놓이고 게이트 산화막을 겸용하는 필드 산화막, 이 필드 산화막 상에 놓인 게이트 전극, 제1 기판으로 구성된 제1 도전형의 드레인 베이스층, 이 드레인 베이스층 상에 놓이고 필드 산화막 하부로 연장하는 제1 도전형의 드레인 오프셋 확산층, 및 이 드레인 오프셋 확산층에 전기적으로 연결된 드레인 전극을 포함한다. 결과적으로, 제1 도전형 트랜지스터는 제2 도전형 트랜지스터와 같이 안정되게 높은 항복 전압과 낮은 온-상태 저항을 갖고, 감소된 면적을 차지한다. 그러므로, 반도체 장치는 크기가 작고, 제조하기에 값이 비싸지 않고, 성능이 좋다.
본 발명의 제3 특징에 따르면, 제2 도전형의 트랜지스터는 제1 기판으로 구성된 제1 도전형 소스 베이스층, 소스 베이스층 상에 놓인 제2 도전형의 소스 콘택트 확산층, 소스 콘택트 확산층과 소스 콘택트 확산층에 전기적으로 연결된 소스 전극, 소스 콘택트 확산층과 소스 베이스층의 단부 상에 놓인 게이트 산화막, 이 게이트 산화막에 놓인 게이트 전극, 제1 기판에 배치되고 게이트 산화막 하부로 연장하는 제2 도전형의 드레인 오프셋 확산층, 및 이 드레인 오프셋 확산층에 전기적으로 연결된 드레인 전극으로 구성되고, 제1 도전형의 트랜지스터는 제1 기판에 배치된 제2 도전형의 소스 베이스 확산층, 이 소스 베이스 확산층에 놓인 제1 도전형의 소스 확산층, 이 소스 확산층에 전기적으로 연결된 소스 전극, 이 소스 확산층과 소스 베이스 확산층의 단부 상에 놓이고 게이트 산화막을 겸용하는 필드 산화막, 이 필드 산화막 상에 놓인 게이트 전극, 제1 기판으로 구성된 제1 도전형의 드레인 베이스층, 이 드레인 베이스층 상에 놓이고 필드 산화막 하부로 연장하는 제1 도전형의 드레인 오프셋 확산층, 및 이 드레인 오프셋 확산층에 전기적으로 연결된 드레인 전극으로 구성된다. 결과적으로, 제1 도전형의 트랜지스터는 제2 도전형의 트랜지스터와 같이 안정되게 높은 항복 전압과 낮은 온-상태 저항을 갖고, 감소된 면적을 차지한다. 그러므로, 이 반도체 장치는 크기가 작고, 제조하기에 값이 비싸지 않고, 성능이 좋다.
본 발명의 제4 특징에 따르면, 기판 사이에 삽입된 매립 산화막에 의해 서로 일체로 결합된 제1 도전형의 제1 및 제2 기판으로 구성된 SOI 기판, 이 SOI 기판 내에 배치되고 서로 분리된 트랜지스터인 각각 제1 및 제2 도전형 MOS 구조의 한 쌍의 오프셋 트랜지스터를 포함하는 CMOS 구조의 반도체 장치가 제공되고, 제2 도전형의 상기 트랜지스터는 제1 기판으로 구성된 제1 도전형 소스 베이스층, 이 소스 베이스층 상에 놓인 제1 도전형의 소스 실드 확산층, 이 소스 실드 확산층 상에 놓인 제2 도전형의 소스 콘택트 확산층, 이 소스 콘택트 확산층에 인접하여 소스 실드 확산층 상에 놓인 제1 도전형의 백-게이트 콘택트 확산층, 백-게이트 콘택트 확산층과 소스 콘택트 확산층 상에 놓인 소스 전극, 소스 콘택트 확산층과 소스 베이스층의 단부 상에 놓인 게이트 산화막, 이 게이트 산화막에 놓인 게이트 전극, 이 게이트 전극에 놓인 게이트 인출 전극, 제1 기판에 배치되고 게이트 산화막 하부로 연장하는 제2 도전형의 드레인 오프셋 확산층, 이 드레인 오프셋 확산층에 놓인 제2 도전형의 드레인 콘택트 확산층, 및 이 드레인 콘택트 확산층에 놓인 드레인 전극으로 구성되고, 제1 도전형의 상기 트랜지스터는, 제1 기판에 배치된 제2 도전형의 소스 베이스 확산층, 이 소스 베이스 확산층에 놓인 제1 도전형의 소스 확산층, 이 소스 확산층 상에 놓인 제1 도전형의 소스 콘택트 확산층, 이 소스 콘택트 확산층에 인접하여 소스 베이스 확산층 상에 놓인 제2 도전형의 백-게이트 콘택트 확산층, 소스 콘택트 확산층과 백-게이트 콘택트 확산층 상에 놓인 소스 전극, 소스 확산층과 소스 베이스 확산층의 단부 상에 놓이고 게이트 산화막을 겸용하는 필드 산화막, 이 필드 산화막 상에 놓인 게이트 전극, 이 게이트 전극 상에 놓인 게이트 인출 전극, 제1 기판으로 구성된 제1 도전형의 드레인 베이스층, 이 드레인 베이스층 상에 놓이고 필드 산화막 하부로 연장하는 제1 도전형의 드레인 오프셋 확산층, 이 드레인 오프셋 확산층 상에 놓인 제1 도전형의 드레인 콘택트 확산층, 및 이 드레인 콘택트 확산층 상에 놓인 드레인 전극으로 구성된다. 결과적으로, 제1 도전형 트랜지스터는 제2 도전형 트랜지스터와 같이 안정되게 높은 항복 전압과 낮은 온-상태 저항을 갖고, 감소된 면적을 차지한다. 그러므로, 이 반도체 장치는 크기가 작고, 제조하기에 값이 비싸지 않고, 성능이 좋다.
본 발명의 제5 특징에 따르면, 제2 특징을 따르는 반도체 장치에 있어서, 제1 도전형 트랜지스터의 소스 베이스 확산층과 제2 도전형 트랜지스터의 드레인 오프셋 확산층은 제1 기판의 표면으로부터 매립 산화막의 표면까지 넓어진다. 결과적으로, 반도체 장치의 제조 공정에서, 제1 도전형 트랜지스터의 소스 베이스 확산층과 제2 도전형 트랜지스터의 드레인 오프셋 확산층이 불순물을 제1 기판으로 확산시킴으로써 형성될 때, 불순물의 확산은 매립 산화막의 위치에서 중단된다. 그러므로, 이들 확산층은 일정한 형태로 안정되게 형성되고, 이 반도체 장치는 안정된 성능을 갖는다.
본 발명의 제6 특징에 따르면, 제3 특징에 따른 반도체 장치에서, 제1 도전형 트랜지스터의 소스 베이스 확산층과 제2 도전형 트랜지스터의 드레인 오프셋 확산층은 제1 기판의 표면으로부터 매립 산화막의 표면까지 넓어진다. 결과적으로, 반도체 장치의 제조 공정에서, 제1 도전형 트랜지스터의 소스 베이스 확산층과 제2 도전형 트랜지스터의 드레인 오프셋 확산층이 불순물을 제1 기판으로 확산시킴으로써 형성될 때, 불순물의 확산은 매립 산화막의 위치에서 중단된다. 그러므로, 이들 확산층은 일정한 형태로 안정되게 형성되고, 이 반도체 장치는 안정된 성능을 갖는다.
본 발명의 제7 특징에 따르면, 제4 특징에 따른 반도체 장치에 있어서, 제1 도전형 트랜지스터의 소스 베이스 확산층과 제2 도전형 트랜지스터의 드레인 오프셋 확산층은 제1 기판의 표면으로부터 매립 산화막의 표면까지 넓어진다. 결과적으로, 반도체 장치의 제조 공정에서, 제1 도전형 트랜지스터의 소스 베이스 확산층과 제2 도전형 트랜지스터의 드레인 오프셋 확산층이 불순물을 제1 기판으로 확산시킴으로써 형성될 때, 불순물의 확산은 매립 산화막의 위치에서 중단된다. 그러므로, 이들 확산층은 일정한 형태로 안정되게 형성되고, 이 반도체 장치는 안정된 성능을 갖는다.
본 발명의 제8 특징에 따르면, 두 개 기판사이에 삽입된 매립 산화막에 의해 서로 일체로 결합된 제1 도전형의 제1 및 제2 기판으로 구성된 SOI 기판, 제1 도전형이고 SOI 기판에 배치된 MOS 구조의 제1 오프셋 트랜지스터, 및 제2 도전형이고 SOI 기판에 배치된 MOS 구조의 제2 오프셋 트랜지스터를 갖는 CMOS 구조의 반도체 장치의 제조 방법이 제공되고, 이 방법은 제1 트랜지스터의 제2 도전형의 소스 베이스 확산층과 제2 트랜지스터의 제2 도전형의 드레인 오프셋 확산층을 동시에 형성하기 위해 제1 기판 내의 선정된 위치로 불순물을 확산시키는 단계, 제1 트랜지스터의 제1 도전형인 소스 확산층과 드레인 오프셋 확산층 및 제2 트랜지스터의 제1 도전형의 소스 확산층을 동시에 형성하기 위해 제1 기판 내의 선정된 위치로 불순물을 확산시키는 단계, 제1 트랜지스터의 게이트 산화막을 겸용하는 필드 산화막과 제1 기판의 상부면에 제2 트랜지스터의 필드 산화막을 동시에 형성하는 단계, 제1 기판의 전체 상부면 상의 필드 산화막에 열적 산화막 및 전기 도전막을 형성하는 단계, 열적 산화막을 사용하여 제2 트랜지스터의 게이트 산화막을 형성하고 전기 도전막을 사용하여 제1 및 제2 트랜지스터의 게이트 전극을 형성하기 위해 열적 산화막 및 전기 도전막을 패터닝하는 단계, 제1 및 제2 트랜지스터의 소스 콘택트 확산층 및 드레인 콘택트 확산층을 형성하기 위해서 제1 기판내의 선정된 위치로 불순물을 확산시키는 단계, 제1 기판 내의 선정된 위치에 트렌치를 형성하고 제1 및 제2 트랜지스터를 서로 분리하기 위해서 적층 산화막으로 트렌치를 채우는 단계, 및 제1 기판의 선정된 위치에 콘택트 홀을 형성하고 이 콘택트 홀을 통해 전극을 콘택트 확산층에 연결하는 단계로 구성된다.
그러므로, 제1 트랜지스터의 경우에, 제1 트랜지스터는 제2 트랜지스터와 같이 안정되게 높은 항복 전압과 낮은 온-상태 저항을 갖고, 감소된 면적을 차지한다. 그러므로, 이 반도체 장치는 크기가 작고, 제조하기에 값이 비싸지 않으며, 성능이 좋다. 제1 트랜지스터의 드레인 베이스층과 소스 베이스 확산층이 제2 트랜지스터의 드레인 베이스층 및 소스 베이스 확산층과 동시에 형성될 수 있기 때문에, 이 반도체 장치는 충분한 생산성을 가지고 제조될 수 있다.
본 발명의 제9 특징에 따르면, 제8 특징에 따른 방법은 제1 트랜지스터의 제2 도전형의 소스 베이스 확산층과 제2 트랜지스터의 제2 도전형의 드레인 오프셋 확산층을 형성하도록 제1 기판의 표면으로부터 그의 매립 산화막의 표면으로 불순물을 확산시키는 단계를 더 포함한다.
그러므로, 불순물을 제1 기판으로 확산시킴으로써 형성된 제1 트랜지스터의 소스 베이스 확산층과 제2 트랜지스터의 드레인 오프셋 확산층은 일정한 형태로 안정되게 형성된다. 그러므로 안정된 성능을 갖는 반도체 장치를 제조하는 것이 가능하다.
본 발명의 바람직한 실시예가 특정한 용어를 사용하여 기술되지만, 이러한 기술은 설명을 위한 목적일 뿐이고, 다음의 청구항의 사상과 범위에 벗어나지 않고 변경되고 변화될 수 있다는 것이 이해된다.

Claims (9)

  1. CMOS 구조의 반도체 장치에 있어서,
    매립 산화막을 사이에 개재시켜 서로 일체로 결합된 제1 도전형의 제1 및 제2 기판으로 구성된 SOI 기판, 및
    각각 제1 및 제2 도전형인 MOS 구조의 한 쌍의 오프셋 트랜지스터 - 상기 트랜지스터들은 상기 SOI 기판 내에 배치되고 서로 분리됨 -
    를 포함하되, 제2 도전형의 상기 트랜지스터는 LMOS 구조이고, 제1 도전형의 상기 트랜지스터는 LDMOS 구조인 반도체 장치.
  2. CMOS 구조의 반도체 장치에 있어서,
    매립 산화막을 사이에 개재시켜 서로 일체로 결합된 제1 도전형의 제1 및 제2 기판으로 구성된 SOI 기판, 및
    각각 제1 및 제2 도전형인 MOS 구조의 한 쌍의 오프셋 트랜지스터 - 상기 트랜지스터들은 상기 SOI 기판 내에 배치되고 서로 분리됨 -
    를 포함하되, 제2 도전형의 상기 트랜지스터는 LMOS 구조이고, 상기 트랜지스터는,
    상기 제1 기판으로 구성된 제1 도전형의 소스 베이스층,
    상기 소스 베이스층 상에 놓인 제2 도전형의 소스 콘택트 확산층,
    상기 소스 콘택트 확산층과 상기 소스 베이스층의 단부 상에 놓인 게 이트 산화막, 및
    상기 제1 기판 내에 배치되고 상기 게이트 산화막 하부로 연장하는 제2 도전형의 드레인 오프셋 확산층
    을 포함하고,
    제1 도전형의 상기 트랜지스터는,
    상기 제1 기판 내에 배치된 제2 도전형의 소스 베이스 확산층,
    상기 소스 베이스 확산층 상에 놓인 제1 도전형의 소스 확산층,
    상기 소스 확산층에 전기적으로 연결된 소스 전극,
    상기 소스 확산층과 상기 소스 베이스 확산층의 단부 상에 놓이고 게
    이트 산화막을 겸용하는 필드 산화막,
    상기 필드 산화막 상에 놓인 게이트 전극,
    상기 제1 기판으로 구성된 제1 도전형의 드레인 베이스층,
    상기 드레인 베이스층 상에 놓이고 상기 필드 산화막 하부로 연장하
    는 드레인 오프셋 확산층, 및
    상기 드레인 오프셋 확산층에 전기적으로 연결된 드레인 전극
    을 포함하는 반도체 장치.
  3. CMOS 구조의 반도체 장치에 있어서,
    매립 산화막을 사이에 개재시켜 서로 일체로 결합된 제1 도전형의 제1 및 제2 기판으로 구성된 SOI 기판, 및
    각각 제1 및 제2 도전형인 MOS 구조의 한 쌍의 오프셋 트랜지스터 - 상기 트랜지스터들은 상기 SOI 기판 내에 배치되고 서로 분리됨 -
    를 포함하되, 제2 도전형의 상기 트랜지스터는,
    상기 제1 기판으로 구성된 상기 제1 도전형의 소스 베이스층,
    상기 소스 베이스층 상에 놓인 상기 제2 도전형의 소스 콘택트 확산
    층,
    상기 소스 콘택트 확산층에 전기적으로 연결된 소스 전극,
    상기 소스 콘택트 확산층과 상기 소스 베이스층의 단부 상에 놓인 게
    이트 산화막,
    상기 게이트 산화막 상에 놓인 게이트 전극,
    상기 제1 기판 내에 배치되고 상기 게이트 산화막 하부로 연장하는
    상기 제2 도전형의 드레인 오프셋 확산층, 및
    상기 드레인 오프셋 확산층에 전기적으로 연결된 드레인 전극
    을 포함하고,
    상기 제1 도전형 상기 트랜지스터는,
    상기 제1 기판 내에 위치한 제2 도전형의 소스 베이스 확산층,
    상기 소스 베이스 확산층 상에 놓인 상기 제1 도전형의 소스 확산층,
    상기 소스 확산층에 전기적으로 연결된 소스 전극,
    상기 소스 확산층과 상기 소스 베이스 확산층의 단부 상에 놓이고 게
    이트 산화막을 겸용하는 필드 산화막,
    상기 필드 산화막 상에 놓인 게이트 전극,
    상기 제1 기판으로 구성된 상기 제1 도전형의 드레인 베이스층,
    상기 드레인 베이스층 상에 놓이고 상기 필드 산화막 하부로 연장하
    는 드레인 오프셋 확산층, 및
    상기 드레인 오프셋 확산층에 전기적으로 연결된 드레인 전극
    을 포함하는 반도체 장치.
  4. CMOS 구조의 반도체 장치에 있어서,
    매립 산화막을 사이에 개재시켜 서로 일체로 결합된 제1 도전형의 제1 및 제2 기판으로 구성된 SOI 기판, 및
    각각 제1 및 제2 도전형인 MOS 구조의 한 쌍의 오프셋 트랜지스터 - 상기 트랜지스터들은 상기 SOI 기판 내에 배치되고 서로 분리됨 -
    를 포함하되, 제2 도전형의 상기 트랜지스터는,
    상기 제1 기판으로 구성된 제1 도전형의 소스 베이스층,
    상기 소스 베이스층 상에 놓인 제1 도전형의 소스 실드 확산층,
    상기 소스 실드 확산층 상에 놓인 제2 도전형의 소스 콘택트
    확산층,
    상기 소스 콘택트 확산층에 인접하여 상기 소스 실드 확산층 상에 놓
    인 제1 도전형의 백-게이트 콘택트 확산층,
    상기 백-게이트 콘택트 확산층과 상기 소스 콘택트 확산층 상에 놓인
    소스 전극,
    상기 소스 콘택트 확산층과 상기 소스 베이스층의 단부 상에 놓인 게
    이트 산화막,
    상기 게이트 산화막 상에 놓인 게이트 전극,
    상기 게이트 전극 상에 놓인 게이트 인출 전극,
    상기 제1 기판 내에 배치되고 상기 게이트 산화막 하부로 연장하는
    제2 도전형의 드레인 오프셋 확산층,
    상기 드레인 오프셋 확산층 상에 놓인 제2 도전형의 드레인 콘택트
    확산층, 및
    상기 드레인 콘택트 확산층 상에 놓인 드레인 전극
    을 포함하고,
    제1 도전형의 상기 트랜지스터는,
    상기 제1 기판 내에 배치된 제2 도전형의 소스 베이스 확산층,
    상기 소스 베이스 확산층 상에 놓인 제1 도전형의 소스 확산층,
    상기 소스 확산층 상에 놓인 제1 도전형의 소스 콘택트 확산층,
    상기 소스 콘택트 확산층에 인접하여 상기 소스 베이스 확산층 상에
    놓인 제2 도전형의 백-게이트 콘택트 확산층,
    상기 소스 콘택트 확산층과 상기 백-게이트 콘택트 확산층 상에 놓인
    소스 전극,
    상기 소스 확산층과 상기 소스 베이스 확산층의 단부 상에 놓이고 게
    이트 산화막을 겸용하는 필드 산화막,
    상기 필드 산화막 상에 놓인 게이트 전극,
    상기 게이트 전극 상에 놓인 게이트 인출 전극,
    상기 제1 기판으로 구성된 제1 도전형의 드레인 베이스층,
    상기 드레인 베이스층 상에 놓이고 상기 필드 산화막의 하부로 연장
    하는 제1 도전형의 드레인 오프셋 확산층,
    상기 드레인 오프셋 확산층 상에 놓인 제1 도전형의 드레인 콘택트
    확산층, 및
    상기 드레인 콘택트 확산층 상에 놓인 드레인 전극
    을 포함하는 반도체 장치.
  5. 제2항에 있어서,
    제1 도전형의 상기 트랜지스터의 상기 소스 베이스 확산층과 제2 도전형의 상기 트랜지스터의 상기 드레인 오프셋 확산층이 상기 제1 기판의 표면으로부터 상기 매립 산화막의 표면으로 확장하는 반도체 장치.
  6. 제3항에 있어서, 제1 도전형의 상기 트랜지스터의 상기 소스 베이스 확산층과 제2 도전형의 상기 트랜지스터의 상기 드레인 오프셋 확산층이 상기 제1 기판의 표면으로부터 상기 매립 산화막의 표면으로 확장하는 반도체 장치.
  7. 제4항에 있어서, 제1 도전형의 상기 트랜지스터의 상기 소스 베이스 확산층과 제2 도전형의 상기 트랜지스터의 상기 드레인 오프셋 확산층이 상기 제1 기판의 표면으로부터 상기 매립 산화막의 표면으로 확장하는 반도체 장치.
  8. 매립 산화막을 사이에 개재시켜 서로 일체로 결합된 제1 도전형의 제1 및 제2 기판으로 구성된 SOI 기판, 제1 도전형이고 상기 SOI 기판 내에 배치된 MOS 구조의 제1 오프셋 트랜지스터, 및 제2 도전형이고 상기 SOI 기판 내에 배치된 MOS 구조의 제2 오프셋 트랜지스터를 갖는 CMOS 구조의 반도체 장치의 제조 방법에 있어서,
    상기 제1 트랜지스터의 제2 도전형의 소스 베이스 확산층과, 상기 제2 트랜지스터의 제2 도전형의 드레인 오프셋 확산층을 동시에 형성하기 위해, 상기 제1 기판 내의 선정된 위치로 불순물을 확산시키는 단계,
    상기 제1 트랜지스터의 제1 도전형인 소스 확산층과 드레인 오프셋 확산층, 및 상기 제2 트랜지스터의 제1 도전형의 소스 확산층을 동시에 형성하기 위해, 상기 제1 기판 내의 선정된 위치로 불순물을 확산시키는 단계,
    상기 제1 기판의 상부면에 상기 제1 트랜지스터의 게이트 산화막을 겸용하는 필드 산화막과 상기 제2 트랜지스터의 필드 산화막을 동시에 형성하는 단계,
    상기 제1 기판의 전체 상부면 상의 상기 필드 산화막에 열적 산화막 및 전기 도전막을 형성하고, 상기 열적 산화막 및 상기 전기 도전막을 패터닝하여 상기 열적 산화막을 사용하여 상기 제2 트랜지스터의 게이트 산화막을 형성하고, 상기 전기 도전막을 사용하여 상기 제1 및 제2 트랜지스터의 게이트 전극을 형성하는 단계,
    상기 제1 및 제2 트랜지스터의 소스 콘택트 확산층 및 드레인 콘택트 확산층을 형성하기 위해서 상기 제1 기판내의 선정된 위치로 불순물을 확산시키는 단계,
    상기 제1 기판 내의 선정된 위치에 트렌치를 형성하고, 적층 산화막으로 상기 트렌치를 채워 상기 제1 및 제2 트랜지스터를 서로 분리하는 단계, 및
    상기 적층 산화막 내의 선정된 위치에 콘택트 홀을 형성하고, 상기 콘택트 홀을 통하는 전극을 상기 콘택트 확산층에 연결하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제1 기판의 표면에서 상기 매립 산화막의 표면으로 불순물을 확산시켜 상기 제1 트랜지스터의 제2 도전형의 상기 소스 베이스 확산층과 상기 제2 트랜지스터의 제2 도전형의 상기 드레인 오프셋 확산층을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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