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JP3080744B2 - 電気的に書き込み一括消去可能な不揮発性半導体記憶装置 - Google Patents

電気的に書き込み一括消去可能な不揮発性半導体記憶装置

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JP3080744B2
JP3080744B2 JP35981491A JP35981491A JP3080744B2 JP 3080744 B2 JP3080744 B2 JP 3080744B2 JP 35981491 A JP35981491 A JP 35981491A JP 35981491 A JP35981491 A JP 35981491A JP 3080744 B2 JP3080744 B2 JP 3080744B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電気的に書き込み一括消
去可能な不揮発性半導体記憶装置に関し、特に複数のメ
モリセル群を選択的に消去可能な電気的に書き込み一括
消去可能な不揮発性半導体記憶装置。
【０００２】
【従来の技術】最も一般的な電気的に書き込み一括消去
可能な不揮発性半導体記憶装置（以下、フラッシュメモ
リと称す）のメモリセルは、絶縁体によって完全に包囲
されたフローティングゲートを有しており、データの書
き込みは熱電子のなだれ注入、またはチャネル注入によ
り前記フローティングゲートに電荷を注入し、メモリセ
ルのしきい値電圧を上昇させることにより行われ、その
消去はフローティングゲートとソースまたは基板の間を
電荷をトンネリングさせ、電荷をフローティングゲート
から除去することにより行われる。
【０００３】フラッシュメモリでは、そのメモリセル構
成及び消去方式（トンネリング）からメモリセルが過剰
に消去され、そのしきい値電圧が負すなわちメモリセル
トランジスタが常時導通状態となり、このメモリセルが
配置されているビット線上のメモリセルがすべて導通状
態となるという問題がある。一般にこの問題を解決する
ために、メモリセルを一括消去する前に全てのメモリセ
ルに書き込みを行い、そのフローティングゲートに電子
を注入し、消去開始前のフローティングゲート内の電荷
の状態を均一にした後、最終的に全てのメモリセルが消
去されるのに必要時間よりもかなり短い時間だけ消去を
行い、その後消去検査（デバイス内部で電源電圧を降圧
した消去検査電圧（例えば）３．２Ｖ）をメモリセルの
ゲートに印加し、全てのメモリセルが消去状態すなわち
導通状態にあるか否かを検査する）を行う。この消去と
消去検査を引続き何度も繰り返すことでデータの消去行
っている。
【０００４】またメモリセルの容量が増加するにつれ
て、メモリセル全てを一括して、消去する動作モードに
加えて図６に示すようにメモリセルアレイを複数のブロ
ックＢＬ1〜ＢＬ4に分割し、任意のブロックだけを消去
するブロック消去も提案されている。この方法ではデー
タの書換の必要なブロックのみを消去するため、前記メ
モリセル一括消去前の全メモリセルへの書き込み、消去
検査の時間及びデータの書き込みの時間を短縮すること
が可能である。
【０００５】
【発明が解決しようとする課題】従来のフラッシュメモ
リでは、全メモリセルの一括消去する際に、メモリセル
数の増加するにつれて消去速度が速いセルと遅いセルと
のバラツキが大きくなり、最も遅いメモリセルが消去検
査で消去されたと判定された時に最も消去速度の速いセ
ルは、常時導通状態（過消去状態）となり、消去不良に
なりやすく、安定した消去動作が難しくなるという問題
点があった。
【０００６】また、メモリセルアレイを複数ブロックに
分割し、各ブロック毎に消去・消去検査を行うことによ
り、同時に消去するメモリセル数を減らし、ばらつきを
抑える方法では、全てのメモリセルを消去するのにブロ
ックの数だけ消去を繰り返す必要があり、トータルの消
去時間が長くなるという問題点がある。
【０００７】さらに消去完了後のメモリセルまたはメモ
リセルブロックをさらに消去してしまうと、そのメモリ
セルまたはメモリセルブロック内のメモリセルが、常時
導通状態となり、正常動作できなくなるという問題点が
ある。
【０００８】
【課題を解決するための手段】本発明の要旨は、複数の
メモリセルブロックを含むメモリセルマトリックスと、
アドレス信号を受けて前記メモリセルブロック選択信号
を出力するブロック選択回路と、前記各メモリセルブロ
ック毎に設けられ、メモリセルに消去電圧を供給するソ
ース回路及びそのソース回路を制御するソース制御回路
とを含む不揮発性半導体記憶装置において、前記各メモ
リセルブロックに対し、メモリセル消去前のデータ書込
み動作及び消去動作の完了時に、各々、書込み合格信号
及び消去合格信号を発生する比較判定回路と、前記ブロ
ック選択信号と前記書込み合格信号を受けて、同時に選
択された複数のメモリセルブロックにおける前記ソース
回路の各々を活性化させるとともに、前記消去合格信号
を受けて、前記メモリセルブロックにおける各々の前記
ソース回路を独立に非活性化させるソース制御回路とを
備えることである。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の第１実施例を示すブロック図
である。このブロック図を用いて、まずデータ読み出し
動作について説明する。Ｂ１〜Ｂ４はメモリセルブロッ
クを示している。データ読み出し時には、外部アドレス
信号を入力としたアドレスバッファ１より内部アドレス
信号が出力され、この内部アドレス信号を入力として、
この内部アドレス信号に応じて行デコーダ４により、一
本の行線（ワード線）が選択される。これと同時に、ブ
ロックデコーダ２及び列デコーダ３から内部アドレス信
号に対応したブロック選択信号及び列選択信号がそれぞ
れ出力され、ブロック選択信号と列選択信号はブロック
選択ゲート９及び列選択ゲート１０にそれぞれ入力され
て、一本の列線（ビット線）が選択される。その結果前
記行線と列線の交点に位置するメモリセルが選択された
ことになり、このメモリセルのデータが、センスアンプ
６で増幅され、Ｉ／Ｏバッファ８よりデータ信号として
出力される。
【００１０】次にデータ書き込み動作の場合には、読み
出し動作時と同様に行デコーダ４、ブロックデコーダ
２、列デコーダ３により、１つのメモリセルが選択さ
れ、これにＩ／Ｏバッファ８を通して外部より取り込ま
れたデータが書き込み回路７を介して、メモリセルトラ
ンジスタに書き込まれる。
【００１１】次に、消去動作について説明する。ここで
はメモリセルブロックＢ1〜Ｂ4の中で、ブロックＢ1と
Ｂ3の２つのメモリセルブロックの消去を行う場合につ
いて説明する。
【００１２】消去すべきメモリセルブロックＢ１，Ｂ３
を指定する外部アドレス信号が入力し、これに対応した
消去ブロック選択信号をソース制御回路１１に記憶す
る。次に消去開始前に消去すべき全てのメモリセルブロ
ックにＯＯＨデータを書き込み（プリプログラム）、書
き込み検査を行う。この際にセンスアンプ６の出力を入
力とするデータ比較判定回路５にて、書き込み検査時に
全てのメモリセルにデータが書き込まれていることを確
認し、書き込み合格信号線ＰＶＰi（i＝１〜４）に、書
き込み合格信号ＰＶＰ1，ＰＶＰ3を出力する。この書き
込み合格信号（ＰＶＰi）が出力されている場合には、
ソース制御回路１１に記憶されている消去ブロック選択
信号に応じて、ソース制御回路がソース回路１２に、消
去イネーブル信号ＥＥＮ1，ＥＥＮ3を出力する。
【００１３】次に消去行うわけであるが、ソース回路１
２は消去イネーブル信号ＥＥＮiが入力されている場合
だけアクティブ状態となり、メモリセルソースに消去用
の電位ＶＥＲを供給し、それ以外の場合にはメモリセル
ソースに基準電位を供給してメモリセルの消去を禁止す
る。
【００１４】消去後、メモリセルが消去されているか否
かを検査（消去検査）を行う。この際プリプログラム後
の書き込み検査時と同様に、センスアンプ６の出力をデ
ータ比較判定回路５で判定し、メモリセルブロックＢ1
〜Ｂ4内の全てのメモリセルが消去されている場合に
は、消去検査合格信号ＥＶＰi（i＝１〜４）（例えばＥ
ＶＰ1）を出力する。この消去検査合格信号ＥＶＰiが出
力されると添字iで指定されるソース制御回路１２で
は、消去イネーブル信号ＥＥＮiをリセットすると共
に、次のプリプログラム後の書き込み検査合格信号が出
力されるまで消去禁止信号を出力する。これにより、ま
だ消去が完了していない別のメモリセルブロックを消去
するために、再度消去動作に入っても、追加して過剰に
消去されることはなく、また、プリプログラムが行われ
ない限り消去されることもない。
【００１５】図２はソース回路１２の回路例を示す回路
図である。１４はＰ型トランジスタ、１５はＮ型トラン
ジスタである。またＶERは消去用電源電位である。
【００１６】動作としては、消去イネーブル信号ＥＥＮ
iが高レベルの時には、消去制御信号ＴERが高レベルに
なり消去動作になるとメモリセルソースに、消去電圧Ｖ
ERが出力される。これに対して消去イネーブル信号ＥＥ
Ｎiが低レベルの場合には、消去制御信号ＴERが高レベ
ルとなっていても、メモリセルソースには基準電位が出
力されメモリセルの消去は行われない。
【００１７】図３はソース制御回路１１の回路例を示す
回路であり、図４はソース制御回路１１の動作タイミン
グチャートである。１８はフリップフロップ回路であ
り、入力信号Ｔの立ち上がりエッジで出力は反転する。
またリセット信号Ｒが低レベルの時には、出力０は低レ
ベルにリセットされている。消去ブロック選択信号ラッ
チ時には、内部アドレス信号ａm〜ａnがすべて高レベル
となり、選択されたソース制御回路中の節点Ａは低レベ
ルに変化し、このとき、ブロックラッチ信号ＳＴが入力
されると節点Ｂに逆相の信号が出力され、この逆相信号
によりフリップフロップ１８が動作し、節点Ｃの電位は
反転し低レベルとなり、消去ブロック選択信号がラッチ
される。その後、プリプログラム、書き込み検査を行
い、消去すべきすべてのメモリセルに書き込みが行われ
たと判定され、書き込み検査合格信号（ＰＶＰi）が出
力されると、これを受けてフリップフロップが動作し、
消去禁止信号は高レベルから低レベルに遷移し、これに
より消去イネーブル信号ＥＥＮiが高レベルとなる。さ
らに引き続いて消去、消去検査を繰り返し、消去検査時
にメモリセルブロック内のすべてのメモリセルが消去さ
れたと判定され、消去検査合格信号（ＥＶＰi）が出力
され、フリップフロップが動作し、消去禁止信号は低レ
ベルから高レベルに移動し、消去イネーブル信号ＥＥＮ
iは低レベルとなる。
【００１８】図５は第２実施例に含まれているソース制
御回路を示す回路図である。図３に示す回路例では、消
去禁止信号の有無をフリップフロップ回路１８により電
気的に保持しているが、本実施例では電気的に書き込み
・消去可能な不揮発性記憶素子（フューズ素子）２１を
使用することにより、電源電圧を印加していなくても消
去禁止信号を保持することが可能であり、消去済みのメ
モリセルブロックに対して、さらに過剰な消去を行うこ
とを避けることができる。
【００１９】２２はフューズセル書き込み回路であり、
書き込み検査合格信号ＰＶＰiが出力されると、節点Ｅ
及びＦにプログラム電圧を出力し、フューズ素子２１に
書き込みを行う。フューズ素子２１は書き込みを行うと
非導通状態となり、この結果消去禁止信号は低レベルと
なり消去が可能となる。
【００２０】次に、消去検査合格信号ＥＶＰiが出力さ
れると、フューズセル消去回路２３がフューズ素子２１
のソースに消去電圧を供給し、フューズ素子２１の消去
を行う。フューズ素子２１は消去されると導通状態とな
り、この結果消去禁止信号は高レベルとなるため、消去
が禁止される。
【００２１】
【発明の効果】以上説明したように本発明は、複数のメ
モリセルブロックを消去する際に、プリプログラム完了
後の書き込み検査を合格したことにより消去禁止信号を
解除し、消去後の消去検査に合格したメモリセルブロッ
クには再び消去禁止信号を出力することにより、消去済
みのメモリセルブロックを繰り返すことなく、次のプリ
プログラムが行われるまで消去を禁止することができ、
メモリセルが過剰に消去されることを防止することがで
きるという効果を有する。
【図面の簡単な説明】
【図１】第１実施例を示すブロック図である。
【図２】ソース回路の回路図である。
【図３】ソース制御回路の回路図である。
【図４】ソース制御回路の動作タイミングチャートであ
る。
【図５】第２実施例中のソース制御回路を示す回路図で
ある。
【図６】従来例のブロック図である。
【符号の説明】
１ アドレスバッファ ２ ブロックデコーダ ３ 列デコーダ ４ 行デコーダ ５ データ比較回路 ６ センスアンプ ７ 書き込み回路 ８ Ｉ／Ｏバッファ ９ ブロック選択ゲート １０ 列選択ゲート １１ ソース制御回路 １２ ソース回路 １３ 内部アドレス発生回路 １４ Ｐ型トランジスタ １５ Ｎ型トランジスタ １６ ＮＯＲ回路 １７ ＮＡＮＤ回路 １８ フリップフロップ回路 １９ インバータ回路 ２０ Ｎ型ディプレッショントランジスタ ２１ 電気的に書き込み消去可能な不揮発性半導体記憶
素子 ２２ フューズセル書き込み回路 ２３ フューズセル消去回路 ２４ ソースデコーダ
フロントページの続き (56)参考文献 特開 平２−289997（ＪＰ，Ａ) 特開 平１−273294（ＪＰ，Ａ) 特開 平３−203097（ＪＰ，Ａ) 特開 平１−298600（ＪＰ，Ａ) 特開 平１−173398（ＪＰ，Ａ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルブロックを含むメモリ
    セルマトリックスと、アドレス信号を受けて前記メモリ
    セルブロック選択信号を出力するブロック選択回路と、
    前記各メモリセルブロック毎に設けられ、メモリセルに
    消去電圧を供給するソース回路及びそのソース回路を制
    御するソース制御回路とを含む不揮発性半導体記憶装置
    において、前記各メモリセルブロックに対し、メモリセ
    ル消去前のデータ書込み動作及び消去動作の完了時に、
    各々、書込み合格信号及び消去合格信号を発生する比較
    判定回路と、前記ブロック選択信号と前記書込み合格信
    号を受けて、同時に選択された複数のメモリセルブロッ
    クにおける前記ソース回路の各々を活性化させるととも
    に、前記消去合格信号を受けて、前記メモリセルブロッ
    クにおける各々の前記ソース回路を独立に非活性化させ
    るソース制御回路とを有することを特徴とする電気的に
    書き込み一括消去可能な不揮発性半導体記憶装置。
  2. 【請求項２】前記ソース制御回路は、前記ブロック選択
    信号をラッチする第１のフリップフロップと、前記書込
    み合格信号をラッチする第２のフリップフロップとを有
    する請求項１記載の電気的に書き込み一括消去可能な不
    揮発性半導体記憶装置。
  3. 【請求項３】前記ソース回路は、前記消去合格信号が発
    生してから次の書込み合格信号が発生するまでの期間非
    活性状態になる、ことを特徴とする請求項１記載の電気
    的に書き込み一括消去可能な不揮発性半導体記憶装置。
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