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JP3077599B2 - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

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JP3077599B2
JP3077599B2 JP08250169A JP25016996A JP3077599B2 JP 3077599 B2 JP3077599 B2 JP 3077599B2 JP 08250169 A JP08250169 A JP 08250169A JP 25016996 A JP25016996 A JP 25016996A JP 3077599 B2 JP3077599 B2 JP 3077599B2
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Japan
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compound semiconductor
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幹夫 金森
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NEC Corp
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NEC Corp
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    • H10D30/00—Field-effect transistors [FET]
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    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
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    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/472—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having lower bandgap active layer formed on top of wider bandgap layer, e.g. inverted HEMT
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    • H10D62/161—Source or drain regions of field-effect devices of FETs having Schottky gates

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ドレイン耐圧を向
上した化合物半導体電界効果トランジスタに関する。
【０００２】
【従来の技術】従来の一般的なｎ型導電層を有するガリ
ウム砒素ショットキー障壁型電界効果トランジスタ（Ｇ
ａＡｓ ＭＥＳＦＥＴ）の模式図を図８に示す。ＭＥＳ
ＦＥＴは、半絶縁性ＧａＡｓ基板１５上に、アンドーブ
のバッファ層（ｉ層１６）、ｎ型導電層（ｎ層４）が形
成してあり、ゲート領域近傍のｎ層４の一部がエッチン
グ除去され、リセス構造が形成されている。更にこのリ
セス内にショットキーゲート電極６が、又リセスより外
のｎ層４上にはオーミック性のソース電極７とドレイン
電極８が形成されている。そして裏面には、例えばＡｕ
１０が形成され、その裏面電極は接地されている。
【０００３】
【発明が解決しようとする課題】従来のＦＥＴにおい
て、ドレイン電圧を上昇させていくと、例えばＩＥ３ T
ransactions on Electron Devices,vol.ED-25,No.6,JUN
E 1978 pp.567-573の「Light Emission and Burnout Cha
racteristics of GaAs Power MESFET's 」に示されてい
るように、リセス端部で高電界が発生する。又、リセス
端部近傍はドレイン電流が集中し、高電界、高電流によ
る破壊が生じる問題がある。
【０００４】本発明は、上記リセス端でのドレイン電流
の集中を抑制し、破壊しにくくする、あるいは劣化しに
くいＦＥＴを提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するため基板の裏面もドレイン電極とした。すなわち
裏面からもドレイン電流が流れるようにすることによ
り、リセス端での電流集中を抑制することができる。
【０００６】裏面をドレイン電極とするため、基板とし
てｎ型を用い、その上には低濃度ｎ層またはｐ層あるい
はアンドーブのＧａＡｓ層（ｉ層）を形成する。必要に
よってこれらの層の上に更にＧａＡｓよりバンドギャッ
プの広いＡｌＧａＡｓ層を挿入する。そしてこれらの上
には通常のｎ型導電性を有するＭＥＳＦＥＴを形成す
る。上記低濃度のｎ層、ｐ層、ｉ層、あるいはＡｌＧａ
Ａｓ層は表面のソース電極と裏面のドレイン電極の間を
電流が流れないようにするための層である。
【０００７】
【発明の実施の形態】本発明の実施の形態について図を
用いて説明する。
【０００８】まず図１（ａ）に示すように、濃度１×１
０１７cm−３のｎ−ＧａＡｓ基板上１に例えばＭＯＣＶ
Ｄ法で濃度１×１０１６cm−３のｎ− −ＧａＡｓ層２
を１μｍ成長させ、続いてアンドーブのｉ−Ａｌｘ Ｇ
ａ１−ｘ Ａｓ層（ｘ＝０．２５）３を０．２μｍ成長
させ、最後に濃度１×１０１７cm−３のｎ−ＧａＡｓ層
４を０．３μｍ成長させる。
【０００９】次に、図１（ｂ）に示すように、レジスト
層をパターニングして、ゲート領域近傍のｎ−ＧａＡｓ
層４をＨ２ ＳＯ４ ＋Ｈ２ Ｏ２ ＋Ｈ２ Ｏの液で０．
１５μｍエッチング除去し、リセス構造を形成する。次
に、プラズマＣＶＤ法でＳｉＯ２ 膜５を０．５μｍ成
長させる。
【００１０】次に、図１（ｃ）に示すようにゲート領域
のＳｉＯ２ 膜５をＣＦ４ を用いたドライエッチング法
で除去した後、ＷＳｉを０．１μｍ、Ａｕを０．５μｍ
スパッタ法でウェハ全面に蒸着する。レジストをマスク
としてＡｒ+ ミリング法で不要なＡｕとＷＳｉを除去す
ることにより、図１（ｃ）に示すようなＴ型ゲート電極
を形成する。
【００１１】次に、レジストをマスクとして（図示せ
ず）、ソース、ドレイン、電極形成領域のＳｉＯ２ を
ＨＦでエッチング除去した後、ＡｕＧｅを０．１５μ
ｍ、Ｎｉを０．０４μｍ真空蒸着法で形成する。レジス
トを除去した後４００℃一分の熱処理を行い、ＡｕＧｅ
とＮｉをＧａＡｓと反応させ、オーミック性のソース電
極７及びドレイン電極８を形成する。
【００１２】次に、ｎ−ＧａＡｓ基板１の裏面にＡｕＧ
ｅを０．１５μｍ、Ｎｉを０．０４μｍ蒸着した後、再
度４００℃一分の熱処理を行い、第２ドレイン電極とし
て機能するオーミック電極９を形成し、続いてＡｕ１０
をメッキ法で２μｍ形成することにより、ＦＥＴの製造
が完了する。
【００１３】次に本構造における、ドレイン電圧を印加
した場合の電子の動きを説明する。図３は、図１(ａ)〜
図１(ｃ)に示す工程で製作される本発明による化合物半
導体電界効果トランジスタの一構造例を示しており、ソ
ース領域下では、電子は電界によるエネルギを得ていな
いため伝導帯近傍に位置している。したがって、ｎ層下
のｉ層又はｐ層との接合部に形成されているポテンシャ
ル障壁、あるいは図２（ａ）に示すようにＡｌＧａＡｓ
層３のバンド不連続による障壁で裏面へ電子は流れ込む
ことができない。しかし、ドレイン領域下では電子は、
電界によるエネルギを得ているため、上記ポテンシャル
障壁を乗り越えて裏面のドレイン電極に到達することが
できる（図２（ｂ））。
【００１４】上記動作原理により、ドレイン電流はゲー
トの電位によって制御することができる。
【００１５】本構造のＦＥＴのドレイン耐圧を測定した
結果を図４（ａ）に示す。
【００１６】従来構造（図４（ｂ）に示す）では、例え
ばＶｇ＝０において、ドレイン電流が急増するドレイン
電圧、つまりドレイン耐圧は１０Ｖ程度であったのに対
し、本構造では、２０Ｖ近い耐圧が得られ、特にドレイ
ン電流が大きい領域において大幅な耐圧の向上を図るこ
とができた。
【００１７】図５は本発明の他の実施例であり、図１の
ＦＥＴと異なりｉ−ＡｌＧａＡｓ層３の代わりにｐ−Ｇ
ａＡｓ層１１がｎ−ＧａＡｓ層４の下に挿入されてい
る。ｐ−ＧａＡｓ層１１は１×１０１８cm−３の濃度で
０．０５μｍ程度の構成である。これによっても同様の
耐圧の向上が図れる。
【００１８】図６に他の実施例を示す。このＦＥＴは、
図１と異なり、ｉ−Ｉｎｘ Ｇａ１−ｘ Ａｓ層（ｘ≒
０．２、厚さ０．０１５μｍ）１２と、濃度約２×１０
１８cm−３、厚さがゲート下で０．０４μｍのｎ−Ａｌ
ＧａＡｓ層１３が形成されている。本構造はいわゆるＨ
ＥＭＴ構造であり、この場合もドレイン耐圧の向上を図
ることができる。
【００１９】図７は他の実施例であり、図１の実施例の
構造に加え、表側のドレイン領域にｎ+ ＧａＡｓ層１４
を形成することを特徴としている。このｎ+ ＧａＡｓ層
１４により、裏面の第２ドレイン電極であるＡｕ１０
(オーミック電極９)へ電子が流れ込みやすくなり、更に
リセス端での電界集中を緩和することが可能となる。
【００２０】
【発明の効果】本発明の電界効果トランジスタによれ
ば、ドレイン耐圧の向上を図ることができる。
【００２１】その理由としては、基板の裏側もドレイン
電極としたことにより、ソースから注入された電子は、
基板の方へも流れ込むためドレイン側のリセス端での電
流集中が抑制されるためである。
【図面の簡単な説明】
【図１】（ａ）、（ｂ）、（ｃ）は本発明にかかるＧａ
ＡｓＦＥＴの製作工程を示す断面図である。
【図２】（ａ）図１のＡ−Ａ間の伝導帯のバンドを示す
図である。（ｂ）図１のＢ−Ｂ間の伝導帯のバンドを示
す図である。
【図３】本発明にかかるＧａＡｓＦＥＴを示す断面図で
ある。
【図４】（ａ）本発明にかかるＦＥＴのドレイン耐圧を
示す図である。（ｂ）従来のＦＥＴのドレイン耐圧を示
す図である。
【図５】本発明のＧａＡｓＦＥＴの他の実施例を示す断
面図である。
【図６】本発明のＧａＡｓＦＥＴの他の実施例を示す断
面図である。
【図７】本発明のＧａＡｓＦＥＴの他の実施例を示す断
面図である。
【図８】従来構造のＧａＡｓＦＥＴを示す断面図であ
る。
【符号の説明】
１ ｎ型ＧａＡｓ基板 ２ 低濃度ＧａＡｓ層 ３ ｉ−ＡｌＧａＡｓ層 ４ ｎ−ＧａＡｓ ５ ＳｉＯ２ ６ ゲート電極 ７ ソース電極 ８ ドレイン電極 ９ オーミック電極 １０ Ａｕ １１ ｐ−ＧａＡｓ １２ ｉ−ＩｎＧａＡｓ １３ ｎ−ＡｌＧａＡｓ １４ ｎ+ −ＧａＡｓ １５ 半絶縁性ＧａＡｓ基板 １６ ｉ−ＧａＡｓ １７ 表面空乏層

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 化合物半導体基板上にｎ型導電層を有
    し、該ｎ型導電層にソース電極、ゲート電極および第一
    ドレイン電極を有する化合物半導体電界効果トランジス
    タにおいて、 前記化合物半導体基板の裏面側に第二ドレイン電極を備
    えたことを特徴とする化合物半導体電界効果トランジス
    タ。
  2. 【請求項２】 前記化合物半導体基板がｎ型基板であ
    り、該ｎ型基板上に低濃度のｎ型層もしくはｐ型層を備
    え、更にその上に前記ｎ型導電層を有していることを特
    徴とする請求項１に記載の化合物半導体電界効果トラン
    ジスタ。
  3. 【請求項３】 前記低濃度のｎ型層もしくはｐ型層とそ
    の上の前記ｎ型導電層との間に、前記いずれかの層より
    バンドギャップの広い半導体層、あるいはｐ型層を形成
    したことを特徴とする請求項２に記載の化合物半導体電
    界効果トランジスタ。
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