JP3026949B2 - エンコーダのオフセット補正回路 - Google Patents
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- Transmission And Conversion Of Sensor Element Output (AREA)
- Length Measuring Devices With Unspecified Measuring Means (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＮＣ工作機械，産
業用ロボットに使用されるモータやリニアエンコーダの
位置検出に用いられるエンコーダに関し、特にエンコー
ダのオフセットを補償するためのオフセット補正回路に
関する。
業用ロボットに使用されるモータやリニアエンコーダの
位置検出に用いられるエンコーダに関し、特にエンコー
ダのオフセットを補償するためのオフセット補正回路に
関する。
【０００２】
【従来の技術】移動体の移動量を角度量として求める場
合、移動体の移動量を位置検出器によって正弦波や余弦
波等のアナログ量として検出し、検出したアナログ量を
デジタル量に変換した後、エンコーダによって角度量に
変換して求める方法が知られている。
合、移動体の移動量を位置検出器によって正弦波や余弦
波等のアナログ量として検出し、検出したアナログ量を
デジタル量に変換した後、エンコーダによって角度量に
変換して求める方法が知られている。
【０００３】エンコーダは、分解能を向上させるために
位相のずれたＡ相信号とＢ相信号の２つの信号を検出
し、この２相の信号をそれぞれＡ／Ｄコンバータでデジ
タル信号に変換し、変換したデジタル信号を基にして角
度を算出している。エンコーダ内において正弦波や余弦
波のゼロレベルがずれると、オフセットが生じ、検出さ
れた角度量にも誤差が生じることになる。
位相のずれたＡ相信号とＢ相信号の２つの信号を検出
し、この２相の信号をそれぞれＡ／Ｄコンバータでデジ
タル信号に変換し、変換したデジタル信号を基にして角
度を算出している。エンコーダ内において正弦波や余弦
波のゼロレベルがずれると、オフセットが生じ、検出さ
れた角度量にも誤差が生じることになる。
【０００４】図８はエンコーダのオフセットを説明する
ための図である。図８（ａ)〜図８（ｅ）はオフセット
がない場合を示し、図８（ｆ)〜図８（ｊ）はオフセッ
トがある場合を示している。図８（ａ），（ｂ）におい
て、ゼロレベルをしきい値とすると、Ａ相信号から矩形
パルスＰA（図８（ｃ））が形成され、Ｂ相信号から矩
形パルスＰB（図８（ｄ））が形成される。この矩形パ
ルスの立ち上がりあるいは立ち下がりのタイミングで位
置カウンタのインクリメントあるいはデクリメントが行
われる（図８（ｅ））。ゼロレベルのオフセットが無
く、移動体が等速運動を行っている場合には、矩形パル
スＰA，ＰBのデューティー比は５０％となる。
ための図である。図８（ａ)〜図８（ｅ）はオフセット
がない場合を示し、図８（ｆ)〜図８（ｊ）はオフセッ
トがある場合を示している。図８（ａ），（ｂ）におい
て、ゼロレベルをしきい値とすると、Ａ相信号から矩形
パルスＰA（図８（ｃ））が形成され、Ｂ相信号から矩
形パルスＰB（図８（ｄ））が形成される。この矩形パ
ルスの立ち上がりあるいは立ち下がりのタイミングで位
置カウンタのインクリメントあるいはデクリメントが行
われる（図８（ｅ））。ゼロレベルのオフセットが無
く、移動体が等速運動を行っている場合には、矩形パル
スＰA，ＰBのデューティー比は５０％となる。
【０００５】これに対して、図８（ｆ），（ｇ）におい
て、ゼロレベルにオフセットが含まれる場合（図中の破
線で示すレベル）には、矩形パルスＰA（図８（ｈ））
および矩形パルスＰB（図８（ｉ））のデューティー比
は５０％から大きくずれ、位置カウンタのインクリメン
トあるいはデクリメントのタイミングは移動体が等速運
動している場合であっても、前後に大きくずれることに
なる。このオフセットによる検出位置の誤差は、分解能
を上げる内挿処理により大きな影響を与える。
て、ゼロレベルにオフセットが含まれる場合（図中の破
線で示すレベル）には、矩形パルスＰA（図８（ｈ））
および矩形パルスＰB（図８（ｉ））のデューティー比
は５０％から大きくずれ、位置カウンタのインクリメン
トあるいはデクリメントのタイミングは移動体が等速運
動している場合であっても、前後に大きくずれることに
なる。このオフセットによる検出位置の誤差は、分解能
を上げる内挿処理により大きな影響を与える。
【０００６】Ａ相信号およびＢ相信号のオフセットを補
正する従来の方法として、各相の信号について１８０度
位相が異なる信号の差分を可変抵抗器で調整し、これに
よってオフセットを補正するものが知られている。
正する従来の方法として、各相の信号について１８０度
位相が異なる信号の差分を可変抵抗器で調整し、これに
よってオフセットを補正するものが知られている。
【０００７】
【発明が解決しようとする課題】前記のオフセットを補
正する方法では、可変抵抗器の調整工程が必要であり、
操作が煩雑であるという問題点がある。また、調整後に
おいても、経年変化による素子の劣化の程度に差が生
じ、オフセットが発生する場合がある。このオフセット
は可変抵抗器で再度調整可能であるが、このような再度
の調整は事実上困難である。
正する方法では、可変抵抗器の調整工程が必要であり、
操作が煩雑であるという問題点がある。また、調整後に
おいても、経年変化による素子の劣化の程度に差が生
じ、オフセットが発生する場合がある。このオフセット
は可変抵抗器で再度調整可能であるが、このような再度
の調整は事実上困難である。
【０００８】オフセットを補正する他の方法として、Ａ
Ｃカップリングにより直流分を除去する方法が考えられ
るが、移動体が停止し、Ａ相信号およびＢ相信号の周波
数が０の場合には、オフセット補正ができないという問
題点がある。
Ｃカップリングにより直流分を除去する方法が考えられ
るが、移動体が停止し、Ａ相信号およびＢ相信号の周波
数が０の場合には、オフセット補正ができないという問
題点がある。
【０００９】また、上記問題点を解決する方法として、
Ａ相信号とＢ相信号の一方信号がゼロクロス時における
他方の信号の正の値と負の値の平均を求め、この値を用
いてオフセット補正を行う方法が提案されている（例え
ば、特開平１―９２６１２号公報）。このオフセット補
正方法では、図９において、Ａ相信号のオフセット補正
量は、Ｂ相信号がゼロクロスするときの正の値Ｖ２と負
の値Ｖ４の平均（Ｖ２＋Ｖ４）／２とし、Ｂ相信号のオ
フセット補正量は、Ａ相信号がゼロクロスするときの正
の値Ｖ１と負の値Ｖ３の平均（Ｖ１＋Ｖ３）／２とする
ものであり、図１０に示すような構成のオフセット補正
回路でオフセット補正を行うことができる。
Ａ相信号とＢ相信号の一方信号がゼロクロス時における
他方の信号の正の値と負の値の平均を求め、この値を用
いてオフセット補正を行う方法が提案されている（例え
ば、特開平１―９２６１２号公報）。このオフセット補
正方法では、図９において、Ａ相信号のオフセット補正
量は、Ｂ相信号がゼロクロスするときの正の値Ｖ２と負
の値Ｖ４の平均（Ｖ２＋Ｖ４）／２とし、Ｂ相信号のオ
フセット補正量は、Ａ相信号がゼロクロスするときの正
の値Ｖ１と負の値Ｖ３の平均（Ｖ１＋Ｖ３）／２とする
ものであり、図１０に示すような構成のオフセット補正
回路でオフセット補正を行うことができる。
【００１０】図１０において、従来のオフセット補正回
路は、Ａ相信号とＢ相信号の各ゼロクロス点を検出して
他方の信号の値を検出するタイミングを形成するための
検出タイミング演算器２０と、検出タイミング演算器２
０で形成した検出タイミング時における正,負のサンプ
リングデジタル値を用いて前記演算を行ってオフセット
補正値を検出するＡ相オフセット検出器２０ＡおよびＢ
相オフセット検出器２０Ｂと、Ａ相のデジタル信号から
Ａ相のオフセット補正量を減算してオフセット補正した
値を求めるＡ相減算器２１Ａと、Ｂ相デジタル信号から
Ｂ相のオフセット補正量を減算してオフセット補正した
値を求めるＢ相減算器２１Ｂと、オフセット補正したＡ
相信号とＢ相信号から角度を検出する角度検出回路２３
とを備える。
路は、Ａ相信号とＢ相信号の各ゼロクロス点を検出して
他方の信号の値を検出するタイミングを形成するための
検出タイミング演算器２０と、検出タイミング演算器２
０で形成した検出タイミング時における正,負のサンプ
リングデジタル値を用いて前記演算を行ってオフセット
補正値を検出するＡ相オフセット検出器２０ＡおよびＢ
相オフセット検出器２０Ｂと、Ａ相のデジタル信号から
Ａ相のオフセット補正量を減算してオフセット補正した
値を求めるＡ相減算器２１Ａと、Ｂ相デジタル信号から
Ｂ相のオフセット補正量を減算してオフセット補正した
値を求めるＢ相減算器２１Ｂと、オフセット補正したＡ
相信号とＢ相信号から角度を検出する角度検出回路２３
とを備える。
【００１１】前記した従来のオフセット補正回路では、
サンプリング周期が入力周波数に対して大きい場合に
は、ゼロクロス時のサンプリング値を得るタイミングが
遅れ、オフセット補正量を得るまでに時間がかかり、正
しいオフセット補正量を得ることができないという問題
点がある。
サンプリング周期が入力周波数に対して大きい場合に
は、ゼロクロス時のサンプリング値を得るタイミングが
遅れ、オフセット補正量を得るまでに時間がかかり、正
しいオフセット補正量を得ることができないという問題
点がある。
【００１２】図１１、１２、１３は従来のオフセット補
正回路におけるゼロクロスとサンプリングとの関係を説
明するための図である。図１１はゼロクロス時にサンプ
リング値が得られる場合であり、図１２はゼロクロス時
にサンプリング値が得られない場合である。図１１にお
いて、ゼロクロス時とサンプリング時とが対応する場合
には、クロック信号時（図１１（ｃ））におけるＡ相の
サンプル値（図１１（ａ）中の点））の内、Ｂ相のアナ
ログ信号のゼロクロス時（図１１（ｂ））に対応するサ
ンプリング信号値Ｖ２を、オフセット量を演算するため
の一方の値とすることができる。
正回路におけるゼロクロスとサンプリングとの関係を説
明するための図である。図１１はゼロクロス時にサンプ
リング値が得られる場合であり、図１２はゼロクロス時
にサンプリング値が得られない場合である。図１１にお
いて、ゼロクロス時とサンプリング時とが対応する場合
には、クロック信号時（図１１（ｃ））におけるＡ相の
サンプル値（図１１（ａ）中の点））の内、Ｂ相のアナ
ログ信号のゼロクロス時（図１１（ｂ））に対応するサ
ンプリング信号値Ｖ２を、オフセット量を演算するため
の一方の値とすることができる。
【００１３】これに対して、図１２において、ゼロクロ
ス時とサンプリング時とがずれている場合には、クロッ
ク信号時（図１２（ｃ））におけるＡ相のサンプル値
（図１２（ａ）中の点））の内、Ｂ相のアナログ信号の
ゼロクロス時（図１２（ｂ））に対応するサンプリング
信号値は無く、この時点ではオフセット量を演算するた
めの値を得ることはできない。
ス時とサンプリング時とがずれている場合には、クロッ
ク信号時（図１２（ｃ））におけるＡ相のサンプル値
（図１２（ａ）中の点））の内、Ｂ相のアナログ信号の
ゼロクロス時（図１２（ｂ））に対応するサンプリング
信号値は無く、この時点ではオフセット量を演算するた
めの値を得ることはできない。
【００１４】従って、図１３に示すような場合には、Ａ
相信号（図１３（ａ））のサンプリング値の内でオフセ
ット量の演算に使用できるＶ２およびＶ４は、Ｂ相のア
ナログ信号がゼロクロス時（図１３（ｂ））との対応か
ら、図１３（ｃ）,（ｄ）に示すように、ゼロクロスの
間隔よりも長い時間間隔が必要となり、オフセット補正
信号（Ｖ２＋Ｖ４）／２を得るまでに長時間を要し、正
しいオフセット量を得ることができないという問題点が
ある。
相信号（図１３（ａ））のサンプリング値の内でオフセ
ット量の演算に使用できるＶ２およびＶ４は、Ｂ相のア
ナログ信号がゼロクロス時（図１３（ｂ））との対応か
ら、図１３（ｃ）,（ｄ）に示すように、ゼロクロスの
間隔よりも長い時間間隔が必要となり、オフセット補正
信号（Ｖ２＋Ｖ４）／２を得るまでに長時間を要し、正
しいオフセット量を得ることができないという問題点が
ある。
【００１５】また、オフセット量を得るための各相の電
圧の検出は通常一度のみであるため、検出電圧にノイズ
が加わると検出電圧が大きく変化し、オフセット量に対
するノイズの影響が大きいという問題もある。
圧の検出は通常一度のみであるため、検出電圧にノイズ
が加わると検出電圧が大きく変化し、オフセット量に対
するノイズの影響が大きいという問題もある。
【００１６】そこで、本発明は前記した従来のエンコー
ダのオフセット補正回路の問題点を解決し、低速のＡ／
Ｄコンバータ等のサンプリング周期が長い場合にも正確
なオフセット値の検出を行うことができるオフセット補
正回路を提供することを目的とし、また、ノイズの影響
を受けにくいオフセット補正回路を提供することを目的
とする。
ダのオフセット補正回路の問題点を解決し、低速のＡ／
Ｄコンバータ等のサンプリング周期が長い場合にも正確
なオフセット値の検出を行うことができるオフセット補
正回路を提供することを目的とし、また、ノイズの影響
を受けにくいオフセット補正回路を提供することを目的
とする。
【００１７】
【課題を解決するための手段】本発明のエンコーダのオ
フセット補正回路は、オフセット量を得るための各相の
電圧の検出を、サンプリング周期の長さに依存すること
なく行うことによって、低速のＡ／Ｄコンバータ等のサ
ンプリング周期が長い場合にも、正確なオフセット値の
検出を可能とするものであり、また、オフセット量を得
るための各相の電圧を複数とすることによって、ノイズ
の影響を受けにくいオフセット量の検出を行うものであ
る。
フセット補正回路は、オフセット量を得るための各相の
電圧の検出を、サンプリング周期の長さに依存すること
なく行うことによって、低速のＡ／Ｄコンバータ等のサ
ンプリング周期が長い場合にも、正確なオフセット値の
検出を可能とするものであり、また、オフセット量を得
るための各相の電圧を複数とすることによって、ノイズ
の影響を受けにくいオフセット量の検出を行うものであ
る。
【００１８】本発明のエンコーダのオフセット補正回路
は、位相が相互にほぼ９０度異なる２相（Ａ相およびＢ
相）の信号を同一タイミングでＡ／Ｄ変換して得られる
デジタル信号に基づいて角度信号を検出するエンコーダ
において、サンプリング周期の長さに依存することなく
オフセット量を得るための各相の電圧の検出を行うため
に、他方の相のＡ／Ｄ変換値が零の近傍の場合の一方の
相のＡ／Ｄ変換値を用いて、一方の相のオフセット値を
求めるオフセット検出回路と、オフセット検出回路で検
出したオフセット値を用いて一方の相のオフセットを補
償する補償回路とを備えた構成とする。
は、位相が相互にほぼ９０度異なる２相（Ａ相およびＢ
相）の信号を同一タイミングでＡ／Ｄ変換して得られる
デジタル信号に基づいて角度信号を検出するエンコーダ
において、サンプリング周期の長さに依存することなく
オフセット量を得るための各相の電圧の検出を行うため
に、他方の相のＡ／Ｄ変換値が零の近傍の場合の一方の
相のＡ／Ｄ変換値を用いて、一方の相のオフセット値を
求めるオフセット検出回路と、オフセット検出回路で検
出したオフセット値を用いて一方の相のオフセットを補
償する補償回路とを備えた構成とする。
【００１９】オフセット検出回路は、Ｂ相のＡ／Ｄ変換
値が零の近傍の場合のＡ相のＡ／Ｄ変換値を用いて、Ａ
相のオフセット値を求めるＡ相のオフセット検出回路
と、Ａ相のＡ／Ｄ変換値が零の近傍の場合のＢ相のＡ／
Ｄ変換値を用いて、Ｂ相のオフセット値を求めるＢ相の
オフセット検出回路とを備える。Ａ相のオフセット検出
回路は、Ｂ相のＡ／Ｄ変換値が零の近傍にあるか否かを
判定し、零の近傍となるＢ相のＡ／Ｄ変換のクロックの
タイミング時におけるＡ相側のＡ／Ｄ変換値を検出し、
このＡ／Ｄ変換値をＡ相のオフセット値を求めるための
値とする。また、Ｂ相のオフセット検出回路について
も、同様に、Ａ相のＡ／Ｄ変換値が零の近傍にあるか否
かを判定し、零の近傍となるＡ相のＡ／Ｄ変換のクロッ
クのタイミング時におけるＢ相側のＡ／Ｄ変換値を検出
し、このＡ／Ｄ変換値をＢ相のオフセット値を求めるた
めの値とする。
値が零の近傍の場合のＡ相のＡ／Ｄ変換値を用いて、Ａ
相のオフセット値を求めるＡ相のオフセット検出回路
と、Ａ相のＡ／Ｄ変換値が零の近傍の場合のＢ相のＡ／
Ｄ変換値を用いて、Ｂ相のオフセット値を求めるＢ相の
オフセット検出回路とを備える。Ａ相のオフセット検出
回路は、Ｂ相のＡ／Ｄ変換値が零の近傍にあるか否かを
判定し、零の近傍となるＢ相のＡ／Ｄ変換のクロックの
タイミング時におけるＡ相側のＡ／Ｄ変換値を検出し、
このＡ／Ｄ変換値をＡ相のオフセット値を求めるための
値とする。また、Ｂ相のオフセット検出回路について
も、同様に、Ａ相のＡ／Ｄ変換値が零の近傍にあるか否
かを判定し、零の近傍となるＡ相のＡ／Ｄ変換のクロッ
クのタイミング時におけるＢ相側のＡ／Ｄ変換値を検出
し、このＡ／Ｄ変換値をＢ相のオフセット値を求めるた
めの値とする。
【００２０】また、補償回路は、Ａ相のオフセット検出
回路で検出したＡ相のオフセット値を用いて、Ａ相側の
オフセットを補償するＡ相の補償回路と、Ｂ相のオフセ
ット検出回路で検出したＢ相のオフセット値を用いて、
Ｂ相側のオフセットを補償するＢ相の補償回路とを備え
る。
回路で検出したＡ相のオフセット値を用いて、Ａ相側の
オフセットを補償するＡ相の補償回路と、Ｂ相のオフセ
ット検出回路で検出したＢ相のオフセット値を用いて、
Ｂ相側のオフセットを補償するＢ相の補償回路とを備え
る。
【００２１】本発明のエンコーダのオフセット補正回路
によれば、Ａ相のオフセット検出回路は、Ｂ相のＡ／Ｄ
変換値が零の近傍にあるか否かを判定し、零の近傍と判
定した場合には、このときのＡ／Ｄ変換のクロックのタ
イミング時のＡ相側のＡ／Ｄ変換値を検出し、このＡ／
Ｄ変換値をＡ相のオフセット値を求めるための値とす
る。また、Ｂ相のオフセット検出回路についても同様
に、Ａ相のＡ／Ｄ変換値が零の近傍にあるか否かを判定
し、零の近傍と判定した場合には、このときのＡ／Ｄ変
換のクロックのタイミング時のＢ相側のＡ／Ｄ変換値を
検出し、このＡ／Ｄ変換値をＢ相のオフセット値を求め
るための値とする。
によれば、Ａ相のオフセット検出回路は、Ｂ相のＡ／Ｄ
変換値が零の近傍にあるか否かを判定し、零の近傍と判
定した場合には、このときのＡ／Ｄ変換のクロックのタ
イミング時のＡ相側のＡ／Ｄ変換値を検出し、このＡ／
Ｄ変換値をＡ相のオフセット値を求めるための値とす
る。また、Ｂ相のオフセット検出回路についても同様
に、Ａ相のＡ／Ｄ変換値が零の近傍にあるか否かを判定
し、零の近傍と判定した場合には、このときのＡ／Ｄ変
換のクロックのタイミング時のＢ相側のＡ／Ｄ変換値を
検出し、このＡ／Ｄ変換値をＢ相のオフセット値を求め
るための値とする。
【００２２】Ａ相の補償回路は、Ａ相のオフセット検出
回路が検出したＡ相のオフセット値を用いてＡ相のＡ／
Ｄ変換値に含まれるオフセットを補償し、また、Ｂ相の
補償回路は、Ｂ相のオフセット検出回路が検出したＢ相
のオフセット値を用いてＢ相のＡ／Ｄ変換値に含まれる
オフセットを補償する。
回路が検出したＡ相のオフセット値を用いてＡ相のＡ／
Ｄ変換値に含まれるオフセットを補償し、また、Ｂ相の
補償回路は、Ｂ相のオフセット検出回路が検出したＢ相
のオフセット値を用いてＢ相のＡ／Ｄ変換値に含まれる
オフセットを補償する。
【００２３】オフセット検出回路は、各相信号がゼロク
ロスする時点の近傍のＡ／Ｄ変換のタイミング毎にオフ
セット値を求めるための値の検出を行うため、検出周期
は各相信号のゼロクロスに対応したものとなり、サンプ
リング周期の長さに依存せず、Ｄコンバータ等のサンプ
リング周期が長い場合にも、正確なオフセット値の検出
が可能となる（請求項１に対応）。
ロスする時点の近傍のＡ／Ｄ変換のタイミング毎にオフ
セット値を求めるための値の検出を行うため、検出周期
は各相信号のゼロクロスに対応したものとなり、サンプ
リング周期の長さに依存せず、Ｄコンバータ等のサンプ
リング周期が長い場合にも、正確なオフセット値の検出
が可能となる（請求項１に対応）。
【００２４】本発明のエンコーダのオフセット補正回路
のオフセット検出回路は、他方の相のＡ／Ｄ変換値が零
の近傍のしきい値で設定される範囲内にある場合におけ
る、一方の相の正のＡ／Ｄ変換値と負のＡ／Ｄ変換値と
の平均値を演算し、該平均値を一方の相のオフセット値
として検出する構成とする。
のオフセット検出回路は、他方の相のＡ／Ｄ変換値が零
の近傍のしきい値で設定される範囲内にある場合におけ
る、一方の相の正のＡ／Ｄ変換値と負のＡ／Ｄ変換値と
の平均値を演算し、該平均値を一方の相のオフセット値
として検出する構成とする。
【００２５】Ａ相およびＢ相の各オフセット検出回路
は、他方の相のＡ／Ｄ変換値が、例えば、しきい値をＶ
ｄとする零の近傍の範囲（０±Ｖｄ）内にあるか否かを
監視し、この範囲内にある場合には他方の相の信号は近
似的にゼロクロスしたものと判定し、このときのＡ／Ｄ
変換のサンプリングのタイミング時の一方の相のＡ／Ｄ
変換値を求める。これによって、他方の相の信号がゼロ
クロスする近傍の時点における一方のＡ／Ｄ変換値を求
めることができる。
は、他方の相のＡ／Ｄ変換値が、例えば、しきい値をＶ
ｄとする零の近傍の範囲（０±Ｖｄ）内にあるか否かを
監視し、この範囲内にある場合には他方の相の信号は近
似的にゼロクロスしたものと判定し、このときのＡ／Ｄ
変換のサンプリングのタイミング時の一方の相のＡ／Ｄ
変換値を求める。これによって、他方の相の信号がゼロ
クロスする近傍の時点における一方のＡ／Ｄ変換値を求
めることができる。
【００２６】このときのＡ／Ｄ変換値は、正の値あるい
は負の値となる。オフセット検出回路は、正のＡ／Ｄ変
換値と負のＡ／Ｄ変換値との平均値を演算し、求めた平
均値を一方の相のオフセット値として検出する（請求項
２に対応）。
は負の値となる。オフセット検出回路は、正のＡ／Ｄ変
換値と負のＡ／Ｄ変換値との平均値を演算し、求めた平
均値を一方の相のオフセット値として検出する（請求項
２に対応）。
【００２７】オフセット検出回路は、ノイズの影響を受
けにくいオフセット量の検出を行うために、オフセット
検出回路が行う平均値演算において、演算に用いる正お
よび負のＡ／Ｄ変換値を複数とする。これによって、各
Ａ／Ｄ変換値に含まれるノイズによるオフセット量に対
する影響を軽減することができる（請求項３に対応）。
けにくいオフセット量の検出を行うために、オフセット
検出回路が行う平均値演算において、演算に用いる正お
よび負のＡ／Ｄ変換値を複数とする。これによって、各
Ａ／Ｄ変換値に含まれるノイズによるオフセット量に対
する影響を軽減することができる（請求項３に対応）。
【００２８】また、オフセット検出回路は、平均値を求
めるための正および負のＡ／Ｄ変換値を交互に更新する
構成とし、正あるいは負のＡ／Ｄ変換値の検出時の偏り
を防止する。また、他方の信号のゼロクロスの近傍で被
検出物が停止または微小振動している場合には、正また
は負のデータだけが検出されることを防止する。
めるための正および負のＡ／Ｄ変換値を交互に更新する
構成とし、正あるいは負のＡ／Ｄ変換値の検出時の偏り
を防止する。また、他方の信号のゼロクロスの近傍で被
検出物が停止または微小振動している場合には、正また
は負のデータだけが検出されることを防止する。
【００２９】他方の信号のゼロクロス時の近傍で一方の
Ａ／Ｄ変換値が得られない場合には、平均値を求めるた
めのＡ／Ｄ変換値に、正側あるいは負側に時間的な偏り
が生じることになる。そこで、平均値を求めるための正
および負のＡ／Ｄ変換値を交互に更新する構成とするこ
とによって、正および負のＡ／Ｄ変換値の時間的な偏り
の発生を防止する（請求項４に対応）。
Ａ／Ｄ変換値が得られない場合には、平均値を求めるた
めのＡ／Ｄ変換値に、正側あるいは負側に時間的な偏り
が生じることになる。そこで、平均値を求めるための正
および負のＡ／Ｄ変換値を交互に更新する構成とするこ
とによって、正および負のＡ／Ｄ変換値の時間的な偏り
の発生を防止する（請求項４に対応）。
【００３０】また、オフセット検出回路は、各相に対し
て、一端のラッチ回路をＡ／Ｄ変換値の入力端とする直
列接続した複数個のラッチ回路を正および負のＡ／Ｄ変
換値に対して備え、正側および負側の直列ラッチ回路の
各出力を加算し、ラッチ回路の個数で除算して平均値を
求める演算回路を備えた構成とし、これによって、複数
個の正および負のＡ／Ｄ変換値の平均値を求める構成を
実現する（請求項５に対応）。
て、一端のラッチ回路をＡ／Ｄ変換値の入力端とする直
列接続した複数個のラッチ回路を正および負のＡ／Ｄ変
換値に対して備え、正側および負側の直列ラッチ回路の
各出力を加算し、ラッチ回路の個数で除算して平均値を
求める演算回路を備えた構成とし、これによって、複数
個の正および負のＡ／Ｄ変換値の平均値を求める構成を
実現する（請求項５に対応）。
【００３１】補償回路は、一方の相のＡ／Ｄ変換値か
ら、オフセット検出回路で求めた一方の相のオフセット
値を減算する減算回路により構成する（請求項６に対
応）。
ら、オフセット検出回路で求めた一方の相のオフセット
値を減算する減算回路により構成する（請求項６に対
応）。
【００３２】
【発明の実施の形態】以下、本発明の実施の形態を図を
参照しながら詳細に説明する。本発明の実施の形態の構
成例について、図１の本発明のエンコーダのオフセット
補正回路を説明するための概略ブロック線図を用いて説
明する。図１において、破線で示されるオフセット補正
回路１は、Ａ相オフセット検出回路１０Ａと、Ｂ相オフ
セット検出回路１０Ｂと、減算回路１１Ａ，１１Ｂとを
備える。Ａ相オフセット検出回路１０Ａは、Ｂ相のＡ／
Ｄ変換値が零の近傍の場合のＡ相のＡ／Ｄ変換値を用い
てＡ相のオフセット値を求める検出回路であり、Ａ相信
号をＡ／Ｄ変換器２ＡでＡ／Ｄ変換したデジタル値と、
Ｂ相信号をＡ／Ｄ変換器２ＢでＡ／Ｄ変換したデジタル
値とを入力し、Ｂ相のＡ／Ｄ変換値が零の近傍にあるか
否かを判定し、Ｂ相が零近傍となるときのＡ／Ｄ変換の
クロックのタイミング時においてＡ相側のＡ／Ｄ変換値
を検出し、この値を用いてＡ相のオフセット値を求め
る。
参照しながら詳細に説明する。本発明の実施の形態の構
成例について、図１の本発明のエンコーダのオフセット
補正回路を説明するための概略ブロック線図を用いて説
明する。図１において、破線で示されるオフセット補正
回路１は、Ａ相オフセット検出回路１０Ａと、Ｂ相オフ
セット検出回路１０Ｂと、減算回路１１Ａ，１１Ｂとを
備える。Ａ相オフセット検出回路１０Ａは、Ｂ相のＡ／
Ｄ変換値が零の近傍の場合のＡ相のＡ／Ｄ変換値を用い
てＡ相のオフセット値を求める検出回路であり、Ａ相信
号をＡ／Ｄ変換器２ＡでＡ／Ｄ変換したデジタル値と、
Ｂ相信号をＡ／Ｄ変換器２ＢでＡ／Ｄ変換したデジタル
値とを入力し、Ｂ相のＡ／Ｄ変換値が零の近傍にあるか
否かを判定し、Ｂ相が零近傍となるときのＡ／Ｄ変換の
クロックのタイミング時においてＡ相側のＡ／Ｄ変換値
を検出し、この値を用いてＡ相のオフセット値を求め
る。
【００３３】また、Ｂ相オフセット検出回路１０Ｂは、
Ａ相のＡ／Ｄ変換値が零の近傍の場合のＢ相のＡ／Ｄ変
換値を用いてＢ相のオフセット値を求める検出回路であ
り、Ｂ相信号をＡ／Ｄ変換器２ＢでＡ／Ｄ変換したデジ
タル値と、Ａ相信号をＡ／Ｄ変換器２ＡでＡ／Ｄ変換し
たデジタル値とを入力し、Ａ相信号がゼロクロス時点の
近傍のＡ相のＡ／Ｄ変換値を検出し、この値を用いてＢ
相のオフセット値を求める。
Ａ相のＡ／Ｄ変換値が零の近傍の場合のＢ相のＡ／Ｄ変
換値を用いてＢ相のオフセット値を求める検出回路であ
り、Ｂ相信号をＡ／Ｄ変換器２ＢでＡ／Ｄ変換したデジ
タル値と、Ａ相信号をＡ／Ｄ変換器２ＡでＡ／Ｄ変換し
たデジタル値とを入力し、Ａ相信号がゼロクロス時点の
近傍のＡ相のＡ／Ｄ変換値を検出し、この値を用いてＢ
相のオフセット値を求める。
【００３４】減算回路１１Ａ，１１Ｂは、オフセット検
出回路１０Ａ，１０Ｂが検出したオフセット値を用い
て、各相のＡ／Ｄ変換値に含まれるオフセットを補償す
る補償回路である。減算回路１１Ａは、Ａ相のＡ／Ｄ変
換値をＰ端子に入力しＡ相オフセット値をＮ端子に入力
して、（Ｐ−Ｎ）の減算演算を行う。また、減算回路１
１Ｂは、Ｂ相のＡ／Ｄ変換値をＰ端子に入力しＢ相オフ
セット値をＮ端子に入力して、（Ｐ−Ｎ）の減算演算を
行う。減算回路１１Ａ，１１Ｂからは、オフセット補正
されたＡ相信号およびＢ相信号が出力され、角度検出回
路３によって角度検出が行われる。
出回路１０Ａ，１０Ｂが検出したオフセット値を用い
て、各相のＡ／Ｄ変換値に含まれるオフセットを補償す
る補償回路である。減算回路１１Ａは、Ａ相のＡ／Ｄ変
換値をＰ端子に入力しＡ相オフセット値をＮ端子に入力
して、（Ｐ−Ｎ）の減算演算を行う。また、減算回路１
１Ｂは、Ｂ相のＡ／Ｄ変換値をＰ端子に入力しＢ相オフ
セット値をＮ端子に入力して、（Ｐ−Ｎ）の減算演算を
行う。減算回路１１Ａ，１１Ｂからは、オフセット補正
されたＡ相信号およびＢ相信号が出力され、角度検出回
路３によって角度検出が行われる。
【００３５】次に、本発明のオフセット検出回路による
オフセット値の検出動作について説明する。図２におい
て、一点鎖線の座標はオフセットが無い場合を示し、実
線の座標はＡ相側にＶ0Aのオフセットがあり、Ｂ相側に
Ｖ0Bのオフセットがある場合を示している。したがっ
て、Ａ相（サイン波）が零の場合にもオフセット分のＶ
0Aだけずれており、また、Ｂ相（コサイン波）が零の場
合にもオフセット分のＶ0Bだけずれている。
オフセット値の検出動作について説明する。図２におい
て、一点鎖線の座標はオフセットが無い場合を示し、実
線の座標はＡ相側にＶ0Aのオフセットがあり、Ｂ相側に
Ｖ0Bのオフセットがある場合を示している。したがっ
て、Ａ相（サイン波）が零の場合にもオフセット分のＶ
0Aだけずれており、また、Ｂ相（コサイン波）が零の場
合にもオフセット分のＶ0Bだけずれている。
【００３６】オフセットが無い場合には、一点鎖線で示
す座標上で、Ｂ相側のゼロクロス点でのＡ相側の正およ
び負の値は絶対値が等しくなり、また、Ａ相側のゼロク
ロス点でのＢ相側の正および負の値は絶対値が等しくな
る。これに対して、オフセットが存在する場合には、実
線で示す座標上で、Ｂ相側のゼロクロス点でのＡ相側の
正の値Ｖ２および負の値Ｖ４（図１中の白丸）は絶対値
が異なり、また、Ａ相側のゼロクロス点でのＢ相側の正
の値Ｖ１および負の値Ｖ３（図１中の黒丸）はは絶対値
が異なる。この各相の正の値（Ｖ２あるいはＶ１）およ
び負の値（Ｖ４あるいはＶ３）は、各相のオフセット値
Ｖ0AおよびＶ0Bと関連しており、それぞれ以下に式
（１），（２）で表される。
す座標上で、Ｂ相側のゼロクロス点でのＡ相側の正およ
び負の値は絶対値が等しくなり、また、Ａ相側のゼロク
ロス点でのＢ相側の正および負の値は絶対値が等しくな
る。これに対して、オフセットが存在する場合には、実
線で示す座標上で、Ｂ相側のゼロクロス点でのＡ相側の
正の値Ｖ２および負の値Ｖ４（図１中の白丸）は絶対値
が異なり、また、Ａ相側のゼロクロス点でのＢ相側の正
の値Ｖ１および負の値Ｖ３（図１中の黒丸）はは絶対値
が異なる。この各相の正の値（Ｖ２あるいはＶ１）およ
び負の値（Ｖ４あるいはＶ３）は、各相のオフセット値
Ｖ0AおよびＶ0Bと関連しており、それぞれ以下に式
（１），（２）で表される。
【００３７】 Ｖ0A＝（Ｖ２＋Ｖ４）／２ …（１） Ｖ0B＝（Ｖ１＋Ｖ３）／２ …（２） 図３は上記の関係を信号線図で表している。図３におい
て、図２と対応させて、オフセットが無い場合のゼロレ
ベルを一点鎖線で示し、オフセットが存在する場合のゼ
ロレベルを実線で示す。Ａ相側の正の値Ｖ２および負の
値Ｖ４は、Ｂ相側の信号がゼロクロスした時の値であ
り、Ｂ相側の正の値Ｖ１および負の値Ｖ３は、Ａ相側の
信号がゼロクロスした時の値である。
て、図２と対応させて、オフセットが無い場合のゼロレ
ベルを一点鎖線で示し、オフセットが存在する場合のゼ
ロレベルを実線で示す。Ａ相側の正の値Ｖ２および負の
値Ｖ４は、Ｂ相側の信号がゼロクロスした時の値であ
り、Ｂ相側の正の値Ｖ１および負の値Ｖ３は、Ａ相側の
信号がゼロクロスした時の値である。
【００３８】図２および図３は、ゼロクロス時とＡ／Ｄ
変換のサンプリングのクロックが一致した場合を示して
おり、信号のゼロクロス時に対応するＡ／Ｄ変換値が常
に存在している。
変換のサンプリングのクロックが一致した場合を示して
おり、信号のゼロクロス時に対応するＡ／Ｄ変換値が常
に存在している。
【００３９】実際のＡ／Ｄ変換のサンプリングでは、必
ずしもゼロクロス時とＡ／Ｄ変換のサンプリングのクロ
ックが一致するとは限らず、信号がゼロクロスしたとき
にＡ／Ｄ変換のサンプリング値が存在しない場合があ
る。本発明のオフセット検出回路では、ゼロクロス時の
Ａ／Ｄ変換値の検出において、ゼロクロスを検出するし
きい値の幅を持たせ、ゼロクロスを検出する信号のＡ／
Ｄ変換値が所定範囲内に存在するか否かを判定すること
によって、信号がゼロクロスしたことを検出し、このゼ
ロクロス近傍のＡ／Ｄ変換値をオフセット検出用の値と
する。
ずしもゼロクロス時とＡ／Ｄ変換のサンプリングのクロ
ックが一致するとは限らず、信号がゼロクロスしたとき
にＡ／Ｄ変換のサンプリング値が存在しない場合があ
る。本発明のオフセット検出回路では、ゼロクロス時の
Ａ／Ｄ変換値の検出において、ゼロクロスを検出するし
きい値の幅を持たせ、ゼロクロスを検出する信号のＡ／
Ｄ変換値が所定範囲内に存在するか否かを判定すること
によって、信号がゼロクロスしたことを検出し、このゼ
ロクロス近傍のＡ／Ｄ変換値をオフセット検出用の値と
する。
【００４０】図２，３中で斜線で示した範囲は、このゼ
ロクロス近傍のオフセット検出用の値を求める範囲を示
しており、例えば、正，負の両方向にそれぞれＶｄの電
圧とした電圧幅２Ｖｄの検出範囲と設定している。
ロクロス近傍のオフセット検出用の値を求める範囲を示
しており、例えば、正，負の両方向にそれぞれＶｄの電
圧とした電圧幅２Ｖｄの検出範囲と設定している。
【００４１】したがって、ゼロクロス時とＡ／Ｄ変換の
サンプリングのクロックが一致しない場合であっても、
サンプリング値が零を中心とする正側および負側にＶｄ
の電圧範囲内であれば、ゼロクロスしたものと判定し
て、このときの他方の相のＡ／Ｄ変換値をオフセット検
出用の値として検出することができる。通常使用される
サンプリング周波数と信号の周波数との関係であれば、
電圧Ｖｄを調整することによって、信号の各ゼロクロス
時点毎にＡ／Ｄ変換のサンプリング値を検出することが
できる。
サンプリングのクロックが一致しない場合であっても、
サンプリング値が零を中心とする正側および負側にＶｄ
の電圧範囲内であれば、ゼロクロスしたものと判定し
て、このときの他方の相のＡ／Ｄ変換値をオフセット検
出用の値として検出することができる。通常使用される
サンプリング周波数と信号の周波数との関係であれば、
電圧Ｖｄを調整することによって、信号の各ゼロクロス
時点毎にＡ／Ｄ変換のサンプリング値を検出することが
できる。
【００４２】図４は、上記Ａ／Ｄ変換値のサンプリング
値とゼロクロスとの関係を拡大して模式的に示す図であ
る。図４（ｂ）において、サンプリングクロック（図４
（ｃ））時にサンプリングされるＢ相のＡ／Ｄ変換値
（図中の黒丸）は、斜線で示す電圧範囲（２Ｖｄ）内に
存在する。Ａ相オフセット検出回路は、Ｂ相のＡ／Ｄ変
換値がこの電圧範囲（２Ｖｄ）内であるか否かを判定
し、電圧範囲（２Ｖｄ）内である場合には、Ｂ相信号が
近似的にゼロクロスしたもの判定し、このときのＡ相の
Ａ／Ｄ変換値Ｖ２を読みとり、オフセット値を検出する
ためのデータとする。
値とゼロクロスとの関係を拡大して模式的に示す図であ
る。図４（ｂ）において、サンプリングクロック（図４
（ｃ））時にサンプリングされるＢ相のＡ／Ｄ変換値
（図中の黒丸）は、斜線で示す電圧範囲（２Ｖｄ）内に
存在する。Ａ相オフセット検出回路は、Ｂ相のＡ／Ｄ変
換値がこの電圧範囲（２Ｖｄ）内であるか否かを判定
し、電圧範囲（２Ｖｄ）内である場合には、Ｂ相信号が
近似的にゼロクロスしたもの判定し、このときのＡ相の
Ａ／Ｄ変換値Ｖ２を読みとり、オフセット値を検出する
ためのデータとする。
【００４３】なお、図４では、Ｂ相信号が正から負に変
化するときのゼロクロス時において、Ａ相のＡ／Ｄ変換
値Ｖ２（正の値）を検出する場合を示しているが、Ｂ相
信号が負から正に変化するときのゼロクロス時において
も、同様にしてＡ相のＡ／Ｄ変換値ｖ４（負の値）を検
出することができ、このＡ／Ｄ変換値Ｖ２（正の値）と
Ａ／Ｄ変換値Ｖ４（負の値）の値を用いてＡ相のオフセ
ット値を検出することができる。また、Ｂ相のオフセッ
ト値についても、前記Ａ相の場合と同様にして検出する
ことができる。
化するときのゼロクロス時において、Ａ相のＡ／Ｄ変換
値Ｖ２（正の値）を検出する場合を示しているが、Ｂ相
信号が負から正に変化するときのゼロクロス時において
も、同様にしてＡ相のＡ／Ｄ変換値ｖ４（負の値）を検
出することができ、このＡ／Ｄ変換値Ｖ２（正の値）と
Ａ／Ｄ変換値Ｖ４（負の値）の値を用いてＡ相のオフセ
ット値を検出することができる。また、Ｂ相のオフセッ
ト値についても、前記Ａ相の場合と同様にして検出する
ことができる。
【００４４】図５は、本発明のオフセット補正回路にお
ける各相の信号とオフセット値の関係を示す図である。
図５（ａ），（ｂ）は、Ａ相信号およびＢ相信号を示し
ている。前記図２，３，４で示したように、Ｂ相信号の
ゼロクロス近傍において、Ａ相の正，負のＡ／Ｄ変換値
Ｖ２，Ｖ４（図５（ｃ），（ｄ））を検出し、このＡ／
Ｄ変換値Ｖ２，Ｖ４を用いて前記式（１）で示される演
算により、オフセット値Ｖ0A（図５（ｅ））を求める。
このオフセット値Ｖ0Aは、図５（ｅ）ではＡ／Ｄ変換値
Ｖ４の検出毎に、該Ａ／Ｄ変換値Ｖ４と一つ前のゼロク
ロス時に検出されたＡ／Ｄ変換値Ｖ２を用いて求める場
合を示しているが、Ａ／Ｄ変換値Ｖ２の検出毎に、該Ａ
／Ｄ変換値Ｖ２と一つ前のゼロクロス時に検出されたＡ
／Ｄ変換値Ｖ４を用いて求めることもできる。また、各
Ａ／Ｄ変換値の検出毎に、該Ａ／Ｄ変換値と一つ前のゼ
ロクロス時に検出されたＡ／Ｄ変換値とを用いて検出す
ることもでき、この場合には、オフセット検出値の検出
間隔を１／２に短縮することができる。
ける各相の信号とオフセット値の関係を示す図である。
図５（ａ），（ｂ）は、Ａ相信号およびＢ相信号を示し
ている。前記図２，３，４で示したように、Ｂ相信号の
ゼロクロス近傍において、Ａ相の正，負のＡ／Ｄ変換値
Ｖ２，Ｖ４（図５（ｃ），（ｄ））を検出し、このＡ／
Ｄ変換値Ｖ２，Ｖ４を用いて前記式（１）で示される演
算により、オフセット値Ｖ0A（図５（ｅ））を求める。
このオフセット値Ｖ0Aは、図５（ｅ）ではＡ／Ｄ変換値
Ｖ４の検出毎に、該Ａ／Ｄ変換値Ｖ４と一つ前のゼロク
ロス時に検出されたＡ／Ｄ変換値Ｖ２を用いて求める場
合を示しているが、Ａ／Ｄ変換値Ｖ２の検出毎に、該Ａ
／Ｄ変換値Ｖ２と一つ前のゼロクロス時に検出されたＡ
／Ｄ変換値Ｖ４を用いて求めることもできる。また、各
Ａ／Ｄ変換値の検出毎に、該Ａ／Ｄ変換値と一つ前のゼ
ロクロス時に検出されたＡ／Ｄ変換値とを用いて検出す
ることもでき、この場合には、オフセット検出値の検出
間隔を１／２に短縮することができる。
【００４５】Ｂ相についても同様にして、Ａ相信号のゼ
ロクロス近傍において、Ｂ相の正，負のＡ／Ｄ変換値Ｖ
１，Ｖ３（図５（ｆ），（ｇ））を検出し、このＡ／Ｄ
変換値Ｖ１，Ｖ３を用いて前記式（２）で示される演算
により、オフセット値Ｖ0B（図５（ｈ））を求める。ま
た、Ｂ相についても、前記したＡ相と同様に、オフセッ
ト値Ｖ0Bを求めるＡ／Ｄ変換値の組み合わせを変えるこ
とができる。
ロクロス近傍において、Ｂ相の正，負のＡ／Ｄ変換値Ｖ
１，Ｖ３（図５（ｆ），（ｇ））を検出し、このＡ／Ｄ
変換値Ｖ１，Ｖ３を用いて前記式（２）で示される演算
により、オフセット値Ｖ0B（図５（ｈ））を求める。ま
た、Ｂ相についても、前記したＡ相と同様に、オフセッ
ト値Ｖ0Bを求めるＡ／Ｄ変換値の組み合わせを変えるこ
とができる。
【００４６】次に、オフセット検出回路のより詳細な構
成および動作について図６，７を用いて説明する。図６
に示すオフセット検出回路は、複数の正のＡ／Ｄ変換値
と負のＡ／Ｄ変換値を用いてその平均値を求める構成で
ある。なお、図６ではＡ相のオフセット値を求める回路
構成を示し、Ｂ相のオフセット値を求める回路構成につ
いては、同様の構成であるため省略している。
成および動作について図６，７を用いて説明する。図６
に示すオフセット検出回路は、複数の正のＡ／Ｄ変換値
と負のＡ／Ｄ変換値を用いてその平均値を求める構成で
ある。なお、図６ではＡ相のオフセット値を求める回路
構成を示し、Ｂ相のオフセット値を求める回路構成につ
いては、同様の構成であるため省略している。
【００４７】図６において、直列接続したＮｏ１からＮ
ｏ１６の複数個のラッチ回路Ｌ２−１〜Ｌ２−１６と、
Ｊ−ＫフリップフロップＦ２と、アンドゲートＧ２とに
よって、正のＡ／Ｄ変換値の複数個読み出して記憶する
回路を構成し、直列接続したＮｏ１からＮｏ１６の複数
個のラッチ回路Ｌ４−１〜Ｌ４−１６と、Ｊ−Ｋフリッ
プフロップＦ４と、アンドゲートＧ４とによって、負の
Ａ／Ｄ変換値の複数個読み出して記憶する回路を構成
し、ラッチ回路Ｌ２−１〜Ｌ２−１６の出力Ｖ２−１〜
Ｖ２−１６と、ラッチ回路Ｌ４−１〜Ｌ４−１６の出力
Ｖ４−１〜Ｖ４−１６を加算する加算回路Ａと、加算回
路Ａの出力を全ラッチ回路の個数で除算する除算回路Ｒ
とによって、Ａ／Ｄ変換値の平均値を求める回路を構成
する。
ｏ１６の複数個のラッチ回路Ｌ２−１〜Ｌ２−１６と、
Ｊ−ＫフリップフロップＦ２と、アンドゲートＧ２とに
よって、正のＡ／Ｄ変換値の複数個読み出して記憶する
回路を構成し、直列接続したＮｏ１からＮｏ１６の複数
個のラッチ回路Ｌ４−１〜Ｌ４−１６と、Ｊ−Ｋフリッ
プフロップＦ４と、アンドゲートＧ４とによって、負の
Ａ／Ｄ変換値の複数個読み出して記憶する回路を構成
し、ラッチ回路Ｌ２−１〜Ｌ２−１６の出力Ｖ２−１〜
Ｖ２−１６と、ラッチ回路Ｌ４−１〜Ｌ４−１６の出力
Ｖ４−１〜Ｖ４−１６を加算する加算回路Ａと、加算回
路Ａの出力を全ラッチ回路の個数で除算する除算回路Ｒ
とによって、Ａ／Ｄ変換値の平均値を求める回路を構成
する。
【００４８】正のＡ／Ｄ変換値の複数個読み出して記憶
する回路を構成と負のＡ／Ｄ変換値の複数個読み出して
記憶する回路を構成は、共通した構成であるため、以下
では、正のＡ／Ｄ変換値の複数個読み出して記憶する回
路を構成を例として説明する。
する回路を構成と負のＡ／Ｄ変換値の複数個読み出して
記憶する回路を構成は、共通した構成であるため、以下
では、正のＡ／Ｄ変換値の複数個読み出して記憶する回
路を構成を例として説明する。
【００４９】直列接続されるラッチ回路Ｌ２−１〜Ｌ２
−１６の先頭のラッチ回路Ｌ２−１にはＡ相のＡ／Ｄ変
換値が入力され、各ラッチ回路Ｌ２−１〜Ｌ２−１６は
アンドゲートＧ２のタイミングで次のラッチ回路にデー
タを送ると共に、出力Ｖ２−１〜Ｖ２−１６を加算回路
Ａに送る。上記ラッチ回路のデータ転送およびデータ出
力は、アンドゲートＧ２の出力でタイミングをとって行
われる。アンドゲートＧ２は、オフセット値を検出する
条件が満足されたときにイネーブル信号を発するもので
あり、正のＡ／Ｄ変換値Ｖ２を検出する場合には、負の
Ａ／Ｄ変換値Ｖ４がラッチされている条件と、Ａ相のＡ
／Ｄ変換値が正である条件と、Ｂ相のＡ／Ｄ変換値が０
±Ｖｄの範囲内である条件が全て満たされたときにイネ
ーブル信号Ｖ２ENを発生する。
−１６の先頭のラッチ回路Ｌ２−１にはＡ相のＡ／Ｄ変
換値が入力され、各ラッチ回路Ｌ２−１〜Ｌ２−１６は
アンドゲートＧ２のタイミングで次のラッチ回路にデー
タを送ると共に、出力Ｖ２−１〜Ｖ２−１６を加算回路
Ａに送る。上記ラッチ回路のデータ転送およびデータ出
力は、アンドゲートＧ２の出力でタイミングをとって行
われる。アンドゲートＧ２は、オフセット値を検出する
条件が満足されたときにイネーブル信号を発するもので
あり、正のＡ／Ｄ変換値Ｖ２を検出する場合には、負の
Ａ／Ｄ変換値Ｖ４がラッチされている条件と、Ａ相のＡ
／Ｄ変換値が正である条件と、Ｂ相のＡ／Ｄ変換値が０
±Ｖｄの範囲内である条件が全て満たされたときにイネ
ーブル信号Ｖ２ENを発生する。
【００５０】そのために、アンドゲートＧ２には、Ａ相
のＡ／Ｄ変換値のＭＳＢの値と、負のＡ／Ｄ変換値の複
数個読み出して記憶する回路側のイネーブル信号Ｖ４EN
をＪ端子に入力し、正のＡ／Ｄ変換値の複数個読み出し
て記憶する回路側のイネーブル信号Ｖ２ENをＫ端子に入
力するＪ−ＫフリップフロップＦ２のＱ出力と、Ｂ相Ａ
／Ｄ変換値が０±Ｖｄの範囲内である判定信号を入力す
る。
のＡ／Ｄ変換値のＭＳＢの値と、負のＡ／Ｄ変換値の複
数個読み出して記憶する回路側のイネーブル信号Ｖ４EN
をＪ端子に入力し、正のＡ／Ｄ変換値の複数個読み出し
て記憶する回路側のイネーブル信号Ｖ２ENをＫ端子に入
力するＪ−ＫフリップフロップＦ２のＱ出力と、Ｂ相Ａ
／Ｄ変換値が０±Ｖｄの範囲内である判定信号を入力す
る。
【００５１】なお、Ｊ−ＫフリップフロップＦ２は、負
のＡ／Ｄ変換値Ｖ４がラッチされているときに出力を行
う回路である。
のＡ／Ｄ変換値Ｖ４がラッチされているときに出力を行
う回路である。
【００５２】これによって、オフセット検出回路は、平
均値を求めるための正および負のＡ／Ｄ変換値を交互に
更新し、正あるいは負のＡ／Ｄ変換値の検出時の偏りを
防止することができる。
均値を求めるための正および負のＡ／Ｄ変換値を交互に
更新し、正あるいは負のＡ／Ｄ変換値の検出時の偏りを
防止することができる。
【００５３】負のＡ／Ｄ変換値の複数個読み出して記憶
する回路についても、同様に構成することができる。
する回路についても、同様に構成することができる。
【００５４】Ａ／Ｄ変換値の平均値を求める回路は、加
算回路Ａと除算回路Ｒで構成することができ、加算回路
Ａはラッチ回路Ｌ２−１〜Ｌ２−１６の出力Ｖ２−１〜
Ｖ２−１６と、ラッチ回路Ｌ４−１〜Ｌ４−１６の出力
Ｖ４−１〜Ｖ４−１６を加算し、除算回路Ｒは加算回路
Ａの出力を全ラッチ回路の個数で除算して、Ａ相オフセ
ット値を検出する。加算回路Ａに加算するデータ数が上
記構成のように３２個の場合には、除算回路Ｒは５ビッ
ト分シフトするシフト回路で構成することができる。
算回路Ａと除算回路Ｒで構成することができ、加算回路
Ａはラッチ回路Ｌ２−１〜Ｌ２−１６の出力Ｖ２−１〜
Ｖ２−１６と、ラッチ回路Ｌ４−１〜Ｌ４−１６の出力
Ｖ４−１〜Ｖ４−１６を加算し、除算回路Ｒは加算回路
Ａの出力を全ラッチ回路の個数で除算して、Ａ相オフセ
ット値を検出する。加算回路Ａに加算するデータ数が上
記構成のように３２個の場合には、除算回路Ｒは５ビッ
ト分シフトするシフト回路で構成することができる。
【００５５】図７は図６の構成のオフセット検出回路の
動作例を示す信号図である。図７において、Ａ相および
Ｂ相は図７（ａ）のクロック信号でサンプリングされ、
Ａ／Ｄ変換値に変換される（図７（ｂ），（ｃ））。な
お、図７（ｂ），（ｃ）中の点に示すＡ／Ｄ変換値は間
引いて示している。
動作例を示す信号図である。図７において、Ａ相および
Ｂ相は図７（ａ）のクロック信号でサンプリングされ、
Ａ／Ｄ変換値に変換される（図７（ｂ），（ｃ））。な
お、図７（ｂ），（ｃ）中の点に示すＡ／Ｄ変換値は間
引いて示している。
【００５６】Ａ相の正のＡ／Ｄ変換値Ｖ２およびＡ相の
負のＡ／Ｄ変換値Ｖ４は、Ｂ相のＡ／Ｄ変換値がゼロク
ロス近傍のときに（図７（ｃ））読み取りが行われ、Ａ
相のイネーブル信号Ｖ２ENおよびＶ４ENは、各Ａ／Ｄ変
換値Ｖ２およびＶ４の検出毎に出力される。図７
（ｄ），（ｅ）中において、Ａ相のイネーブル信号Ｖ２
ENおよびＶ４ENが出力されていない個所は、図７（ｂ）
中において対応する個所でＢ相のゼロクロス近傍にＡ相
のＡ／Ｄ変換値が得られなかったことを表している。
負のＡ／Ｄ変換値Ｖ４は、Ｂ相のＡ／Ｄ変換値がゼロク
ロス近傍のときに（図７（ｃ））読み取りが行われ、Ａ
相のイネーブル信号Ｖ２ENおよびＶ４ENは、各Ａ／Ｄ変
換値Ｖ２およびＶ４の検出毎に出力される。図７
（ｄ），（ｅ）中において、Ａ相のイネーブル信号Ｖ２
ENおよびＶ４ENが出力されていない個所は、図７（ｂ）
中において対応する個所でＢ相のゼロクロス近傍にＡ相
のＡ／Ｄ変換値が得られなかったことを表している。
【００５７】Ａ相オフセット値は、加算回路および除算
回路による平均値演算手段にによって得られる。図７
（ｆ）に示すＡ相オフセット値は、加算回路に加えられ
るＡ／Ｄ変換値が徐々に増加し、得られる平均値が徐々
に正しいオフセット値に漸近する様子を示している。
回路による平均値演算手段にによって得られる。図７
（ｆ）に示すＡ相オフセット値は、加算回路に加えられ
るＡ／Ｄ変換値が徐々に増加し、得られる平均値が徐々
に正しいオフセット値に漸近する様子を示している。
【００５８】また、図７（ｇ），（ｈ），（ｉ）は、Ｂ
相についてのイネーブル信号Ｖ１ENおよびＶ３EN、およ
びＢ相オフセット値を表している。この各信号は、前記
Ａ相の図７（ｄ），（ｅ），（ｆ）と同様であるため、
説明を省略する。
相についてのイネーブル信号Ｖ１ENおよびＶ３EN、およ
びＢ相オフセット値を表している。この各信号は、前記
Ａ相の図７（ｄ），（ｅ），（ｆ）と同様であるため、
説明を省略する。
【００５９】本発明の実施態様によれば、１６個のＡ／
Ｄ変換値を用いてオフセット値を求めることによって、
Ａ／Ｄ変換値に含まれるノイズの影響を軽減することが
できる。また、１６個のＡ／Ｄ変換値を古いデータから
順次更新することによって、オフセットの変化に迅速に
対応することができる。
Ｄ変換値を用いてオフセット値を求めることによって、
Ａ／Ｄ変換値に含まれるノイズの影響を軽減することが
できる。また、１６個のＡ／Ｄ変換値を古いデータから
順次更新することによって、オフセットの変化に迅速に
対応することができる。
【００６０】本発明の実施態様によれば、オフセット補
正回路をゲートアレイで構成することができるため、コ
スト上で有利となる。
正回路をゲートアレイで構成することができるため、コ
スト上で有利となる。
【００６１】
【発明の効果】以上説明したように、本発明のエンコー
ダのオフセット補正回路よれば、低速のＡ／Ｄコンバー
タ等のサンプリング周期が長い場合にも正確なオフセッ
ト値の検出を行うことができる。また、ノイズの影響を
受けにくい構成とすることができる。
ダのオフセット補正回路よれば、低速のＡ／Ｄコンバー
タ等のサンプリング周期が長い場合にも正確なオフセッ
ト値の検出を行うことができる。また、ノイズの影響を
受けにくい構成とすることができる。
【図１】本発明のエンコーダのオフセット補正回路を説
明するための概略ブロック線図である。
明するための概略ブロック線図である。
【図２】本発明のオフセット検出回路によるオフセット
値の検出動作を説明するための図である。
値の検出動作を説明するための図である。
【図３】本発明のオフセット検出回路のＡ／Ｄ変換値の
サンプリング値とゼロクロスとの関係を示す信号線図で
ある。
サンプリング値とゼロクロスとの関係を示す信号線図で
ある。
【図４】本発明のオフセット検出回路のＡ／Ｄ変換値の
サンプリング値とゼロクロスとの関係を拡大して模式的
に示す図である。
サンプリング値とゼロクロスとの関係を拡大して模式的
に示す図である。
【図５】本発明のオフセット補正回路における各相の信
号とオフセット値の関係を示す図である。
号とオフセット値の関係を示す図である。
【図６】本発明のオフセット検出回路の詳細な構成を説
明するためのブロック回路図である。
明するためのブロック回路図である。
【図７】本発明のオフセット検出回路の動作を説明する
ための信号線図である。
ための信号線図である。
【図８】エンコーダのオフセットを説明するための図で
ある。
ある。
【図９】従来のオフセット補正方法を説明するための信
号線図である。
号線図である。
【図１０】従来のオフセット補正回路を説明するための
概略ブロック線図である。
概略ブロック線図である。
【図１１】従来のオフセット補正回路におけるゼロクロ
スとサンプリングとの関係を説明するための図である。
スとサンプリングとの関係を説明するための図である。
【図１２】従来のオフセット補正回路におけるゼロクロ
スとサンプリングとの関係を説明するための図である。
スとサンプリングとの関係を説明するための図である。
【図１３】従来のオフセット補正回路におけるゼロクロ
スとサンプリングとの関係を説明するための図である。
スとサンプリングとの関係を説明するための図である。
１ オフセット補正回路 ２Ａ，２Ｂ Ａ／Ｄ変換器 ３ 角度検出回路 １０Ａ，１０Ｂ オフセット検出回路 １１Ａ，１１Ｂ 減算回路 Ａ 加算回路 Ｆ２，Ｆ４ Ｊ−Ｋフリップフロップ Ｇ２，Ｇ４ アンドゲート Ｌ２−１〜Ｌ２−１６，Ｌ４−１〜Ｌ４−１６ ラッチ
回路
回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−92612（ＪＰ，Ａ) 特開 平６−194188（ＪＰ，Ａ) 特開 平８−233606（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01D 5/00 - 5/252 G01D 5/39 - 5/62 G01B 21/00 - 21/32 G01B 7/00 - 7/34
Claims (6)
- 【請求項１】 位相が相互にほぼ９０度異なる２相の信
号を同一タイミングでＡ／Ｄ変換して得られるデジタル
信号に基づいて角度信号を検出するエンコーダにおい
て、他方の相のＡ／Ｄ変換値が零の近傍の場合の一方の
相のＡ／Ｄ変換値を用いて、一方の相のオフセット値を
求めるオフセット検出回路と、前記オフセット値を用い
て一方の相のオフセットを補償する補償回路とを備えた
ことを特徴とするエンコーダのオフセット補正回路。 - 【請求項２】 前記オフセット検出回路は、他方の相の
Ａ／Ｄ変換値が零の近傍のしきい値で設定される範囲内
にある場合における、一方の相の正のＡ／Ｄ変換値と負
のＡ／Ｄ変換値との平均値を演算し、該平均値を一方の
相のオフセット値として検出することを特徴とする請求
項１記載のエンコーダの補正回路。 - 【請求項３】 前記オフセット値は、複数の正のＡ／Ｄ
変換値と負のＡ／Ｄ変換値の平均値であることを特徴と
する請求項２記載のエンコーダのオフセット補正回路。 - 【請求項４】 平均値を求めるための前記正のＡ／Ｄ変
換値と負のＡ／Ｄ変換値は、交互に更新することを特徴
とする請求項３記載のエンコーダのオフセット補正回
路。 - 【請求項５】 前記オフセット検出回路は、各相に対し
て、一端のラッチ回路をＡ／Ｄ変換値の入力端とする直
列接続した複数個のラッチ回路を正および負のＡ／Ｄ変
換値に対して備え、正側および負側の直列ラッチ回路の
各出力を加算し、ラッチ回路の個数で除算して平均値を
求める演算回路を備えたことを特徴とする請求項３，ま
たは４記載のエンコーダのオフセット補正回路。 - 【請求項６】 前記補償回路は、一方の相のＡ／Ｄ変換
値から、前記オフセット検出回路で求めた一方の相のオ
フセット値を減算する減算回路であることを特徴とする
請求項１，２，３，４又は５記載のエンコーダのオフセ
ット補正回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9135770A JP3026949B2 (ja) | 1997-05-12 | 1997-05-12 | エンコーダのオフセット補正回路 |
| US09/214,760 US6215426B1 (en) | 1997-05-12 | 1998-05-12 | Offset correcting circuit for encoder |
| EP98919572A EP0932027B1 (en) | 1997-05-12 | 1998-05-12 | Offset correcting circuit for encoder |
| DE69822118T DE69822118T2 (de) | 1997-05-12 | 1998-05-12 | Offset-korrekturschaltung für kodiervorrichtung |
| PCT/JP1998/002099 WO1998051997A1 (fr) | 1997-05-12 | 1998-05-12 | Circuit de correction de decalage pour dispositif de codage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9135770A JP3026949B2 (ja) | 1997-05-12 | 1997-05-12 | エンコーダのオフセット補正回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH10311743A JPH10311743A (ja) | 1998-11-24 |
| JP3026949B2 true JP3026949B2 (ja) | 2000-03-27 |
Family
ID=15159460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9135770A Expired - Fee Related JP3026949B2 (ja) | 1997-05-12 | 1997-05-12 | エンコーダのオフセット補正回路 |
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| EP (1) | EP0932027B1 (ja) |
| JP (1) | JP3026949B2 (ja) |
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|---|---|---|---|---|
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| JP3419397B2 (ja) * | 2001-01-18 | 2003-06-23 | 日本電気株式会社 | クロック同期回路及びクロック同期方法 |
| JP3974893B2 (ja) * | 2003-12-09 | 2007-09-12 | ファナック株式会社 | エンコーダ |
| JP4515120B2 (ja) * | 2004-03-12 | 2010-07-28 | ルネサスエレクトロニクス株式会社 | レゾルバディジタル角度変換装置および方法ならびにプログラム |
| DE602005025068D1 (de) * | 2004-06-21 | 2011-01-13 | Fujitsu Ten Ltd | Gerät zum Korrigieren der Stromwerte eines Drehstrommotors und ein Korrektur-Verfahren |
| JP2007218667A (ja) * | 2006-02-15 | 2007-08-30 | Fanuc Ltd | エンコーダのオフセット補正回路 |
| US8183856B2 (en) * | 2008-05-02 | 2012-05-22 | Infineon Technologies Ag | System including signal offset estimation |
| DE102009019645B4 (de) * | 2008-05-02 | 2016-09-15 | Infineon Technologies Ag | System mit Signalversatzschätzung |
| IT1406245B1 (it) * | 2010-09-20 | 2014-02-14 | Psc Engineering S R L | Sistema e procedimento di determinazione di derive (offset) di strumenti di misura. |
| CN102175889B (zh) * | 2011-01-24 | 2012-11-07 | 长春工业大学 | 一种伺服转台角加速度自适应测量方法 |
| WO2015068213A1 (ja) * | 2013-11-05 | 2015-05-14 | 株式会社安川電機 | モータ制御装置、モータ制御システム及びモータ制御方法 |
| DE102014015747B4 (de) * | 2014-10-24 | 2024-01-25 | Infineon Technologies Ag | Sensorsystem und Warneinheit zum Sensieren und Verifizieren von Daten in Bezug auf eine Bewegung eines Objekts |
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|---|---|---|---|---|
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| US4458322A (en) * | 1981-06-19 | 1984-07-03 | Manhattan Engineering Co., Inc. | Control of page storage among three media using a single channel processor program and a page transfer bus |
| EP0473373A3 (en) * | 1990-08-24 | 1993-03-03 | Rockwell International Corporation | Calibration system for direct conversion receiver |
| JPH04365542A (ja) * | 1991-06-11 | 1992-12-17 | Fanuc Ltd | センサ信号の自動オフセット補正方式 |
| JPH0658769A (ja) * | 1992-08-06 | 1994-03-04 | Canon Inc | 信号処理方法及びそれを用いた変位検出装置 |
| JPH06167354A (ja) * | 1992-11-27 | 1994-06-14 | Sony Magnescale Inc | スケールの内挿処理装置 |
| JP3261187B2 (ja) * | 1993-01-06 | 2002-02-25 | 多摩川精機株式会社 | エンコーダにおけるアナログゲイン補正方法 |
| JPH07209020A (ja) * | 1994-01-17 | 1995-08-11 | Nikon Corp | エンコーダ読み取り信号の補正回路 |
| JPH07218288A (ja) * | 1994-01-28 | 1995-08-18 | Mitsubishi Electric Corp | 絶対位置検出装置及びその誤差補正方法 |
| JP3367226B2 (ja) * | 1994-10-20 | 2003-01-14 | ソニー・プレシジョン・テクノロジー株式会社 | 変位量検出装置 |
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-
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- 1997-05-12 JP JP9135770A patent/JP3026949B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-12 WO PCT/JP1998/002099 patent/WO1998051997A1/ja active IP Right Grant
- 1998-05-12 EP EP98919572A patent/EP0932027B1/en not_active Expired - Lifetime
- 1998-05-12 DE DE69822118T patent/DE69822118T2/de not_active Expired - Lifetime
- 1998-05-12 US US09/214,760 patent/US6215426B1/en not_active Expired - Lifetime
Also Published As
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| US6215426B1 (en) | 2001-04-10 |
| DE69822118T2 (de) | 2004-07-22 |
| EP0932027A1 (en) | 1999-07-28 |
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