JP3012888B2 - 信号変調装置 - Google Patents

Description

【発明の詳細な説明】 イ．産業上の利用分野 本発明は信号変調装置に関するものである。

ロ．従来技術 最近、例えば音響計測等に好適ないわゆるΔ−Σ変調
方式と呼ばれるAD（アナログ−ディジタル）、DA（ディ
ジタル−アナログ）変換技術が注目されてきているが、
これはオーバサンプリング方式を採用したものであっ
て、量子化雑音のスペクトル分布を高周波数域に集中さ
せることによって低周波数域（例えば人間の可聴域であ
る20KHz前後の周波数域）で十分なダイナミックレンジ
を得るものである。上記したΔ−Σ変調方式の詳細な説
明については、例えば日経エレクトロニクス1988.8.8
（No.453）における216ページから220ページ或いはラジ
オ技術SEP.1987における37ページから44ページにおいて
夫々詳しく記載されているので、ここでは詳細な説明に
ついては省略する。

即ち、Δ−Σ変調器は、第20図に示すように、その内
部に持つ量子化器（以後、局部量子化器と呼ぶ）30にお
いて発生する量子化雑音を微分し、それによって量子化
雑音が抑圧される低域において少ないビット数で所望の
ダイナミックレンジを得るものである。そして、入力を
Ｘ、出力をＹ、局部量子化器30の雑音をＱとするとｋ次
のΔ−Σ変調器の伝達特性は以下に示す（１）式で表さ
れる。

Ｙ＝Ｘ＋（１−Z^-1）^ｋ・Ｑ ………（１） （１）式で示されるΔ−Σ変調器実現方法は様々であ
るが、ここでは最終出力が（１）式となるものをすべて
Δ−Σ変調器という。なお、（１）式における（１−Z
^-1）^ｋは微分特性を示すものである。また、局部量子化
器は、直線量子化特性を持ち、2^m値の量子化値を持つと
すると、この2^m値はｍビットにエンコードできる。ま
た、局部量子化器30の動作は、第２図に示すように、そ
の入力X₁に量子化雑音Ｑを付加することと等価であるの
で、この例ではＹ＝X₁＋Ｑとなる。

ここで、局部量子化器30の量子化ステップ幅の大きさ
をΔとして、量子化雑音Ｑは必ず±Δ/2の範囲に分布す
るという条件のもとで考える。そうすると局部量子化器
30の許容入力は2^mΔ（Ｐ−Ｐ）となり、その局部量子化
器30の入力X₁は、入力Ｘとフィードバックされてくる−
Ｑ・Ｈ（Ｚ）の和となる（但し、Ｐ−Ｐはpeak to peak
である。）。また、−Ｑ・Ｈ（Ｚ）＝−Ｑ・（１−（１
−Z^-1）^Ｋ）の最大値は、 なので となれば上記した条件は成立する。

そして、量子化雑音Ｑを±Δ/2の範囲に分布する白色
雑音とみなすと、そのパワー（量子化雑音電力）はΔ²/
12となる。また、Δ−Σ変調器の動作クロック（サンプ
リング周波数）をfsとすれば、上記のパワーはfs/2（ナ
イキスト周波数）までの帯域に一様分布していると考え
られるので、そのパワー密度はΔ²/12・2/fsである。一
方、微分特性（１−Z^-1）^ｋの振幅特性は、 とおくと｜（１−Z^-1）^k|＝2^k・sin^k（πf/fs）とな
り、微分された量子化雑音（１−Z^-1）^ｋ・Ｑのスペク
トルNfは、 となる。そして、この式で示されるスペクトルNfは第21
図に示すような曲線となる。なお、ここでの入力Ｘは正
弦波を仮定している。

上述したΔ−Σ変調器の具体的な内部構成の一例を第
22図において説明する。

第22図に示すように、この例ではいわゆる３次８値の
Δ−Σ変調器４として構成されている。即ち、Δ−Σ変
調器４は、図に示すように、７個のスレッショルド値保
持用レジスタ（THR1……THR7）からなるレジスタ部35の
各スレッショルド値（THL1……THL7）と、入力されたデ
ータとを夫々比較して、その結果を所定のフラグ値（f1
……f7）として出力する７個の比較器（COMP1……COMP
7）からなる比較回路部20と、この比較回路部20におい
て出力される各フラグ値（f1……f7）のエンコードを行
って所定の出力値とするエンコーダ部21と、比較回路部
20における各フラグ値（f1……f7）によって、上記各ス
レッショルド値に対応した８個の量子化値保持用レジス
タ（QLR1……QLR8）からなるレジスタ部34の各量子化値
（QL1……QL8）のうちの１つの値を選択するセレクタ部
22とで構成された量子化器30と、３つの遅延レジスタＲ
と、夫々係数の異なる（この例では１、−３、３）乗算
器26a及び夫々の乗算器26aの出力を加算する加算器26b
とからなる量子化雑音微分用フィルタ26とによって主に
構成されている。

上述したΔ−Σ変調器４の動作を説明すると、まず、
ｉビットの入力データＸ（この例ではディジタル信号）
は、量子化微分用フィルタ26によって単位時間遅れ要素
Z^-1を通った後、係数を乗せられたデータが加算されて
例えばｉ＋３ビットの入力データX₁となる。なお、この
例では上記入力データX₁のダイナミックレンジをおとさ
ないように例えば３ビット増加するようにしている。

そして、ｉ＋３ビットとなった入力データX₁は、各々
の比較器（COMP1……COMP7）に入力される信号となり、
スレッショルドレベル用レジスタ部35における各スレッ
ショルドレベル（THL1……THL7）と比較回路部20におい
て比較され、その結果を比較フラグ値（f1……f7）とし
て、入力X₁の値より大きければ０、小さければ１を出力
する。そして、この時の比較フラグ値（f1……f7）をエ
ンコーダ部21を通し、ここでは３ビットの出力Ｙとして
いる。

また、比較フラグ値（f1……f7）は、セレクタ22にも
入力され、そのセレクタ22は、比較フラグ値（f1……f
7）の値を読み、量子化レベル用レジスタ部34の中か
ら、正しい値を出力する。そして、その出力されたデー
タが、ｉ＋３ビットの入力データX₁から減算されたｉビ
ットのデータとなって量子化雑音微分用フィルタ26に入
り、さらにそのｉビットのデータが量子化雑音微分用フ
ィルタ26において夫々単位時間遅れ要素Z^-1を通り係数
を乗ぜられて入力データＸに加算される。即ち、上述し
た各動作を入力Ｘの値に応じて繰返すことによって所定
の出力データＹ（この例では３ビットの出力データ）を
得ている。

ここで、第23図において上述したΔ−Σ変調器４を用
いたCD（コンパクト・ディスク）用のステレオ・システ
ム（再生系）について説明し、その問題点を述べる。な
お、この例の方式とほぼ同様の方式のものが例えばラジ
オ技術（1988年５月号）の140〜143ページにおいて示さ
れているので、ここでは詳細については説明を省略す
る。

即ち、第23図に示すように、CD1からの例えば16ビッ
トの音声信号はディジタルイコライザ２により周波数特
性をかえられ、例えば18ビットの音声信号となる。その
後に、乗算器によるボリューム８により、この18ビット
のデータビットは例えば９ビットの係数を掛けられて27
ビットになる。これは乗算を行うときに乗算により増え
るビットを切り捨てたりすると、係数の小さいとき、即
ち、ボリュームをしぼったときの出力のS/N比が入力よ
りも悪化する事を防ぐため18ビットからビット数を上げ
たのである。次に、この27ビットのデータにオーバーサ
ンプリングフィルタ３を用いて、オーバーサンプリング
を行い、サンプリング周波数を上げた後、Δ−Σ変調器
４を用いて、ビット数を減らし、３ビットのデータとす
る。そして、そのデータは、３ビット高速DAC5によって
アナログ信号に戻した後、パワーアンプ６を用いてデー
タを増幅してスピーカ７から音を出している。

上述したステレオ・システムでは、CD1からの16ビッ
トの音声信号は乗算器によるボリューム８に入力する外
部の操作キーを用いて音量を大きく、または小さくする
ことができる。つまり、操作キーからの出力信号は、マ
イコン10に入力されてデータ信号処理をされた後、シリ
アルコントロール信号がマイコン10から出力され、さら
にこのシリアルコントロール信号がボリューム８に入っ
て乗算が行われるように構成されている。

以上に説明したステレオ・システムにおいては上述し
たように、通常、ボリューム８は、乗算器等によって構
成されているため、回路規模や計算回数が大きくなり、
ハード的、ソフト的に負担となりかねないという問題点
がある。

ハ．発明の目的 本発明の目的は、ハード的、ソフト的に負担となる乗
算器等をなくして回路規模の小さいシステム（例えばス
テレオ・システム）を実現できる信号変調装置を提供す
ることにある。

ニ．発明の構成 即ち、本発明は、ディジタル入力信号を入力する入力
手段と、複数組のスレッショルド値と複数組の量子化値
とを記憶する記憶手段と、前記記憶手段より供給される
一組の前記スレッショルド値をそれぞれ入力する複数の
比較器を含む比較手段と、前記比較手段の出力信号に応
じたディジタル出力信号を出力するエンコード手段と、
前記記憶手段より供給される一組の前記量子化値を入力
し、前記比較手段の出力信号に応じた１つの量子化値を
選択して出力する選択手段と、前記選択手段から出力さ
れた前記量子化値に応じたエラー信号を生成するフィル
タ手段と、前記ディジタル入力信号に対して前記エラー
信号を加算または減算して演算信号を生成し、生成した
前記演算信号を前記比較手段に供給する演算手段と前記
ディジタル出力信号によって表されるアナログ信号につ
いて所望の振幅を指示する制御信号を前記記憶手段に供
給する制御手段とを有し、前記記憶手段は前記制御信号
に応じた一組のスレッショルド値および一組の量子化値
を出力し、各々の前記比較器は前記演算信号と前記一組
のスレッショルド値の中の各対応する１つのスレッショ
ルド値とを比較してその比較結果を出力する信号変調装
置に係わるものである。

ホ．実施例 以下、本発明の実施例を説明する。

本件の発明者は、上記のような問題を考え、解決する
ために、変調器の外部で信号をコントロールするのでは
なく、（例えば上述したように乗算器等によりボリュー
ムをコントロールするのではなく）、変調器内部の局部
量子化器の量子化ステップ幅デルタを変えて、その変化
量に応じて、局部量子化器の出力を正規化することによ
って、出力中の入力信号成分の振幅等をコントロールす
る（即ち、ボリュームのコントロールをする）ことを考
えた。

第１図〜第19図は、本発明をΔ−Σ変調器に適用した
例を示すものである。

まず、第16図〜第19図において本実施例の理論的な根
拠を説明する。

第16図は、上述した第20図において示したｋ次のΔ−
Σ変調器において用いられる2^m値の局部量子化器30の量
子化特性を示すものであって、量子化ステップ幅はΔ、
量子化値（出力Ｙ）は±Δ/2、±３Δ/2、……、±（2^m
−１）Δ/2の2^m値、スレッショルドレベルは０、±Δ、
±２Δ、……、±（2^m-1−１）Δの2^m−１値である。そ
して、このとき、上述したように、Δ−Σ変調器の伝達
関数は Ｙ＝Ｘ＋（１−Z^-1）^ｋ・Ｑ ………（１） と表せ、また、量子化雑音Ｑが必ず±Δ/2内に分布する
白色雑音とみなしてそのスペクトルNfは と表される（第20図及び第21図参照）。

ここで、入力Ｘはそのままで、量子化ステップ幅Δを
ａ倍、つまりａ・Δ（但し、ａ＞１）とし、この時の量
子化雑音をＱ′、出力をＹ′とすると、（１）式と同様
に Ｙ′＝Ｘ＋（１−Z^-1）^ｋ・Ｑ′ ………（３） が成り立つ。

そして、Ｑ′は±ａ・Δ/2内に分布し、また、量子化
値（出力Ｙ′）は±ａ・Δ/2、±3a・Δ/2、……、±
（2^m−１）ａ・Δ/2の2^m値、スレッショルドレベルは
０、±ａ・Δ、±2a・Δ、……、±（2^m−１）ａ・Δの
2^m−１値と夫々上述した値のａ倍の値となる。なお、参
考のために第17図にはａ＝２のときの量子化特性を示し
てある。

ここで、上述した（１）式と（３）式とを比べると、
ＹとＹ′が2^m値をとることは同じであるが、Ｙ′はＹの
ａ倍の値をとり、Ｘはどちらも同じである。また、Ｑ′
はＱのａ倍の範囲に分布する白色雑音とみなせる。そこ
で、（３）式の両辺をａで割ってみれば Ｙ′/a＝X/a＋（１−Z^-1）^ｋ・Ｑ′/a ………（４） となり、Ｙ′/aのとりうる2^m値は、Ｙと同じになる。ま
た、Ｑ′/aは±Δ/2に分布する白色雑音とみなせて、Ｑ
と等価である。つまり、（１）式と（４）式を比べれ
ば、出力はどちらも±Δ/2、±３Δ/2、……、±（2^m−
１）Δ/2の2^m値をとり、量子化雑音のスペクトルも同じ
だが、入力Ｘが（４）式では1/a倍になって出力に現れ
ている。これは量子化ステップ幅Δをａ倍にして、それ
に応じて出力を1/a倍にする（つまり正規化する）こと
によって量子化雑音スペクトルを変えずに、出力中の入
力信号成分の振幅を1/a倍にしたことになり、この場合
には、ボリュームをしぼった状態に相当することにな
る。

ここで、（１−Z^-1）^ｋ・Ｑ′のスペクトルNf′は
（２）式においてΔをａ・Δと置き換えればよいので、 となる。

上述した操作の過程をスペクトルで表わすと第18図及
び第19図に示す様になる。

また、量子化ステップ幅Δを1/a倍にした場合には、
上述した操作とは逆のことが考えられ、出力中の入力信
号成分の振幅をａ倍にすることができる。即ち、この場
合には、ボリュームを大きくした状態に相当する。

以上に説明したような操作を行えるようにΔ−Σ変調
器を構成すれば、出力中の入力信号成分の振幅をコント
ロールするのに、上述した第23図に示したように、乗算
器を用いる必要はない。そして、Δ−Σ変調器自体以外
に必要なものは、量子化ステップ幅の変化に伴って変化
する量子化値とスレッショルドレベルのコントロールで
ある。例えば、後述するように、それらの値を夫々ROM
等のメモリに格納しておき、振幅コントロール量（即
ち、ボリュームのコントロール量）に応じた値を読み出
してΔ−Σ変調器に入力することが考えられる。

また、上述したように、Δ−Σ変調器の出力は、±Δ
/2、±３Δ/2、……、±（2^m−１）Δ/2の2^m値をとる
が、通常は、これらの値をエンコードしてｍビットの出
力とするため、局部量子化器内において、後述するよう
に、比較器を用いて量子化器入力とスレッショルドレベ
ルの比較を行い、比較器のフラグ出力をエンコードする
様にすれば、正規化のための割算器等の特別な回路など
は必要がない。

次に、第１図において本例によるΔ−Σ変調器の内部
構成について説明する。

内部構成において、上述した第22図の例と同様の部分
は説明の都合上、同一符号を付して説明を省略する場合
があるが、異なる点は、図に示すように、上述した量子
化ステップ幅Δを変化させる（即ち、スレッショルド値
及び量子化値を変化させる）ための所定の値をテーブル
として夫々記憶させておくメモリ（この例ではROM）等
を用意し、マイコン等のコントロール信号により振幅の
コントロール量（即ち、ボリュームのコントロール量）
に応じた値を上記各ROMから読出してΔ−Σ変調器の量
子化器に入力するように構成していることである。

即ち、本例によるΔ−Σ変調器40は、第１図に示すよ
うに、マイコン10からのコントロール信号を受けて所定
のアドレス信号を発生させるアドレスラッチ回路27と、
このアドレスラッチ回路27のアドレス信号を受けて所定
のスレッショルド値及び量子化値を夫々量子化器30に入
力するためのスレッショルドレベルROM23及び量子化レ
ベルROM24とによって主に構成された制御回路41を有
し、この制御回路部41によってΔ−Σ変調器40における
量子化器30のスレッショルド値及び量子化値を夫々適切
な値に設定できるように構成されている。

なお、本例では、第１図に示すように、上述した第22
図の例と異なり、入力Ｘのｉビットのデータに対し、量
子化雑音微分用フィルタ26によって単位時間遅れ要素を
加算されたデータX₁の値がｉ＋３＋ｊビットとｊビット
付加されている。この理由は量子化ステップ幅を第22図
の例の場合の2^j倍まで大きくできるようにしたためであ
り、それによりデータ幅がｊビット増えることになるた
めである。

第３図〜第10図において上述した第１図の例によるΔ
−Σ変調器40の動作の一例を説明する。

まず、操作キーなどによる外部からのボリュームコン
トロール命令は、マイコン10を経由してROMアドレスラ
ッチ回路27に入力される。このROMアドレスラッチ回路
としては例えばテキサスインスツルメンツ社製74HC164
を使用できる。このラッチ回路27により、例えば、アド
レス（00）をセットするとする。このアドレスは、スレ
ッショルドレベルROM23と量子化レベルROM24に各々入力
され、各ROMにセットされていた夫々のデータが読み出
される。ここで、ROM23、24としては、テキサスインス
ツルメンツ社製TMS27C291を各々使用できる。スレッシ
ョルドレベルROM23は、８ビットで表されるTHL1からTHL
7の７段階のスレッショルド値を出力する。そして、こ
こでのスレッショルド値（THL1、THL2、THL3、……THL
7）は順に（−24、−16、−８、……24）のように表さ
れるとする。

そこで、まず、第３図に示すように、入力Ｘ（ノード
）に（001）＝１のデータが入ってくる場合を考え
る。このとき、量子化雑音微分フィルタ26は、最初に初
期値として例えばノード、、、に夫々０がセッ
トされており、入力Ｘ（ノード）の値１とノードの
値０を加算して、データ１がノードに出力される。こ
の１のデータ値は、上記７段階のスレッショルドレベル
と比較回路部20により夫々比較される。

ここで、この比較回路部20の役割は、すべての比較器
（COMP1……COMP7）に共通に入力される信号（ノード
のデータ）と、各々の比較器（COMP1……COMP7）に入力
されるスレッショルドレベルとの大小を比較するもので
あり、その結果を比較フラグ（f1……f7）として、入力
値（ノードの値）より上記スレッショルドレベルが大
きければ０、小さいときには１の値を出力するものであ
る。各比較器（COMP1……COMP7）の回路としては、第13
図に示されたものを用いることができる。即ち、それら
の比較器は、第13図に示すように、Ａ（A0……A7:ノー
ドの値）とＢ（B0……B7:スレッショルド値）とを比
較しＡ≧Ｂならフラグｆ＝“H"、Ａ＜Ｂならばフラグｆ
＝“L"となるように８個のインバータ50、24個のNAND回
路51、８個のNOR回路52及び２個のEXCLUSIVE OR回路53
で夫々構成されている。

そして、ここで、上記ノードの値と上記スレッショ
ルド値とを比較した結果の比較フラグの値は、第３図に
示すように、（f1、f2、f3、f4、f5、f6、f7）＝（１、
１、１、１、０、０、０）となる。つまり、第３図に示
すように、ノードの１のデータ値は、比較器COMP4の
スレッショルドレベルTHL4のレベル（00000000）＝０よ
り大きく、比較器COMP5のスレッショルドレベルTHL5の
レベル（00001000）＝８より小さいことになる。そし
て、この時の量子化レベルは、エンコーダ21の出力Ｙが
３ビットなので、例えば本例では後述する第６図に示す
ようなエンコード規則に従い、例えばその出力Ｙを（10
0）＝４に対応するように定める。即ち、ここでは、比
較フラグ（f1……f7）は７個あるが、これらがとり得る
値は、８通りなので、３ビットのエンコーダ（2³＝８
（通り））21を用いる。

また、ここで、このエンコーダ21の回路としては、例
えば第14図に示されたものを用いることができ、この回
路は、第14図に示すように、３個のEXCLUSIVE OR回路5
3と、夫々１個のEXCLUSIVE NOR回路54及びNOR回路55
と、２個のAND回路56とによって夫々構成されている。

また、エンコーダ21のエンコードの規則は、設計者に
より自由に設定できるが、エンコーダ21の後段にくるDA
C5と矛盾がないように設定しなければならない。そし
て、ここでは、第６図に示すようなエンコーダ21の出力
（ノード）とスレッショルド値及び量子化値との対応
関係を定めた。

また、量子化レベルセレクタ22は、上記f1……f7の値
を読み、量子化レベルROM24の出力（QL1……QL8）中か
ら、第３図及び第６図に示すように、QL5＝４を選択
し、その値をノードに出力する。そして、このノード
のデータ値４が、ノードのデータ１から引算された
値である−３がノードに出力される。

ここで、セレクタ22の回路としては例えば第15図に示
されたものを用いることができ、その回路は、第15図に
示すように、データ１ビット分として構成されていて、
１個のインバータ回路50と、６個のNAND回路51と、８個
のAND回路56及び１個のOR回路57とによって夫々構成さ
れている。そして、第15図において、例えばf1のデータ
は、インバータ50及びNAND回路51に夫々入力され、イン
バータ50の出力は、量子化レベルROM24のQL1のデータと
共にAND回路56に入力される。さらに、このAND回路56の
出力はOR回路57に入力される。

次に、第４図に示すように、入力Ｘ（ノード）に
（011）＝３を入力する場合を考える。このとき、量子
化雑音微分用フィルタ26における各遅延レジスタＲの出
力ノード、、の各値は、上述した第３図に示した
状態から夫々１つずつ順にシフトされ、ノードには、
上述した第３図におけるノードの内容（11111101）＝
−３が現れる。よって、ノードの値は乗算器26aによ
り３倍の値の−９となる。ノード、、、の値は
０なので、ノードの値もノードの値と同じ−９であ
る。

そこで、ノードとノードの値とを加算すると、ノ
ードには（11111010）＝−６が出力され、比較部20に
おける各比較器（COMP1……COMP7）に入る。そして、そ
のノードの値は、第４図に示すように、THL3とTHL4の
間にあるので、フラグf1……f3の値は夫々１、f4……f7
は夫々０となる。また、これらのフラグ値によって、エ
ンコーダ21は、第４図及び第６図に示すように、（01
1）＝−４を出力し、量子化レベルROM24では、第４図に
示されるように、量子化値QL4（＝−４）が選ばれる。

よって、ノードは、ノードの値−６からノード
の値−４を引いた値−２となる。

更に、第５図に示すように、入力Ｘ（ノード）に
（010）＝２が入力される場合について考える。このと
き、量子化雑音微分フィルタ26のＲで示される遅延レジ
スタの夫々の値は、上述した第４図の状態から１つずつ
シフトされる。従って、ノードにはノードから、−
３が入力され、また、ノードには、ノードから−２
が夫々シフトされてくる。その結果、ノードには、ノ
ードの値を−３倍した値（00001001）＝９、また、ノ
ードには、ノードの値を３倍した値（11111010）＝
−６が現れる。ノード及びの値は０のままである。
そして、ノードの値は、各ノード、及びの値を
加算した値なので、（00000011）＝３となる。ここで、
入力Ｘ（ノード）には２が入力されているので、ノー
ドの値は、（00000101）＝５となる。この値を各比較
器（COMP1……COMP7）に入力すると、上述と同様にし
て、第５図に示すように、第６図に示される規則により
THL4とTHL5の間になり３ビット出力Ｙ（ノード）の値
は、（100）＝４となる。量子化値は、QL5（＝４）なの
で、ノードの値は４となり、ノードの値は１とな
る。以下同様にして入力Ｘ（ノード）には新しいデー
タが入り、上述した各動作と同様な動作が繰返される。

また、上述した化動作の間、アドレスラッチ回路27の
ROMアドレスの値は（00）であり、量子化特性（スレッ
ショルドレベルと量子化レベル）は変化していない。な
お、本例の場合ROMアドレスは、２ビットを用いている
ので量子化レベル及びスレッショルドレベルを４つ任意
に変えることができる。

第７図〜第10図は、本例によるΔ−Σ変調器40におい
て量子化ステップ幅Δの値（即ち、スレッショルド値及
び量子化値）を上述した第３図〜第６図において説明し
た値の４倍にした場合の動作について説明する。但し、
ここでの基本的な動作は、上述した第３図〜第６図で説
明したものと同様であるので、説明の都合上、省略する
場合がある。なお、この場合は、アドレスラッチ回路27
のROMアドレスは（11）を用い、入力Ｘ（ノード）の
値は、上述した第３図〜第５図の場合と同じ値を用いて
いる。また、第10図は、量子化レベル、スレッショルド
レベル及び３ビット出力値を上述した第６図の４倍にし
た場合の夫々の値の対応関係を示した図である。

まず、第７図についての説明を行う（第３図参照）。
即ち、量子化ステップ幅を４倍にしたので、ここでのス
レッショルドレベルROM23の値（THL1……THL7）は各々
第３図において示した値の４倍の値になり、量子化レベ
ルROM24の値（QL1……QL8）も各々４倍になっている。
そして、ここでは、第３図に示した場合と同様に、入力
Ｘ（ノード）に１が入力されるものとし、従って、量
子化雑音フィルタ26のＲで示される遅延レジスタには初
期値０が夫々セットされているため、ノード、、
の値は各々０である。よって、ノード、、、の
値も０である。また、ノードの値はノードの値が０
なので１になり、これを比較回路部20（COMP1……COMP
7）に入力すると、第７図及び第10図に示すように、そ
の値はTHL4＝０とTHL5＝32の間になる。

そして、比較フラグの値は（f1、f2、f3、f4、f5、f
6、f7、）＝（１、１、１、１、０、０、０）となり、
第10図に示すような設定により３ビット出力Ｙとして
（100）を出力する。また、量子化値はQL4なので、ノー
ドの値は16になり、ノードの値は−15となる。

第８図及び第９図は、入力Ｘ（ノード）の値を夫々
（011）＝３、（010）＝２とした場合についてのΔ−Σ
変調器40における各動作を説明するための図であって、
基本的な動作については、上述した第７図の場合と同様
であるので、説明の都合上省略するが、第８図及び第９
図に示すように、上記夫々の入力Ｘに対する出力Ｙ（ノ
ード）の値は夫々（010）＝−48及び（110）＝80とな
っている。

そして、実際に、本例によるΔ−Σ変調器40に、第11
A図に示すような３ビットの入力信号を入力し、出力さ
れた３ビット出力波形並びに３ビット出力波形を図示省
略のLPFを通して正弦波にした波形を夫々第11B図及び第
11C図に示している。

また、第12A図、第12B図及び第12C図は第11図に比べ
て量子化ステップ幅が４倍になっている時の３ビット入
力信号、８ビット出力波形並びに３ビット出力波形を図
示省略のLPFを通して正弦にした波形を夫々示してい
る。

即ち、第11図と比較すると、第11C図及び第12C図に示
すように、正弦波の波形の振幅が1/4になっていること
がわかる。

なお、上述した説明では、主に振幅を小さくする（即
ち、ボリュームをしぼる）操作について説明したが、振
幅を大きくする（即ち、ボリュームをあげる）場合につ
いても上述と同様のコントロールが行える。即ち、本例
によるΔ−Σ変調器40において量子化ステップ幅Δを小
さくすることによって出力信号の振幅を大きくすること
ができる。

以上に説明したように、本例によるΔ−Σ変調器40に
よれば、量子化器30における量子化値（QL1……QL8）及
びスレッショルド値（THL1……THL7）（即ち、量子化ス
テップ幅）が、マイコン10によるコントロール信号に対
応して変化するように構成された制御回路部41（アドレ
スラッチ回路27、スレッショルドレベルROM23及び量子
化レベルROM24）を有しているので、上述したように、
Δ−Σ変調器によってボリュームのコントロールが行え
ることになる。従って、上述した第23図に示したよう
に、乗算器８によるボリュームのコントロールを行う必
要がなく、第２図に示すようなステレオ・システムを構
成できる。その結果、ハード的にもソフト的にも負担と
なることがなく、しかも回路規模の小さいステレオ・シ
ステムを実現できる。

また、スレッショルドレベルROM23及び量子化レベルR
OM24に夫々所定のボリューム量に対応する値を各種記憶
させることによって、上述したように、ボリューム（振
幅）のコントロールを適切に行える。

以上、本発明を例示したが、上述した例は本発明の技
術的思想に基づいて更に変形可能である。

例えば上述した例では、量子化値及びスレッショルド
値のメモリとしてROMを用いたが（ROMとしてはマスクRO
M、EPROM等各種のものを採用できる。）、その他にも例
えばRAM（Random Access Memory）等適宜のものを用い
ることができ、また、その他、上述した制御回路部41に
おける各回路構成も種々変更できる。また、Δ−Σ変調
器40における方式も、上述した３次以外に適宜の次数の
ものが適用できる。

また、上述した例では本発明を信号の振幅のコントロ
ールに適用したが、その他、適宜の信号のコントロール
にも本発明を適用可能であり、また、上述したΔ−Σ変
調方式以外に、例えばΔ変調方式にも本発明が適用でき
る。

なお、上述した例ではステレオ・システムに本発明を
適用したが、その他、例えばテレビ、ラジオ、テープレ
コーダ、電話等における適宜のシステムに本発明が適用
可能である。

ヘ．発明の作用効果 本発明は、上述したように、量子化器における量子化
ステップ幅を制御信号に対応して変化させるように構成
された制御回路部を有しているので、例えば信号の振幅
（ボリューム）等のコントロールが行える信号変調装置
を提供できる。その結果、例えばハード的、ソフト的に
負担となる乗算器等をなくして回路規模の小さいステレ
オ・システム等を実現できる。

【図面の簡単な説明】

第１図〜第19図は本発明の実施例を示すものであって、 第１図は本発明をΔ−Σ変調器に適用した例による内部
回路の構成を示すブロック図、 第２図は第１図のΔ−Σ変調器をCDのステレオ・システ
ムに適用した例を示すブロック図、 第３図、第４図及び第５図は量子化ステップ幅を変えな
い場合の第１図の例によるΔ−Σ変調器における各動作
を説明するための図、 第６図は上記第３図、第４図及び第５図における３ビッ
ト出力Ｙと量子化値との対応関係を示す図、 第７図、第８図及び第９図は量子化ステップ幅を上記第
３図、第４図及び第５図に示した場合の４倍に変化させ
た場合における上述と同様の各動作を説明するための
図、 第10図は上記第７図、第８図及び第９図における３ビッ
ト出力Ｙと量子化値との対応関係を示す図、 第11A図は上述した第３図、第４図及び第５図に示した
場合に対応する３ビット入力Ｘの波形を示す図、 第11B図は同３ビット出力Ｙの波形を示す図、 第11C図は第11B図の波形をローパスフィルタに通して正
弦波にした波形を示す図、 第12A図は上述した第７図、第８図及び第９図に示した
場合に対応する３ビット入力Ｘの波形を示す図、 第12B図は同３ビット出力Ｙの波形を示す図、 第12C図は第12B図の波形をローパスフィルタに通して正
弦波にした波形を示す図、 第13図は第１図の例における各比較器の一例を示す論理
回路図、 第14図は同エンコーダの一例を示す論理回路図、 第15図は同セレクタの一例を示す論理回路図、 第16図はｋ次のΔ−Σ変調器における量子化ステップ幅
Δを変化させない場合の量子化特性を示すグラフ、 第17図はｋ次のΔ−Σ変調器における量子化ステップ幅
Δを２倍にした場合の量子化特性を示すグラフ、 第18図はｋ次のΔ−Σ変調器における量子化ステップ幅
Δをａ倍にした場合のスペクトラム−周波数特性を示す
図、 第19図は同変調器における出力を1/a倍に正規化した場
合のスペクトラム−周波数特性を示す図 である。 第20図〜第23図は従来例を示すものであって、 第20図は従来のｋ次のΔ−Σ変調器の構成を示すブロッ
ク図、 第21図は第20図の例によるスペクトラム−周波数特性を
示す図、 第22図は第20図の例におけるΔ−Σ変調器の内部回路構
成を示すブロック図、 第23図は第20図の例によるΔ−Σ変調器を用いたCDのス
テレオ・システムを示すブロック図 である。 なお、図面に示す符号において、 １……CD ２……ディジタルイコライザ ３……オーバーサンプリングフィルタ ４、40……Δ−Σ変調器 ５……３ビット高速DAコンバータ ６……パワーアンプ ７……スピーカ 10……システムコントロール用マイコン 20……比較回路部 21……エンコーダ部 22……セレクタ部 23……スレッショルドレベルROM 24……量子化レベルROM 26……量子化雑音微分用フィルタ 27……アドレスラッチ回路 30……量子化器 41……制御回路部 COMP1……COMP7……比較器 THL1……THL7……スレッショルドレベル QL1……QL8……量子化レベル である。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ディジタル入力信号を入力する入力手段
   と、 複数組のスレッショルド値と複数組の量子化値とを記憶
   する記憶手段と、 前記記憶手段より供給される一組の前記スレッショルド
   値をそれぞれ入力する複数の比較器を含む比較手段と、 前記比較手段の出力信号に応じたディジタル出力信号を
   出力するエンコード手段と、 前記記憶手段より供給される一組の前記量子化値を入力
   し、前記比較手段の出力信号に応じた１つの量子化値を
   選択して出力する選択手段と、 前記選択手段から出力された前記量子化値に応じたエラ
   ー信号を生成するフィルタ手段と、 前記ディジタル入力信号に対して前記エラー信号を加算
   または減算して演算信号を生成し、生成した前記演算信
   号を前記比較手段に供給する演算手段と、 前記ディジタル出力信号によって表されるアナログ信号
   について所望の振幅を指示する制御信号を前記記憶手段
   に供給する制御手段と、 を有し、前記記憶手段は前記制御信号に応じた一組のス
   レッショルド値および一組の量子化値を出力し、各々の
   前記比較器は前記演算信号と前記一組のスレッショルド
   値の中の各対応する１つのスレッショルド値とを比較し
   てその比較結果を出力する信号変調装置。
2. 【請求項２】前記記憶手段は前記複数組のスレッショル
   ド値を記憶する第１のメモリと前記複数組の量子化値を
   記憶する第２のメモリとを含み、前記第１および第２の
   メモリはアドレス信号として与えられる前記制御信号に
   応じた一組のスレッショルド値および一組の量子化値を
   それぞれ出力する請求項１に記載の信号変調装置。