[go: up one dir, main page]

JP2967621B2 - 半導体装置用パッケージの製造方法 - Google Patents

半導体装置用パッケージの製造方法

Info

Publication number
JP2967621B2
JP2967621B2 JP3214917A JP21491791A JP2967621B2 JP 2967621 B2 JP2967621 B2 JP 2967621B2 JP 3214917 A JP3214917 A JP 3214917A JP 21491791 A JP21491791 A JP 21491791A JP 2967621 B2 JP2967621 B2 JP 2967621B2
Authority
JP
Japan
Prior art keywords
semiconductor device
package
lead
electrical connection
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3214917A
Other languages
English (en)
Other versions
JPH0555728A (ja
Inventor
浩享 内田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP3214917A priority Critical patent/JP2967621B2/ja
Priority to US07/936,271 priority patent/US5240588A/en
Publication of JPH0555728A publication Critical patent/JPH0555728A/ja
Application granted granted Critical
Publication of JP2967621B2 publication Critical patent/JP2967621B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H10W90/701—
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components
    • H10W70/093—
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/1031—Surface mounted metallic connector elements
    • H05K2201/10318—Surface mounted metallic pins
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10704—Pin grid array [PGA]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/0435—Metal coated solder, e.g. for passivation of solder balls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0723—Electroplating, e.g. finish plating
    • H10W70/655—
    • H10W70/682—
    • H10W70/685—
    • H10W72/075—
    • H10W72/5449—
    • H10W72/932—
    • H10W72/952—
    • H10W90/754—
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置用パッケージ
の製造方法に関し、特にピングリッドアレイ（ＰＧＡ）
型の半導体装置用パッケージの製造方法に関する。
【０００２】
【従来の技術】従来のこの種の半導体装置用パッケージ
の製造方法およびこの製造方法によるパッケージの構造
は、図５の部分破断斜視図に示すように、電気接続用の
リード４は、導電部であるスルーホール３を介してセラ
ミック基板１に内蔵された配線パターンを形成したメタ
ライズパターン１４に接続され、メタライズパターン１
４はセラミック基板１の側面に達するように延長して形
成されており、ここでタングステン等からなる電解めっ
き用の電極１５に接続されているという構成であった。
【０００３】メタライズパターン１４は、図６に示すよ
うに、それぞれスルーホール３を介してリード４に接続
する電極部分であるランド６と、ランド６からセラミッ
ク基板１の側面に達する延長部分であり電極１５に接続
されるめっき引出線１６とを有する配線パターンを有し
ている。
【０００４】次に、従来のＰＧＡ型の半導体装置用パッ
ケージの製造方法について説明する。
【０００５】セラミック基板の焼成作業までは、本発明
に直接間連するもの以外は冗長とならないよう説明を省
略し、焼成作業以降の工程について説明する。
【０００６】まず、セラミック基板１の外部に露出した
メタライズパターン１４に、電極１５およびめっき引出
線１６を介して通電し、ニッケルを電解めっきにより被
着する。次に、リード４を銀銅ろう材によりメタライズ
パッド７に接着する。次に、ニッケルコバルト合金およ
び金を電解めっきにより被着する。最後に電極１５を研
削により除去することにより、メタライズパターン１４
が電気的および物理的に個々に分離され、ＰＧＡ型の半
導体装置用パッケージが完成するというものであった。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
装置用パッケージの製造方法は、メタライズパターンを
セラミック基板の側面まで延長しためっき引出線をこの
側面に形成した電解めっき用の電極に接続し、所要の通
電を行なって電解めっきを実施しているが、この延長部
分であるめっき引出線により配線パターン間の浮遊容量
が増加し、集積回路の高周波動作時における信号漏洩や
雑音発生の原因となることにより特性が劣化するという
欠点があった。
【０００８】
【課題を解決するための手段】本発明の半導体装置用パ
ッケージの製造方法は、積層した複数のセラミック板に
より形成された基板の一主面に設けられた開口部の前記
一主面と反対面に格子状に配列された電気接続用リード
を有するピングリッドアレイ型の半導体装置用パッケー
ジの製造方法において、前記電気接続用リードを接続す
る配線パターンを形成するメタライズパターンの前記電
気接続用リードの取付面に金属膜を蒸着し、前記金属膜
を電解めっき用の電極とし前記メタライズパターンの表
面および前記電気接続用リードに電解めっきすることを
特徴とするものである。
【０００９】
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【００１１】図１は本発明の半導体装置用パッケージの
製造方法の一実施例を適用したパッケージの構造の一例
を示す部分破断斜視図である。
【００１２】本実施例を適用した半導体装置用パッケー
ジの構造は、図１に示すように、電気接続用のリード４
が、導電部であるスルーホール３を介して、セラミック
基板１に内蔵された配線パターンを形成するメタライズ
パターン２に接続されて構成されている。
【００１３】図２は、メタライズパターン２の一部を模
式的に示した模式部分平面図である。
【００１４】メタライズパターン２は、図２に示すよう
に、半導体チップが搭載される開口部５の周辺から、ス
ルーホール３が接続されるランド６に至る範囲に配線パ
ターンが形成され、従来例における側面までの延長部分
であるめっき引出線を有していない。
【００１５】次に、本実施例の製造方法について説明す
る。
【００１６】図３は、本実施例におけるセラミック基板
１のリード４の取付け面を示す部分平面図である。ま
た、図４は電気接続用のリード４のろう付け後の状態を
示す模式部分断面図である。
【００１７】図３において、まず、セラミック基板１の
リード４の取付け面に格子状に設けられたメタライズパ
ッド７を含み、リード４の取付け面全面にニッケル膜８
を蒸着する。この結果、メタライズパッド７は電気的に
短絡状態となる。次に、メタライズパッド上面およびセ
ラミック基板１のコーナ部を除きガラス膜９を被着す
る。セラミック基板１のコーナ部において、ガラス膜９
から露出したニッケル膜の部分が電解めっき用の電極１
０となる。
【００１８】次に図４に示すように、コバール等からな
るリード４を、銀銅等からなるろう材１１によりろう付
けする。次に、電極１０に、めっき浴中で所要の通電の
ための電圧を印加して電解めっきを行なうことにより、
ニッケルコバルトめっき１２、金めっき１３を被着す
る。
【００１９】めっき処理の終了後、弗酸によりガラス膜
９を除去し、希塩酸等によりニッケル膜８を除去するこ
とによりＰＧＡ型の半導体装置用パッケージが完成す
る。
【００２０】なお、弗酸や希塩酸等による処理に対して
は、金めっき１３により保護されるので、特性等に影響
を与えることはない。
【００２１】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。
【００２２】たとえば、信号伝達用の配線パターン以外
の電源用や接地用の配線パターンにのみめっき引出線を
設けて本実施例と同様に電解めっきすることも、本発明
の主旨を逸脱しない限り適用できることは勿論である。
【００２３】
【発明の効果】以上説明したように、本発明の半導体装
置用パッケージの製造方法は、メタライズパターンの電
気接続用リードの取付面に金属膜を蒸着し、この金属膜
を電解めっき用の電極とすることにより、配線パターン
をセラミック基板の側面まで延長しためっき引出線が不
要となるので、配線パターン間の浮遊容量を低減し、集
積回路の高周波動作時における信号漏洩や雑音発生が抑
圧されることにより特性が向上するという効果を有して
いる。
【図面の簡単な説明】
【図１】本発明の半導体装置用パッケージの製造方法の
一実施例を適用したパッケージの構造の一例を示す部分
破断斜視図である。
【図２】本実施例の半導体装置用パッケージの製造方法
におけるメタライズパターンの一部を模式的に示した模
式部分平面図である。
【図３】本実施例におけるセラミック基板のリードの取
付け面を示す部分平面図である。
【図４】電気接続用のリードのろう付け後の状態を示す
模式部分断面図である。
【図５】従来の半導体装置用パッケージの製造方法を適
用したパッケージ構造の一例を示す部分破断斜視図であ
る。
【図６】従来の製造方法におけるメタライズパターンの
一部を模式的に示した模式部分平面図である。
【符号の説明】
１ セラミック基板 ２，１４ メタライズパターン ３ スルーホール ４ リード ５ 開口部 ６ ランド ７ メタライズパッド ８ ニッケル膜 ９ ガラス膜 １０，１５ 電極 １１ ろう材 １２ ニッケルコバルトめっき １３ 金めっき １６ めっき引出線

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 積層した複数のセラミック板により形成
    された基板の一主面に設けられた開口部の前記一主面と
    反対面に格子状に配列された電気接続用リードを有する
    ピングリッドアレイ型の半導体装置用パッケージの製造
    方法において、 前記電気接続用リードを接続する配線パターンを形成す
    るメタライズパターンの前記電気接続用リードの取付面
    に金属膜を蒸着し、 前記金属膜を電解めっき用の電極とし前記メタライズパ
    ターンの表面および前記電気接続用リードに電解めっき
    することを特徴とする半導体装置用パッケージの製造方
    法。
JP3214917A 1991-08-27 1991-08-27 半導体装置用パッケージの製造方法 Expired - Fee Related JP2967621B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP3214917A JP2967621B2 (ja) 1991-08-27 1991-08-27 半導体装置用パッケージの製造方法
US07/936,271 US5240588A (en) 1991-08-27 1992-08-27 Method for electroplating the lead pins of a semiconductor device pin grid array package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3214917A JP2967621B2 (ja) 1991-08-27 1991-08-27 半導体装置用パッケージの製造方法

Publications (2)

Publication Number Publication Date
JPH0555728A JPH0555728A (ja) 1993-03-05
JP2967621B2 true JP2967621B2 (ja) 1999-10-25

Family

ID=16663725

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3214917A Expired - Fee Related JP2967621B2 (ja) 1991-08-27 1991-08-27 半導体装置用パッケージの製造方法

Country Status (2)

Country Link
US (1) US5240588A (ja)
JP (1) JP2967621B2 (ja)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5917707A (en) * 1993-11-16 1999-06-29 Formfactor, Inc. Flexible contact structure with an electrically conductive shell
US5476211A (en) 1993-11-16 1995-12-19 Form Factor, Inc. Method of manufacturing electrical contacts, using a sacrificial member
US5828126A (en) * 1992-06-17 1998-10-27 Vlsi Technology, Inc. Chip on board package with top and bottom terminals
US5702985A (en) * 1992-06-26 1997-12-30 Staktek Corporation Hermetically sealed ceramic integrated circuit heat dissipating package fabrication method
US5804870A (en) * 1992-06-26 1998-09-08 Staktek Corporation Hermetically sealed integrated circuit lead-on package configuration
US5459102A (en) * 1993-02-19 1995-10-17 Ngk Spark Plug Co., Ltd. Method of electroplating lead pins of integrated circuit package
US5399902A (en) * 1993-03-04 1995-03-21 International Business Machines Corporation Semiconductor chip packaging structure including a ground plane
IL106892A0 (en) * 1993-09-02 1993-12-28 Pierre Badehi Methods and apparatus for producing integrated circuit devices
US7084656B1 (en) 1993-11-16 2006-08-01 Formfactor, Inc. Probe for semiconductor devices
US7200930B2 (en) * 1994-11-15 2007-04-10 Formfactor, Inc. Probe for semiconductor devices
US6835898B2 (en) * 1993-11-16 2004-12-28 Formfactor, Inc. Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures
US20070228110A1 (en) * 1993-11-16 2007-10-04 Formfactor, Inc. Method Of Wirebonding That Utilizes A Gas Flow Within A Capillary From Which A Wire Is Played Out
IL108359A (en) * 1994-01-17 2001-04-30 Shellcase Ltd Method and apparatus for producing integrated circuit devices
GB2288286A (en) * 1994-03-30 1995-10-11 Plessey Semiconductors Ltd Ball grid array arrangement
DE69527473T2 (de) * 1994-05-09 2003-03-20 Nec Corp., Tokio/Tokyo Halbleiteranordnung bestehend aus einem Halbleiterchip, der mittels Kontakthöckern auf der Leiterplatte verbunden ist und Montageverfahren
IL110261A0 (en) * 1994-07-10 1994-10-21 Schellcase Ltd Packaged integrated circuit
US6727579B1 (en) * 1994-11-16 2004-04-27 Formfactor, Inc. Electrical contact structures formed by configuring a flexible wire to have a springable shape and overcoating the wire with at least one layer of a resilient conductive material, methods of mounting the contact structures to electronic components, and applications for employing the contact structures
US5516416A (en) * 1994-12-14 1996-05-14 International Business Machines Corporation Apparatus and method for electroplating pin grid array packaging modules
US20100065963A1 (en) 1995-05-26 2010-03-18 Formfactor, Inc. Method of wirebonding that utilizes a gas flow within a capillary from which a wire is played out
US6685817B1 (en) 1995-05-26 2004-02-03 Formfactor, Inc. Method and apparatus for controlling plating over a face of a substrate
US5804422A (en) * 1995-09-20 1998-09-08 Shinko Electric Industries Co., Ltd. Process for producing a semiconductor package
US5818698A (en) 1995-10-12 1998-10-06 Micron Technology, Inc. Method and apparatus for a chip-on-board semiconductor module
US5935404A (en) * 1997-01-22 1999-08-10 International Business Machines Corporation Method of performing processes on features with electricity
US6323065B1 (en) 1997-05-07 2001-11-27 Signetics Methods for manufacturing ball grid array assembly semiconductor packages
US6020637A (en) 1997-05-07 2000-02-01 Signetics Kp Co., Ltd. Ball grid array semiconductor package
US6395582B1 (en) 1997-07-14 2002-05-28 Signetics Methods for forming ground vias in semiconductor packages
KR100866814B1 (ko) * 1998-12-16 2008-11-04 이비덴 가부시키가이샤 도전성접속핀 및 패키지기판
US6323060B1 (en) 1999-05-05 2001-11-27 Dense-Pac Microsystems, Inc. Stackable flex circuit IC package and method of making same
US6262895B1 (en) 2000-01-13 2001-07-17 John A. Forthun Stackable chip package with flex carrier
US7485951B2 (en) 2001-10-26 2009-02-03 Entorian Technologies, Lp Modularized die stacking system and method
US20060255446A1 (en) 2001-10-26 2006-11-16 Staktek Group, L.P. Stacked modules and method
US7310458B2 (en) 2001-10-26 2007-12-18 Staktek Group L.P. Stacked module systems and methods
US6914324B2 (en) 2001-10-26 2005-07-05 Staktek Group L.P. Memory expansion and chip scale stacking system and method
US7026708B2 (en) 2001-10-26 2006-04-11 Staktek Group L.P. Low profile chip scale stacking system and method
US7371609B2 (en) 2001-10-26 2008-05-13 Staktek Group L.P. Stacked module systems and methods
US20030234443A1 (en) 2001-10-26 2003-12-25 Staktek Group, L.P. Low profile stacking system and method
US7202555B2 (en) 2001-10-26 2007-04-10 Staktek Group L.P. Pitch change and chip scale stacking system and method
US6956284B2 (en) 2001-10-26 2005-10-18 Staktek Group L.P. Integrated circuit stacking system and method
US7656678B2 (en) 2001-10-26 2010-02-02 Entorian Technologies, Lp Stacked module systems
US7053478B2 (en) 2001-10-26 2006-05-30 Staktek Group L.P. Pitch change and chip scale stacking system
US6940729B2 (en) 2001-10-26 2005-09-06 Staktek Group L.P. Integrated circuit stacking system and method
US7081373B2 (en) 2001-12-14 2006-07-25 Staktek Group, L.P. CSP chip stack with flex circuit
US7542304B2 (en) 2003-09-15 2009-06-02 Entorian Technologies, Lp Memory expansion and integrated circuit stacking system and method
CN100426477C (zh) * 2004-01-09 2008-10-15 威宇科技测试封装有限公司 扁平塑封球栅阵列封装所用的载板的制造方法及其载板
US7309914B2 (en) 2005-01-20 2007-12-18 Staktek Group L.P. Inverted CSP stacking system and method
US7033861B1 (en) 2005-05-18 2006-04-25 Staktek Group L.P. Stacked module systems and method
US7417310B2 (en) 2006-11-02 2008-08-26 Entorian Technologies, Lp Circuit module having force resistant construction
JP5015705B2 (ja) * 2007-09-18 2012-08-29 ルネサスエレクトロニクス株式会社 層間絶縁膜形成方法、層間絶縁膜、半導体デバイス、および半導体製造装置
JP5188289B2 (ja) * 2008-06-26 2013-04-24 ラピスセミコンダクタ株式会社 プリント基板の製造方法
US8709870B2 (en) * 2009-08-06 2014-04-29 Maxim Integrated Products, Inc. Method of forming solderable side-surface terminals of quad no-lead frame (QFN) integrated circuit packages

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59215790A (ja) * 1983-05-23 1984-12-05 マルイ工業株式会社 印刷回路板の製造法
JPH071790B2 (ja) * 1985-11-12 1995-01-11 京セラ株式会社 プラグイン型半導体パツケ−ジの製造方法
JP2517047B2 (ja) * 1988-02-23 1996-07-24 新光電気工業株式会社 セラミックパッケ―ジの製造方法
DE3810992A1 (de) * 1988-03-31 1989-10-12 Hoechst Ceram Tec Ag Verfahren und vorrichtung zum plattieren von pin-grid-arrays

Also Published As

Publication number Publication date
JPH0555728A (ja) 1993-03-05
US5240588A (en) 1993-08-31

Similar Documents

Publication Publication Date Title
JP2967621B2 (ja) 半導体装置用パッケージの製造方法
CN1964077B (zh) 电容器及其制造方法、以及包含该电容器的半导体器件
US5095402A (en) Internally decoupled integrated circuit package
KR950001181B1 (ko) 칩 지지체 장치
US4700276A (en) Ultra high density pad array chip carrier
JPH0945846A (ja) 半導体装置およびその製造方法
EP1104026B1 (en) Ground plane for a semiconductor chip
JP4352365B2 (ja) 集積回路パッケージの製造方法および集積回路パッケージ
US20050093121A1 (en) Chip package and substrate
JP3743427B2 (ja) 電磁波シールド型半導体装置
JP3838935B2 (ja) 多数個取り配線基板
JP3008146B2 (ja) 半導体素子収納用セラミックパッケージとその製造方法
JP2917812B2 (ja) 多層セラミックパッケージ及び該多層セラミックパッケージにおける外部露出導電体部分のメッキ処理方法
JPH1070211A (ja) テープキャリア及びその製造方法
JP3085622B2 (ja) 電子素子搭載用基板の製造方法
JP2002050715A (ja) 半導体パッケージの製造方法
KR100192845B1 (ko) 기판상에 전극 패턴을 형성하는 방법과 그를 이용한 모듈 패키지
JPH0414503B2 (ja)
JP3273187B2 (ja) 配線基板の製造方法
CN1331217C (zh) 晶片封装结构及其基板
JP2685158B2 (ja) 半導体素子収納用パッケージの製造方法
JPS63200602A (ja) マイクロ波集積回路の回路基板
KR970005716B1 (ko) 반도체 장치 및 그 제조 방법
JPH0223031B2 (ja)
JPS6322615B2 (ja)

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19990721

LAPS Cancellation because of no payment of annual fees