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JP2956434B2 - 絶縁分離形半導体装置 - Google Patents

絶縁分離形半導体装置

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JP2956434B2
JP2956434B2 JP5225565A JP22556593A JP2956434B2 JP 2956434 B2 JP2956434 B2 JP 2956434B2 JP 5225565 A JP5225565 A JP 5225565A JP 22556593 A JP22556593 A JP 22556593A JP 2956434 B2 JP2956434 B2 JP 2956434B2
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JP
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region
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JP5225565A
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直人 加藤
悦嗣 豊田
直人 岡部
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Denso Corp
Original Assignee
Denso Corp
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Publication date
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Priority to US08/405,410 priority patent/US5475258A/en
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体基板の主表面に
形成された第１の半導体素子およびその主表面を覆う絶
縁膜上に形成された第２の半導体素子からなる絶縁分離
形半導体装置に関する。
【０００２】
【従来の技術】この種の絶縁分離形半導体装置として
は、例えばパワーＭＯＳＦＥＴなどの電力用半導体素子
により誘導性負荷を駆動する場合などにおいて、負荷の
フライバック電圧によりその電力用半導体素子に過電圧
が印加されて破壊するのを防止するために、保護素子を
電力用半導体素子に一体に設けた構成のものがある。
【０００３】すなわち、一般に、誘導性負荷に対して低
電位側に例えばパワーＭＯＳＦＥＴを接続して駆動する
構成の場合などには、パワーＭＯＳＦＥＴがオフしたと
きに負荷にフライバック電圧が発生し、その正電圧がパ
ワーＭＯＳＦＥＴに印加される。このとき、場合によっ
ては、その正電圧がパワーＭＯＳＦＥＴの耐圧を超えて
しまうことがあり、素子が破壊に至る虞がある。
【０００４】そこで、このような過電圧により素子が破
壊されるのを防止するために、例えばパワーＭＯＳＦＥ
Ｔにおいては、ドレイン・ゲート間にツェナーダイオー
ドを接続しておき、ドレイン・ソース間に一定電圧以上
が印加されたときにツェナーダイオードをブレークダウ
ンさせて素子をオンさせ、これにより負荷に発生したフ
ライバックエネルギを素子のオン状態で吸収することが
行われている。
【０００５】図１５には、上述のような保護機能を有す
るツェナーダイオードをパワーＭＯＳＦＥＴ１０に一体
に設けた構成の半導体装置の模式的な断面を示してい
る。この図１５において、ドレイン領域となるｎ形のシ
リコン基板１１は、その裏面側に高不純物濃度のｎ形領
域１１ａを有しており、その主表面１１ｂ側には、中央
部（図中右方側）にセルを形成する多数のｐ形拡散領域
１２が設けられると共にそれら多数のｐ形拡散領域１２
を取囲むようにして同じくｐ形拡散領域１３が形成され
ている。セルを形成するｐ形拡散領域１２のそれぞれに
はソース領域となるｎ形の不純物が高濃度で拡散された
ｎ形拡散領域１４が形成されている。また、主表面１１
ｂの周縁部にはチャンネルストッパを兼用したコンタク
ト用の高濃度のｎ形拡散領域１５が形成されている。
【０００６】隣接するｐ形拡散領域１２間の表面には、
ゲート酸化膜１６が形成されており、その上部に設けら
れた多結晶シリコンからなるゲート電極１７によりｐ形
拡散領域１２にチャンネルを発生させるようになってい
る。主表面１１ｂのｐ形拡散領域１３から高濃度ｎ形拡
散領域１５までの領域には絶縁用のシリコン酸化膜１８
がこれらを覆うように形成されている。このシリコン酸
化膜１８上には、内周側に位置して接続用電極１９が形
成されており、外周側に位置して多結晶シリコン薄膜層
２０が形成されている。この多結晶シリコン薄膜層２０
は、内周側から外周側に向かって順次ｎ形，ｐ形，ｎ形
領域２０ａ，２０ｂ，２０ｃとして形成されており、こ
れにより所定電圧でブレークダウンする２つのツェナー
ダイオード２１，２２を逆方向に直列接続した構成とさ
れている。
【０００７】そして、上述のｐ形拡散領域１２，ｎ形拡
散領域１４およびｐ形拡散領域１３は表面電極２３によ
り電気的に接続されており、接続用電極１９と多結晶シ
リコン薄膜層２０のｎ形領域２０ａとの間が表面電極２
４により電気的に接続され、多結晶シリコン薄膜層２０
のｎ形領域２０ｃとｎ形拡散領域１５との間が表面電極
２５により電気的に接続されている。そして、ソース端
子Ｓは表面電極２３に接続され、ゲート端子Ｇはゲート
電極１７および接続用電極１９に接続され、ドレイン端
子Ｄはシリコン基板１１の裏面側に形成された表面電極
２６に接続されている。
【０００８】上記構成によれば、ドレイン端子Ｄ側に図
示しない誘導性負荷を介して電源に接続し、ゲート端子
Ｇにゲート信号を与えてオンオフの駆動制御を行うと、
パワーＭＯＳＦＥＴ１０がオフ状態となったときに負荷
に発生するフライバック電圧がドレイン端子Ｄとソース
端子Ｓとの間に印加される。この印加電圧は、シリコン
基板１１のｎ形拡散領域１５および表面電極２５を介し
てツェナーダイオード２１，２２を構成する多結晶シリ
コン薄膜層２０に印加されるので、その電圧が所定電圧
以上あるときにはツェナーダイオード２２がブレークダ
ウンしてゲート端子Ｇに電圧を与えるようになる。する
と、パワーＭＯＳＦＥＴ１０がオンしてドレイン端子Ｄ
とソース端子Ｓとの間が導通し、もって負荷のフライバ
ックエネルギが吸収されるようになり、これにより、パ
ワーＭＯＳＦＥＴ１０が過電圧破壊から防止されるもの
である。
【０００９】
【発明が解決しようとする課題】しかしながら、上述の
ような従来構成のものでは、次のような理由からシリコ
ン酸化膜１８の絶縁特性の信頼性が低下するため、ツェ
ナーダイオード２１，２２のブレークダウン電圧を大き
く設定できない事情があった。
【００１０】すなわち、上記構成のものでは、シリコン
酸化膜１８の上面側には、ツェナーダイオード２１，２
２を構成する多結晶シリコン薄膜層２０のうちｎ形領域
２０ｃ部分にかかる電圧として略ドレイン端子Ｄに印加
された電圧がかかり、シリコン酸化膜１８の下面側に
は、ｐ形拡散領域１３の電位としてソース端子Ｓに印加
された電圧がかかるようになっている。したがって、シ
リコン酸化膜１８の厚さ方向に印加される電圧は、ｎ形
領域２０ｃの部分において最大となり、その電圧はパワ
ーＭＯＳＦＥＴ１０のドレインＤ・ソースＳ間にかかる
電位差とほぼ同じ値となる。
【００１１】そして、パワーＭＯＳＦＥＴ１０への印加
電圧は、前述したようにツェナーダイオード２１，２２
のブレークダウン電圧で制限されているので、このブレ
ークダウン電圧を大きく設定しようとすると、シリコン
酸化膜１８の厚さ方向に印加される電位差も大きくな
る。このため、シリコン酸化膜１８は、厚さ方向に対す
る電界強度がますます大きくなるので、絶縁破壊に対す
る信頼性が低下してしまうのである。換言すれば、ツェ
ナーダイオード２１，２２のブレークダウン電圧をシリ
コン酸化膜１８の絶縁破壊耐量以上に設定することがで
きないという制約を受けているのである。
【００１２】本発明は、上記事情に鑑みてなされたもの
で、その目的は、半導体基板側に形成されている第１の
半導体素子と絶縁膜上に形成された第２の半導体素子と
の間の電位差が大きくなる場合でも、絶縁膜に過大な電
圧が印加されないようにして絶縁膜の絶縁破壊に対する
信頼性を低下を防止し得る絶縁分離形半導体装置を提供
するにある。
【００１３】
【課題を解決するための手段】本発明の絶縁分離形半導
体装置は、第１導電形の半導体基板およびその主表面に
形成された第２導電形の不純物拡散領域を含んで構成さ
れる第１の半導体素子と、前記半導体基板の主表面を覆
う絶縁膜と、この絶縁膜上の前記不純物拡散領域の周縁
部分で前記第１の半導体素子の端子間に印加される電圧
によって中間的な電位が与えられた領域に位置して形成
され前記第１の半導体素子の端子間に電気的に接続され
た第２の半導体素子とから構成したところに特徴を有す
る。
【００１４】また、前記第２の半導体素子が形成される
領域を、前記第１の半導体素子に与えられた電圧で発生
する空乏層領域とすることが好ましい。 そして、前記半
導体基板の主表面に前記不純物拡散領域の周縁と所定間
隔を存して包囲するように形成された前記第２導電形の
リング状拡散領域を設け、前記第２の半導体素子を前記
リング状拡散領域の上部に位置して形成すると良い。
【００１５】
【作用】請求項１記載の絶縁分離型半導体装置によれ
ば、半導体基板と不純物拡散領域との間に形成された第
１の半導体素子の端子間に電圧が印加されると第２の半
導体素子が位置する部分の絶縁膜の下部の領域にも中間
的な電位が分布するようになる。一方、第２の半導体素
子に印加された電圧は電位分布を有するので、その電位
が絶縁膜の上面部に印加されるようになる。 また、請求
項２記載の絶縁分離形半導体装置によれば、半導体基板
と不純物拡散領域との間に形成された第１の半導体素子
のｐｎ接合部分に逆バイアスとなる電圧が印加される
と、これにより、第１の半導体素子に電気的に接続され
た第２の半導体素子にも電圧が印加されるようになる。
このとき、半導体基板の内部においては不純物拡散領域
の外側に電圧の大きさに応じた幅の空乏層領域が形成さ
れる。一方、第２の半導体素子に印加された電圧は電位
分布を有するので、その電位が絶縁膜の上面部に印加さ
れるようになる。
【００１６】したがって、絶縁膜上の第２の半導体素子
の端子に印加されている電圧と、絶縁膜の下面側に印加
されている電圧との電位差は、前記半導体基板と不純物
拡散領域との間に印加されている電圧よりも小さくな
る。これにより、絶縁膜の厚さ方向の電位差を低下させ
ることができるので、実質的に絶縁膜の絶縁破壊に対す
る信頼性を向上させることができ、換言すれば、第２の
半導体素子への印加電圧をさらに大きく設定することが
できるのである。
【００１７】請求項３記載の絶縁分離形半導体装置によ
れば、半導体基板と不純物拡散領域との間に形成された
第１の半導体素子のｐｎ接合部分に逆バイアスとなる電
圧が印加されると、これにより、第１の半導体素子に電
気的に接続された第２の半導体素子にも電圧が印加され
るようになる。このとき、半導体基板の内部においては
不純物拡散領域の外側に電圧の大きさに応じた幅の空乏
層領域が形成される。この空乏層領域の幅が広くなって
リング状拡散領域に達すると、そのときの電位がリング
状拡散領域で分担されるようになる。つまり、リング状
拡散領域が分担する電圧は、半導体基板と不純物拡散領
域との電圧の間の値となる。
【００１８】したがって、絶縁膜上の第２の半導体素子
の端子に印加されている電圧と、絶縁膜の下面側に印加
されている電圧との電位差は、前記半導体基板と不純物
拡散領域との間に印加されている電圧よりも小さくな
る。これにより、絶縁膜の厚さ方向の電位差を低下させ
ることができるので、実質的に絶縁膜の絶縁破壊に対す
る信頼性を向上させることができ、換言すれば、第２の
半導体素子への印加電圧をさらに大きく設定することが
できるのである。
【００１９】
【実施例】以下、本発明をｎチャンネルの縦形パワーＭ
ＯＳＦＥＴおよびそのドレイン・ゲート間に保護用のツ
ェナーダイオードを接続する構成の半導体装置に適用し
た場合の第１の実施例について図１ないし図７を参照し
て説明する。
【００２０】図１は、第１の半導体素子としてのパワー
ＭＯＳＦＥＴ１０１の要部を模式的な縦断面で示したも
ので、この図１において、第１の導電形としてのｎ形に
形成された半導体基板としてのシリコン基板１０２は、
ドレイン領域となるもので、その裏面側に高不純物濃度
のｎ形領域１０２ａを有している。シリコン基板１０２
の主表面１０２ｂ側には、中央部（図中右方側）にセル
を形成する多数のｐ形拡散領域１０３が設けられると共
にそれら多数のｐ形拡散領域１０３を取囲むようにして
同じくｐ形拡散領域１０４が形成されている。このｐ形
拡散領域１０４の外周側には内周側に比べて拡散深さが
浅いｐ形拡散領域１０５が連結した状態で形成されてい
る。
【００２１】セルを形成するｐ形拡散領域１０３のそれ
ぞれの内部にはソース領域となるｎ形の不純物が高濃度
で拡散されたｎ形拡散領域１０６が形成されている。ま
た、主表面１０２ｂの周縁部にはチャンネルストッパを
兼用したコンタクト用の高濃度のｎ形拡散領域１０７が
形成されている。ゲート酸化膜１０８は、隣接するｐ形
拡散領域１０３の間およびｐ形拡散領域１０３とｐ形拡
散領域１０４との間に跨がるように形成されており、そ
の上部には多結晶シリコンからなるゲート電極１０９が
配設されている。そして、ゲート電極１０９は、与えら
れたゲート電圧に応じて、ｐ形拡散領域１０３上層部に
チャンネル領域を形成するようになっている。
【００２２】主表面１０２ｂのｐ形拡散領域１０４から
高濃度ｎ形拡散領域１０７に至る領域には絶縁膜として
のシリコン酸化膜１１０がこれらを覆うように形成され
ている。このシリコン酸化膜１１０の内周側上部には、
ゲート電極１０９に接続された状態でｐ形拡散領域１０
５よりも外周側まで延出するように形成されている多結
晶シリコンのゲートプレート１１１が形成されている。
このゲートプレート１１１はゲート電極１０９と同電位
となるので、ｐ形拡散領域１０４，１０５とｎ形のシリ
コン基板１０２とからなるｐｎ接合に逆バイアスが印加
されたときに発生する空乏層の主表面１０２ｂ側の部分
をシリコン酸化膜１１０を介してゲート電極１０９の電
位と同電位に保持するように働くものであり、印加され
た逆バイアスがゲート電極１０９の電位より充分大きい
場合にシリコン基板１０２の主表面１０２ｂ側の電界を
緩和するようになっている。
【００２３】また、ゲートプレート１１１の外周側のシ
リコン酸化膜１１０上には、ツェナーダイオード部が周
方向に沿って形成された多結晶シリコンの薄膜層からな
る素子部１１２ａ，１１２ｂ，１１２ｃおよびゲートプ
レート１１１の外周に沿ってリング状に形成された多結
晶シリコンの薄膜層からなる等電位プレート１１３ａ，
１１３ｂ，１１３ｃとが交互に配置されている。
【００２４】素子部１１２ａ，１１２ｂ，１１２ｃのそ
れぞれには、ｎ形およびｐ形の不純物が周方向に沿って
交互に形成され、ツェナーダイオードを逆方向に直列接
続したツェナーダイオード対１１４を複数対形成した状
態とされており、それぞれの両端子は隣接するゲートプ
レート１１１，等電位プレート１１３ａ，１１３ｂ，あ
るいは１１３ｃの間に電気的に接続されている。そし
て、これらのツェナーダイオード対１１４によりツェナ
ーダイオード群１１５を形成している。この場合、ツェ
ナーダイオード対１１４は、例えば、ブレークダウン電
圧Ｖｚが６Ｖに設定されており、ツェナーダイオード群
１１５全体ではブレークダウン電圧ＶＺが３８０Ｖとな
るように設定されている。
【００２５】シリコン酸化膜１１０上およびゲート酸化
膜１０８上には、素子部１１２ａないし１１２ｃ，等電
位プレート１１３ａないし１１３ｃ，ゲートプレート１
１１およびゲート電極１０９を覆うようにして絶縁性を
有するＢＰＳＧ（ボロンリン入りのシリコンガラス）保
護膜１１６が形成されている。これらＢＰＳＧ保護膜１
１６の所定部位には電気的接触をとるための窓部が形成
されている。
【００２６】上述のｐ形拡散領域１０３，ｎ形拡散領域
１０６およびｐ形拡散領域１０４，１０５は表面電極１
１７により電気的に接続されており、ゲート電極１０９
とゲートプレート１１１との間は表面電極１１８により
電気的に接続され、等電位プレート１１３ｃとｎ形拡散
領域１０７との間は表面電極１１９により電気的に接続
されている。そして、ソース端子Ｓは表面電極１１７に
接続され、ゲート端子Ｇはゲート電極１０９およびゲー
トプレート１１１に接続され、ドレイン端子Ｄはシリコ
ン基板１０２のｎ形領域１０２ａの裏面側に形成された
表面電極１２０に接続されている。
【００２７】図２は、電気的な構成を示すもので、パワ
ーＭＯＳＦＥＴ１０１のドレイン端子Ｄとゲート端子Ｇ
との間に、複数のツェナーダイオード対１１４を直列接
続したツェナーダイオード群１１５が接続された構成と
なっている。そして、パワーＭＯＳＦＥＴ１０１は、例
えば、ドレイン端子Ｄが誘導性負荷を介して正の電源端
子に接続され、ソース端子Ｓがアースされた状態で、ゲ
ート端子Ｇに与えられる制御電圧により負荷への通断電
を制御するようになっている。
【００２８】次に、本実施例の作用について説明する。
パワーＭＯＳＦＥＴ１０１は、ゲート端子Ｇに制御電圧
が与えられていないオフ状態においては、図示しない誘
導性負荷を介してドレイン端子Ｄに電源電圧がドレイン
電圧として印加されている。そして、このドレイン電圧
はツェナーダイオード群１１５にも与えられるようにな
る。ツェナーダイオード群１１５のブレークダウン電圧
Ｖｚは、この状態でブレークダウンしないように電源電
圧よりも高い値に設定されており、したがって、ゲート
端子Ｇの電位はドレイン電圧によって変動しないように
なっている。
【００２９】さて、上述の状態においては、ドレイン端
子Ｄとソース端子Ｓとの間に印加された電源電圧は、シ
リコン基板１０２とｐ形拡散領域１０３，１０４，１０
５との間のｐｎ接合に逆方向に印加されると共に、ツェ
ナーダイオード群１１５を構成する等電位プレート１１
３ａないし１１３ｃおよび素子部１１２ａないし１１２
ｃに印加されている。この場合、等電位プレート１１３
ｃには、表面電極１２０，ｎ形拡散領域１０７およびシ
リコン基板１０２を介してドレイン端子Ｄに接続されて
いることから略同じ電圧が印加されるようになってい
る。
【００３０】そして、シリコン基板１０２とｐ形拡散領
域１０３，１０４，１０５とのｐｎ接合部分には、シリ
コン基板１０２の不純物濃度が低く設定してあることに
より、ドレイン電圧に応じた幅の空乏層がｐｎ接合面か
ら遠ざかる方向にシリコン基板１０２側に大きく広が
り、この空乏層部分でほとんどのドレイン電圧を分担す
ることになる。
【００３１】このとき、シリコン基板１０２の上部にお
いては、ツェナーダイオード群１１５の各ツェナーダイ
オード対１１４の接続段数に応じた電位が分布するの
で、等電位プレート１１３ａないし１１３ｃのそれぞれ
は、ドレイン端子Ｄに印加された電位から等電位プレー
ト１１３ｃから１１３ａに順次中間の電位を分担するこ
とになり、これらの下部にシリコン酸化膜１１０を介し
て形成されている空乏層の電位分布に対して電位差が小
さくなるようになる。
【００３２】したがって、シリコン酸化膜１１０におい
ては、ｐ形拡散領域１０４，１０５の外周部からｎ形拡
散領域１０７に至る領域の上下面間に印加される電圧が
低下することにより、電界強度を低くすることができ
る。これにより、従来と同じ絶縁破壊強度を有するシリ
コン酸化膜１１０で、複数のツェナーダイオード対１１
４からなるツェナーダイオード群１１５に対する絶縁破
壊の信頼性を実質的に向上させることができる。換言す
れば、ツェナーダイオード群１１５のブレークダウン電
圧Ｖｚをさらに大きい値に設定することができることに
なる。
【００３３】さて、パワーＭＯＳＦＥＴ１０１において
は、ゲート端子Ｇにオン動作の制御電圧が印加される
と、ゲート電極１０９に印加された電圧がゲート酸化膜
１０８を介してｐ形拡散領域１０３に印加され、その部
分にチャンネルが形成されてドレイン端子Ｄとソース端
子Ｓとの間が導通状態となって誘導性負荷に通電するよ
うになる。
【００３４】そして、ゲート端子Ｇにオフ動作の制御電
圧が印加されるとｐ形拡散領域１０３のチャンネルがな
くなってドレイン端子Ｄとソース端子Ｓとの間が遮断状
態となる。そして、これにより誘導性負荷への通電が遮
断されるが、このとき、パワーＭＯＳＦＥＴ１０１のド
レイン端子Ｄには誘導性負荷に発生するフライバック電
圧が印加されるようになる。このフライバック電圧が電
源電圧よりも高くツェナーダイオード群１１５のブレー
クダウン電圧Ｖｚを超えるときには、ゲート端子Ｇにフ
ライバック電圧からブレークダウン電圧Ｖｚを引いた電
圧が印加されるようになる。すると、パワーＭＯＳＦＥ
Ｔ１０１は、そのゲート電圧により再びオンして通電状
態となり、誘導性負荷のフライバックエネルギを吸収す
るようになる。これにより、パワーＭＯＳＦＥＴ１０１
が、フライバック電圧により過電圧破壊するのを防止し
ているのである。
【００３５】このような本実施例によれば、複数のツェ
ナーダイオード対１１４からなるツェナーダイオード群
１１５を設けてパワーＭＯＳＦＥＴ１０１を過電圧破壊
から防止する構成とする場合に、ツェナーダイオード群
１１５の複数のツェナーダイオード対１１４を構成する
多結晶シリコンの素子部１１２ａないし１１２ｃとこれ
らを電気的に接続する等電位プレート１１３ａないし１
１３ｃを形成したので、ツェナーダイオード群１１５の
下部のシリコン酸化膜１１０の膜厚方向の電位差を低下
させることができる。これにより、シリコン酸化膜１１
０の実質的な絶縁破壊強度を向上させることができ、換
言すれば、ツェナーダイオード群１１５のブレークダウ
ン電圧Ｖｚをさらに大きくすることができる。
【００３６】さて、発明者は、上述の構成による耐圧向
上の効果を図３に示す構造モデルを用いて計算機により
シミュレーションを行って確認している。すなわち、図
３におけるシリコン基板ＳＵＢ（ｎ形不純物濃度を４×
１０１４ atm／ｃｍ３とし、厚さを６５μｍとする）は
シリコン基板１０２に相当するものとして設定している
もので、その上部主表面側の右端にはｐ形拡散領域１０
４，１０５に相当するｐ形拡散領域ＰＡを設けている。
また、シリコン基板ＳＵＢの上部主表面側の左端にはｎ
形拡散領域１０７に相当するｎ形拡散領域ＮＡを設けて
いる。
【００３７】シリコン基板ＳＵＢの主表面にはシリコン
酸化膜１１０に対応する厚さ０．８μｍ相当のシリコン
酸化膜ＳＩＯが配置されており、その上部にはゲートプ
レート１１１，等電位プレート１１３ａないし１１３ｃ
に相当する電極Ｅ０ないしＥ３が配置され、パワーＭＯ
ＳＦＥＴ１０１と同等の電位が外部から与えられるよう
になっている。なお、実際のパワーＭＯＳＦＥＴ１０１
においては、等電位プレート１１３ａないし１１３ｃの
それぞれの間にはツェナーダイオード対１１４が接続さ
れた状態に形成されているが、本シミュレーションにお
いては、ツェナーダイオード群１１５により各等電位プ
レート１１３ｂおよび１１３ｃに与えられる電圧を、所
定電圧を有する電源Ｖ１およびＶ２により電極Ｅ１およ
びＥ２にそれぞれ外部から与えるようにした。
【００３８】そして、シミュレーションにおいては、シ
リコン基板ＳＵＢの端子Ｄとｐ形拡散領域ＰＡの端子Ｓ
との間に、例えばＶ０として３８０Ｖの電圧を印加した
ときのシリコン基板ＳＵＢ内部の電位分布を計算してお
り、このとき、電源Ｖ１およびＶ２のそれぞれには、電
極Ｅ０−Ｅ１間，電極Ｅ１−Ｅ２間および電極Ｅ２−Ｅ
３間の電位差が等しくなるように設定した。
【００３９】この結果は、図４に示されている。すなわ
ち、図４には、シリコン基板ＳＵＢ内の電位分布を２０
Ｖ間隔の等電位線を示しており、各等電位線がシリコン
基板ＳＵＢの表面付近で空乏層を広げる方向に延びた状
態となってシリコン酸化膜ＳＩＯの上下面間の電位差が
低減されている。このときのシリコン酸化膜ＳＩＯの電
界強度の最大値は、図５に示すように、１ＭＶ／ｃｍ以
下であることがわかり、この値がシリコン酸化膜が絶縁
破壊を起こす臨界電界強度である７〜８ＭＶ／ｃｍより
も十分小さい値であり、信頼性の点ではまったく問題の
ないレベルであることがわかった。
【００４０】また、上述の構成において印加電圧Ｖ０を
増加したときには、図６に示すように、ｐ形拡散領域Ｐ
Ａとシリコン基板ＳＵＢとの間の耐圧が４１５Ｖ程度で
あることがわかった。この結果、パワーＭＯＳＦＥＴ１
０１のドレインＤとゲートＧとの間の耐圧がツェナーダ
イオード群１１５によるクランプ電圧である３８０Ｖよ
りも十分大きく、しかも、３８０Ｖ以上の電圧がドレイ
ンＤとゲートＧ間に印加されたときにはｐ形拡散領域Ｐ
Ａとシリコン基板ＳＵＢとによりなるｐｎ接合がブレー
クダウンすることなくツェナーダイオード群１１５がブ
レークダウンすることがわかる。
【００４１】発明者らは、さらに、上述のシミュレーシ
ョンにおいて、電源電圧Ｖ１およびＶ２の値を最適化し
てｐ形拡散領域ＰＡとシリコン基板ＳＵＢとの間のｐｎ
接合のブレークダウン電圧の上昇を計る試みを行ったと
ころ、例えば、電極Ｅ０−Ｅ１間の電位差，電極Ｅ１−
Ｅ２間の電位差および電極Ｅ２−Ｅ３間の電位差の比率
を１２：１９：２６としたときに、図７に示すように、
耐圧が４６０Ｖとなることがわかった。
【００４２】このことは、電源電圧Ｖ１およびＶ２に相
当する電圧を与えるツェナーダイオード群１１５のツェ
ナーダイオード対１１４の接続個数を調節して素子部１
１２ａないし１１２ｃの分担電圧を最適な値に設定する
ことで上述の耐圧４６０Ｖが得られることを示してい
る。
【００４３】このような本実施例によれば、ツェナーダ
イオード群１１５を設けてパワーＭＯＳＦＥＴ１０１を
過電圧破壊から防止する構成とする場合に、ツェナーダ
イオード群１１５を構成するための多結晶シリコンによ
る素子部１１２ａないし１１２ｃと等電位プレート１１
３ａないし１１３ｃを電気的に接続した状態に構成して
等電位プレート１１３ａないし１１３ｃにドレイン電極
Ｄとゲート電極Ｇとの間の印加電圧を適切に配分して電
位を持たせるようにしたので、シリコン基板１０２の主
表面に広がる空乏層の幅を広げるようにしてその電界強
度を低下させて耐圧を向上させると共に、シリコン酸化
膜１１０にかかる電位差を低下させて実質的な絶縁破壊
強度の向上を図ることができるようになる。
【００４４】なお、上記第１の実施例においては、ツェ
ナーダイオード群１１５として３８０Ｖのツェナー電圧
を有する構成としたが、これに限らず、ツェナーダイオ
ード対１１４の数を適切に増減して所望のツェナー電圧
ＶＺを設定する構成とすることができる。
【００４５】図８および図９は本発明の第２の実施例を
示すもので、以下、これについて説明する。図８は、第
１の半導体素子としてのパワーＭＯＳＦＥＴ３１の要部
を模式的な縦断面で示したもので、この図８において、
第１の導電形としてのｎ形に形成された半導体基板とし
てのシリコン基板３２は、ドレイン領域となるもので、
その裏面側に高不純物濃度のｎ形領域３２ａを有してい
る。シリコン基板３２の主表面３２ｂ側には、中央部
（図中右方側）にセルを形成する多数のｐ形拡散領域３
３が設けられると共にそれら多数のｐ形拡散領域３３を
取囲むようにして同じくｐ形拡散領域３４が形成されて
いる。このｐ形拡散領域３４の外周部には所定間隔を存
してこれを包囲するようにｐ形の不純物が拡散されたリ
ング状拡散領域３５が形成されている。
【００４６】セルを形成するｐ形拡散領域３３のそれぞ
れの内部にはソース領域となるｎ形の不純物が高濃度で
拡散されたｎ形拡散領域３６が形成されている。また、
主表面３２ｂの周縁部にはチャンネルストッパを兼用し
たコンタクト用の高濃度のｎ形拡散領域３７が形成され
ている。ゲート酸化膜３８は、隣接するｐ形拡散領域３
３の間およびｐ形拡散領域３３とｐ形拡散領域３４との
間に跨がるように形成されており、その上部には多結晶
シリコンからなるゲート電極３９が配設されている。そ
して、ゲート電極３９は、与えられたゲート電圧に応じ
て、ｐ形拡散領域３３上層部にチャンネル領域を形成す
るようになっている。
【００４７】主表面３２ｂのｐ形拡散領域３４から高濃
度ｎ形拡散領域３７までの領域には絶縁膜としてのシリ
コン酸化膜４０がこれらを覆うように形成されている。
このシリコン酸化膜４０上には、内周側に位置して接続
用電極４１が形成されており、外周側に位置して多結晶
シリコン薄膜層４２が形成されている。接続用電極４１
はゲート電極３９と電気的に接続される。また、多結晶
シリコン薄膜層４２は、内周側から外周側に向かってリ
ング状に順次ｎ形，ｐ形，ｎ形領域４２ａ，４２ｂ，４
２ｃとなるように不純物を導入形成しており、これによ
り２つのｐｎ接合を有する構成となっている。そして、
これら２のｐｎ接合により所定電圧Ｖｚでブレークダウ
ンする２個のツェナーダイオード４３，４４を逆方向に
直列接続した構成としている。
【００４８】シリコン酸化膜４０上およびゲート酸化膜
３８上には、それぞれ多結晶シリコン薄膜層４２および
ゲート電極３９を覆うようにして絶縁性を有するＢＰＳ
Ｇ（ボロン・リン入りのシリコンガラス）保護膜４５が
形成されている。これらＢＰＳＧ保護膜４５の所定部位
には電気的接触をとるための窓部４５ａ，４５ｂ，４５
ｃが形成されている。
【００４９】そして、上述のｐ形拡散領域３３，ｎ形拡
散領域３６およびｐ形拡散領域３４は表面電極４６によ
り電気的に接続されており、接続用電極４１と多結晶シ
リコン薄膜層４２のｎ形不純物領域４２ａとの間は表面
電極４７により電気的に接続され、多結晶シリコン薄膜
層４２のｎ形不純物領域４２ｃとｎ形拡散領域３７との
間は表面電極４８により電気的に接続されている。そし
て、ソース端子Ｓは表面電極４６に接続され、ゲート端
子Ｇはゲート電極３９および接続用電極４１に接続さ
れ、ドレイン端子Ｄはシリコン基板３２の裏面側に形成
された表面電極４９に接続されている。なお、ｐ形のリ
ング状拡散領域３５は何れの表面電極４６，４７あるい
は４８とも接続されない状態に設けられ、したがって、
電気的にはフローティング（浮動）な状態に設けられて
いる。
【００５０】図９は、電気的な構成を示すもので、ツェ
ナーダイオード４３および４４を逆方向の極性で直列に
接続した回路がパワーＭＯＳＦＥＴ３１のゲート端子Ｇ
とドレイン端子Ｄとの間に接続された構成となってい
る。そして、パワーＭＯＳＦＥＴ３１は、例えば、ドレ
イン端子Ｄが誘導性負荷を介して正の電源端子に接続さ
れ、ソース端子Ｓがアースされた状態で、ゲート端子Ｇ
に与えられる制御電圧により負荷への通断電を制御する
ようになっている。
【００５１】次に、本実施例の作用について説明する。
パワーＭＯＳＦＥＴ３１は、ゲート端子Ｇに制御電圧が
与えられていないオフ状態においては、図示しない誘導
性負荷を介してドレイン端子Ｄに電源電圧がドレイン電
圧として印加されている。そして、このドレイン電圧は
ツェナーダイオード４３，４４の直列回路にも与えられ
るようになる。ツェナーダイオード４３，４４のブレー
クダウン電圧Ｖｚは、この状態でブレークダウンしない
ように電源電圧よりも高い値に設定されており、したが
って、ゲート端子Ｇの電位はドレイン電圧によって変動
しないようになっている。
【００５２】さて、上述の状態においては、ドレイン端
子Ｄとソース端子Ｓとの間に印加された電源電圧は、シ
リコン基板３２とｐ形拡散領域３３，３４との間のｐｎ
接合に逆方向に印加されると共に、ツェナーダイオード
４４を構成するｎ形領域４２ｃとｐ形領域４２ｂとの間
に印加されている。この場合、ｎ形領域４２ｃには、表
面電極４８，ｎ形拡散領域３７およびシリコン基板３２
を介してドレイン端子Ｄと略同じ電圧が印加されてい
る。
【００５３】そして、シリコン基板３２とｐ形拡散領域
３３，３４とのｐｎ接合部分には、ドレイン電圧に応じ
た幅の空乏層がｐｎ接合面から遠ざかる方向にシリコン
基板３２側に大きく広がっており、この空乏層部分でほ
とんどのドレイン電圧を分担している。このときリング
状拡散領域３５においては、電位が固定されていないの
で、その電位はシリコン基板３２とｐ形拡散領域３４の
ｐｎ接合面から広がる空乏層が到達した部分での電位に
依存する。つまり、リング状拡散領域３５の電位は、ド
レイン電圧（電源電圧）よりも低くソース電圧（アー
ス）よりも高い値になるのである。
【００５４】これにより、リング状拡散領域３５の上方
に位置するシリコン酸化膜４０の下面側には略リング状
拡散領域３５の電圧が印加されることになる。一方、シ
リコン酸化膜４０の上面側に位置する多結晶シリコン薄
膜層４２のｎ形領域４２ｃには上述のように略ドレイン
電圧が印加されているので、この部分においてはシリコ
ン酸化膜４０の膜厚方向にかかる電圧がドレイン電圧よ
りも低い電圧となる。また、多結晶シリコン薄膜層４２
のｐ形領域４２ｂおよびｎ形領域４２ａは略アース電位
となっているので、その部分においてはシリコン酸化膜
４０の膜厚方向にかかる電圧がドレイン電圧よりも低い
電圧となる。
【００５５】そして、リング状拡散領域３５の配置位置
を適当に選ぶことにより、その膜厚方向に印加される電
圧を、ドレイン端子Ｄとソース端子Ｓとの間にかかる電
圧の略中間の値に設定することができる。これにより、
従来と同じ絶縁破壊強度を有するシリコン酸化膜４０
で、ツェナーダイオード４３，４４に対する絶縁破壊の
信頼性を実質的に向上させることができる。換言すれ
ば、ツェナーダイオード４３，４４のブレークダウン電
圧Ｖｚをさらに大きい値に設定することができることに
なる。
【００５６】さて、パワーＭＯＳＦＥＴ３１は、ゲート
端子Ｇにオン動作の制御電圧が印加されると、ゲート電
極３９に印加された電圧がゲート酸化膜３８を介してｐ
形拡散領域３３に印加され、その部分にチャンネルが形
成されてドレイン端子Ｄとソース端子Ｓとの間が導通状
態となって誘導性負荷に通電するようになる。
【００５７】そして、ゲート端子Ｇにオフ動作の制御電
圧が印加されるとｐ形拡散領域３３のチャンネルがなく
なってドレイン端子Ｄとソース端子Ｓとの間が遮断状態
となる。そして、これにより誘導性負荷への通電が遮断
されるが、このとき、パワーＭＯＳＦＥＴ３１のドレイ
ン端子Ｄには誘導性負荷に発生するフライバック電圧が
印加されるようになる。このフライバック電圧が電源電
圧よりも高くツェナーダイオード４３のブレークダウン
電圧Ｖｚを超えるときには、ゲート端子Ｇにフライバッ
ク電圧からブレークダウン電圧Ｖｚを引いた電圧が印加
されるようになる。すると、パワーＭＯＳＦＥＴ３１
は、そのゲート電圧により再びオンして通電状態とな
り、誘導性負荷のフライバックエネルギを吸収するよう
になる。これにより、パワーＭＯＳＦＥＴ３１が、フラ
イバック電圧により過電圧破壊するのを防止しているの
である。
【００５８】このような本実施例によれば、ツェナーダ
イオード４３，４４を設けてパワーＭＯＳＦＥＴ３１を
過電圧破壊から防止する構成とする場合に、ツェナーダ
イオード４３，４４を構成する多結晶シリコン薄膜層４
２の下部のシリコン基板３２の主表面３２ｂにリング状
拡散領域３５を形成したので、リング状拡散領域３５の
電位をドレイン端子Ｄとソース端子Ｓとの間の電位に設
定することができ、多結晶シリコン薄膜層４２の下部の
シリコン酸化膜４０の膜厚方向の電位差を低下させるこ
とができる。これにより、シリコン酸化膜４０の実質的
な絶縁破壊強度を向上させることができ、換言すれば、
ツェナーダイオード４３，４４のブレークダウン電圧Ｖ
ｚをさらに大きくすることができる。
【００５９】なお、上記実施例においては、ツェナーダ
イオード４３，４４を多結晶シリコン薄膜層４２をｎ
形，ｐ形，ｎ形の３つの領域４２ａ，４２ｂ，４２ｃに
より形成したが、これに限らず、例えば、ｐ形，ｎ形，
ｐ形の３つの領域により２つのツェナーダイオードを形
成するようにしても良い。
【００６０】図１０ないし図１２は本発明の第３の実施
例を示すもので、以下、これについて説明する。図１０
は高耐圧のｎチャンネルパワーＭＯＳＦＥＴ５０の要部
を断面にして示す斜視図である。この図１０において、
半導体基板としてのｎ形のシリコン基板５１は、下部層
に高不純物濃度のｎ形領域５１ａを有し、上面側の主表
面５１ｂにはセルを形成する多数のｐ形拡散領域５２お
よびそれらを囲むようにしてｐ形拡散領域５３が形成さ
れている。ｐ形拡散領域５３の外周部には所定間隔を存
してこれを包囲するようにｐ形の不純物が拡散された例
えば４つのリング状拡散領域５４ａないし５４ｄが形成
されている。この場合、４つのリング状拡散領域５４ａ
ないし５４ｄは、パワーＭＯＳＦＥＴ５０を高耐圧構造
とするために設けられる所謂ガードリングと呼ばれるも
のである。
【００６１】セルを形成するｐ形拡散領域５２のそれぞ
れの内部にはソース領域となるｎ形の不純物が高濃度で
拡散されたｎ形拡散領域５５が形成されている。また、
主表面５１ｂの周縁部にはチャンネルストッパを兼用し
たコンタクト用の高濃度のｎ形拡散領域５６が形成され
ている。ゲート酸化膜５７は、隣接するｐ形拡散領域５
２の間およびｐ形拡散領域５２とｐ形拡散領域５３との
間に跨がるように形成されており、その上部には多結晶
シリコンからなるゲート電極５８が配設されている。そ
して、ゲート電極５８は、与えられたゲート電圧に応じ
て、ｐ形拡散領域５２上層部にチャンネル領域を形成す
るようになっている。
【００６２】主表面５１ｂのｐ形拡散領域５３からｎ形
拡散領域５６に至る領域には絶縁膜としてのシリコン酸
化膜５９がこれらを覆うように形成されている。このシ
リコン酸化膜５９上には、内周側に位置してゲート電極
５８が接続用電極部６０として延出形成されており、そ
の外周側には第２の半導体素子としてのツェナーダイオ
ード群６１を構成する多結晶シリコン薄膜層６２が形成
されている。
【００６３】この多結晶シリコン薄膜層６２は、ｐ形拡
散領域５３とリング状拡散領域５４ａとの間，各リング
状拡散領域５４ａないし５４ｄ間，リング状拡散領域５
４ｄと高濃度ｎ形拡散領域５６との間の跨った部分のそ
れぞれに形成された接続部６２ａと、各リング状拡散領
域５４ａないし５４ｄ上に形成された素子部６２ｂとか
らなる。
【００６４】そして、多結晶シリコン薄膜層６２の接続
部６２ａは不純物によりｎ形領域に形成されている。ま
た、素子部６２ｂは、リング状拡散領域５４ａないし５
４ｄの周方向に沿ってそれぞれ例えばツェナーダイオー
ドが逆方向に直列に接続されたツェナーダイオード対６
１ａが１５対ずつ形成されるようにｐ形領域およびｎ形
領域が順次設けられている。そして、このような素子部
６２ｂをさらに順次直列に接続するように、その両端部
において隣接する接続部６２ａに連結されている。これ
により、合計６０対のツェナーダイオード対６１ａが直
列に接続された構成のツェナーダイオード群６１が形成
されている。
【００６５】この場合、ツェナーダイオード対６１ａ
は、例えば、ブレークダウン電圧Ｖｚが６Ｖに設定され
ており、ツェナーダイオード群６１全体ではブレークダ
ウン電圧ＶＺが３６０Ｖとなるように設定されている。
【００６６】シリコン酸化膜５９上およびゲート酸化膜
５７上には、多結晶シリコン薄膜層６２およびゲート電
極５８を覆うようにして絶縁性を有するＢＰＳＧ（ボロ
ンリン入りのシリコンガラス）保護膜６３が形成されて
いる。これらＢＰＳＧ保護膜４５の所定部位には電気的
接触をとるための窓部が形成されている。上述のｐ形拡
散領域５２，ｎ形拡散領域５５およびｐ形拡散領域５３
は表面電極６４により電気的に接続されており、接続用
電極部６０と多結晶シリコン薄膜層６２の内周側の接続
部６２ａとの間は表面電極６５により電気的に接続さ
れ、多結晶シリコン薄膜層６２の外周側の接続部６２ａ
とｎ形拡散領域５６との間は表面電極６６により電気的
に接続されている。
【００６７】そして、ソース端子Ｓは表面電極６４に接
続され、ゲート端子Ｇはゲート電極５８および接続用電
極部６０に接続され、ドレイン端子Ｄはシリコン基板５
１の裏面側に形成された表面電極６７に接続されてい
る。なお、４つのｐ形のリング状拡散領域５４ａないし
５４ｄは何れの表面電極６４，６５，６６あるいは６７
とも接続されない状態に設けられ、したがって、電気的
にはフローティング（浮動）な状態となっている。ま
た、電気的な構成は、第１の実施例と同様に、パワーＭ
ＯＳＦＥＴ５０のドレイン端子Ｄとゲート端子Ｇとの間
に、６０対のツェナーダイオード対６１ａを直列接続し
たツェナーダイオード群６１が接続された状態になされ
ている。
【００６８】上記構成によれば、第２の実施例と同様に
してドレイン端子Ｄとソース端子Ｓとの間に過大な電圧
が印加されると、ツェナーダイオード群６１がブレーク
ダウンしてゲート端子Ｇに電圧が印加され、これにより
パワーＭＯＳＦＥＴ５０がオンするようになって過電圧
破壊が防止されるようになる。
【００６９】また、通常の電源電圧がドレイン端子Ｄと
ソース端子Ｓとの間に印加されている状態では、ツェナ
ーダイオード群６１がブレークダウンしない状態となっ
ており、ゲート端子Ｇに制御電圧が印加されていなけれ
ばパワーＭＯＳＦＥＴ５０はオフ状態を保持する。この
場合、ｐ形拡散領域５２，５３とシリコン基板５１との
間のｐｎ接合には、印加電圧によりシリコン基板５１側
に空乏層が広がっており、各リング状拡散領域５４ａな
いし５４ｄはその空乏層が到達したときの電位になるの
で、後述するように、内周側のリング状拡散領域５４ａ
から外周側のリング状拡散領域５４ｄに向かって順次段
階的に電位が大きくなる。
【００７０】一方、前述のようにツェナーダイオード群
６１を構成する多結晶シリコン薄膜層６２においては、
各素子部６２ｂにかかる電圧が内周側から外周側に向け
て順次電位が大きくなっていく。このとき、各素子部６
２ｂの下方に配置されたリング状拡散領域５４ａないし
５４ｄが順次段階的に電位が大きくなるので、シリコン
酸化膜５９の上下面間つまり膜厚方向にかかる電位差が
電源電圧よりも小さくなる。したがって、シリコン酸化
膜５９の絶縁破壊に対する耐量に余裕ができるようにな
り、実質的に絶縁破壊耐量が向上したことになる。換言
すれば、ツェナーダイオード群６１の耐圧をさらに上げ
ることもできるようになる。
【００７１】さて、発明者は、上述の各リング状拡散領
域５４ａないし５４ｄにかかる電位を、図１１に示すモ
デルを用いてシミュレーションした。すなわち、図１１
におけるシリコン基板Ｓｕｂ（ｎ形不純物濃度を１．５
×１０１４ atm／ｃｍ３とする）はシリコン基板５１に
相当するものであり、以下、ｐ形領域Ｐ０ないしＰ４
は、それぞれｐ形拡散領域５３，リング状拡散領域５４
ａないし５４ｄに相当し、ｎ形領域Ｎ１はｎ形拡散領域
５６に相当し、電極ＥＱＲは表面電極６６に相当するよ
うにそれぞれ不純物濃度および幾何学的配置状態をを合
わせた構成となっている。
【００７２】そして、シミュレーションにおいては、シ
リコン基板Ｓｕｂの端子Ｄとｐ形領域Ｐ０の端子Ｓとの
間に例えば４１５Ｖの電圧を印加したときの空乏層の広
がり状態からシリコン基板Ｓｕｂの主表面上の各点にお
ける電位分布を計算しており、その結果、図１２に示す
ような電位分布図が得られた。この結果から、シリコン
基板Ｓｕｂの主表面上においてはｐ形領域Ｐ０ないしＰ
４に向けて順次段階的に電位が大きくなっていることが
わかった。
【００７３】これにより、ｐ形領域Ｐ０ないしＰ４の間
隔を最適化することにより、それらの電位を、多結晶シ
リコン薄膜層６２の各素子部６２ｂの電位に近い大きさ
に設定することができるので、本実施例の構成における
シリコン酸化膜５９の膜厚方向にかかる電位差を小さく
することができ、絶縁破壊耐量を実質的に向上させるこ
とができるのである。したがって、このように設定する
ことで、逆に、シリコン酸化膜５９の絶縁破壊耐量の範
囲内でさらにツェナーダイオード群６１のブレークダウ
ン電圧を大きい値に設定することもできるようになる。
【００７４】このような第３の実施例によれば、ツェナ
ーダイオード群６１を構成する多結晶シリコン薄膜層６
２の各素子部６２ｂを、ガードリングとしての４つのリ
ング状拡散領域５４ａないし５４ｄのそれぞれの上方部
に配置するようにしたので、主表面５１ｂと多結晶シリ
コン薄膜層６２との間に介在されるシリコン酸化膜５９
の膜厚方向に印加される電位差を極力低減することがで
き、実質的な絶縁破壊耐量が向上し、ツェナーダイオー
ド群６１により設定するブレークダウン電圧ＶＺをさら
に高い値とすることができる。
【００７５】なお、上記第３の実施例においては、ツェ
ナーダイオード群６１として６０対のツェナーダイオー
ド対６１ａを設ける構成としたが、これに限らず、ツェ
ナーダイオード対６１ａの数をさらに増やしても良い
し、少なくしても良い。
【００７６】また、上記第３の実施例においては、ツェ
ナーダイオード群６１をひとつ設けた構成の場合につい
て説明したが、これに限らず、例えば、リング状拡散領
域５４ａないし５４ｄの形成領域の全周に渡って複数の
ツェナーダイオード群６１を並列に配置形成することも
できる。そして、この場合には、ツェナーダイオード群
６１の電流容量を増大させることができるので、大電流
の電流容量に対応したパワーＭＯＳＦＥＴにも利用する
ことができるようになる。
【００７７】図１３および図１４は本発明の第４の実施
例を示すもので、以下、第３の実施例と異なる部分につ
いて説明する。すなわち、図１３において、ツェナーダ
イオード群６１を形成している各素子部６２ｂの中間部
位に、これらの各素子部６２ｂとシリコン酸化膜５９を
介した下部に位置するリング状拡散領域５４ａないし５
４ｄとを電気的に接続する導通電極８１を設けている点
が第３の実施例と異なるところである。
【００７８】図１４はひとつの素子部６２ｂを周方向に
そった断面で示した図で、例えばその素子部６２ｂの中
間部位に、ＢＰＳＧ保護膜６３，多結晶シリコン薄膜層
６２およびシリコン酸化膜５９を貫通するようにコンタ
クトホール８２を形成し、シリコン基板５１内に形成さ
れたリング状拡散領域５４ａないし５４ｄを露出させ
る。また、このコンタクトホール８２の両側に位置する
多結晶シリコン薄膜層６２にはＢＰＳＧ保護膜６３を開
口して露出させたコンタクトホール８３を形成する。導
通電極８１はコンタクトホール８２および８３の両者を
上部から覆うようにアルミニウム蒸着等およびフォトリ
ソグラフィにより形成する。
【００７９】これにより、各リング状拡散領域５４ａな
いし５４ｄは、導通電極８１を介してそれぞれツェナー
ダイオード群６１を構成する素子部６２ｂの中間部位と
導通状態となることにより、その部分のツェナーダイオ
ード対６１ａと同電位に保持されるようになる。
【００８０】したがって、このような第４の実施例によ
れば、導通電極８１を設ける部分のツェナーダイオード
対６１ａが分担する電圧をシミュレーションにより得ら
れた電圧値に等しくなるように設定することにより、シ
リコン酸化膜５９の膜厚方向にかかる電位差を所定以下
に抑制することができ、シリコン酸化膜５９の信頼性の
向上を図ることができるようになる。また、同様にし
て、分担電圧を適切に設定することにより、ｐ形拡散領
域５３とシリコン基板５１との間のｐｎ接合の逆方向耐
圧つまり、ドレインＤとゲートＧとの間の逆方向耐圧を
調整して最適な値に設定することができるようになるも
のである。
【００８１】なお、上記各実施例においては、第１の半
導体素子としてｎチャンネルのパワーＭＯＳＦＥＴ３
１，５０あるいは１０１を用いた場合について説明した
が、これに限らず、例えば、ｐチャンネルのパワーＭＯ
ＳＦＥＴに適用しても良いし、あるいは、パワーＭＯＳ
ＦＥＴに限らず、バイポーラトランジスタやＩＧＢＴ
（絶縁ゲート形バイポーラトランジスタ）などの半導体
素子に適用することもできる。
【００８２】さらに、上記各実施例においては、第２の
半導体素子として、ツェナーダイオード４３，４４ある
いはツェナーダイオード群６１，１１５を用いた場合に
ついて説明したが、これに限らず、例えば、抵抗体を第
２の半導体素子として有する構成のものに適用すること
もできる。
【００８３】
【発明の効果】以上説明したように、本発明の絶縁分離
形半導体装置によれば、次のような効果を得ることがで
きる。すなわち、請求項１記載の絶縁分離形半導体装置
によれば、絶縁膜上に設ける第２の半導体素子を不純物
拡散領域の周縁部分で前記第１の半導体素子の端子間に
印加される電圧によって中間的な電位が与えられた領域
に位置して形成し、第１の半導体素子の端子間に電気的
に接続するように構成したので、絶縁膜上の第２の半導
体素子の端子に印加されている電圧と、絶縁膜の下面側
に印加されている電圧との電位差を、前記半導体基板と
不純物拡散領域との間に印加されている電圧よりも小さ
くすることができ、これにより、絶縁膜の厚さ方向の電
位差が低下されることになり、実質的に絶縁膜の絶縁破
壊に対する信頼性を向上させることができ、換言すれ
ば、第２の半導体素子への印加電圧をさらに大きく設定
することができるという優れた効果を奏する。
【００８４】請求項２記載の絶縁分離形半導体装置によ
れば、第２の半導体素子が形成される領域として、前記
第１の半導体素子に与えられた電圧で発生する空乏層領
域としたので、絶縁膜上の第２の半導体素子の端子に印
加されている電圧と、絶縁膜の下面側の空乏層領域が分
担している電圧との電位差を、前記半導体基板と不純物
拡散領域との間に印加されている電圧よりも小さくする
ことができ、これにより、上述同様の効果を得ることが
できる。 請求項３記載の絶縁分離型半導体装置によれ
ば、絶縁膜上に設ける第２の半導体素子を、半導体基板
の主表面に形成した第２導電形のリング状拡散領域の上
方部に位置して形成するようにしたので、第２の半導体
素子の下部に絶縁膜を介して位置するリング状拡散領域
の電位が第１の半導体素子の不純物拡散領域の電位と半
導体基板の電位との中間の電位に設定されるので、絶縁
膜の膜厚方向に印加される電位差を低下させることがで
き、これにより、絶縁膜の実質的な絶縁破壊耐量を向上
させたのと等価になり、換言すれば、第２の半導体素子
の端子電圧をさらに高い電圧に設定することができるよ
うになるという優れた効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す要部を模式的な断
面で表した斜視図
【図２】電気的構成図
【図３】シミュレーションモデルの模式的な縦断側面図
【図４】シミュレーションにより求めたシリコン基板内
部の電位分布図
【図５】シミュレーションにより求めたシリコン酸化膜
の電界強度分布図
【図６】シミュレーションにより求めた耐圧特性（逆方
向電流特性）図
【図７】電源電圧Ｖ１，Ｖ２を最適化したときの図６相
当図
【図８】本発明の第２の実施例を示す要部の模式的な縦
断側面図
【図９】図２相当図
【図１０】本発明の第３の実施例を示す図１相当図
【図１１】図３相当図
【図１２】シミュレーションにより求めた各部の電圧分
担を示す分布図
【図１３】本発明の第４の実施例を示す図１０相当図
【図１４】ツェナーダイオード群を構成する素子部の周
方向に沿った縦断側面図
【図１５】従来例を示す図８相当図
【符号の説明】
１０１はパワーＭＯＳＦＥＴ（第１の半導体素子）、１
０２はシリコン基板（半導体基板）、１０２ａはｎ形高
不純物濃度領域、１０２ｂは主表面、１０３はｐ形拡散
領域、１０４，１０５はｐ形拡散領域、１０６はｎ形拡
散領域、１０７は高濃度ｎ形拡散領域、１０８はゲート
酸化膜、１０９はゲート電極、１１０はシリコン酸化膜
（絶縁膜）、１１１はゲートプレート、１１２ａないし
１１２ｃは素子部、１１３ａないし１１３ｃは等電位プ
レート、１１４はツェナーダイオード対（第２の半導体
素子）、１１５はツェナーダイオード群、１１６はＢＰ
ＳＧ保護膜、１１７，１１８，１１９，１２０は表面電
極、３１はパワーＭＯＳＦＥＴ（第１の半導体素子）、
３２はシリコン基板（半導体基板）、３２ａはｎ形高不
純物濃度領域、３２ｂは主表面、３３はｐ形拡散領域、
３４はｐ形拡散領域、３５はリング状拡散領域、３６は
ｎ形拡散領域、３７は高濃度ｎ形拡散領域、３８はゲー
ト酸化膜、３９はゲート電極、４０はシリコン酸化膜
（絶縁膜）、４１は接続用電極、４２は多結晶シリコン
薄膜層、４３，４４はツェナーダイオード（第２の半導
体素子）、４６，４７，４８，４９は表面電極、５０は
パワーＭＯＳＦＥＴ（第１の半導体素子）、５１はシリ
コン基板（半導体基板）、５２，５３はｐ形拡散領域、
５４ａないし５４ｄはリング状拡散領域、５５はｎ形拡
散領域、５７はゲート酸化膜、５８はゲート電極、５９
はシリコン酸化膜（絶縁膜）、６１はツェナーダイオー
ド群（第２の半導体素子）、６２は多結晶シリコン薄膜
層、６２ｂは素子部、６４，６５，６６，６７は表面電
極、８１は導通電極、８２，８３はコンタクトホールで
ある。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−73970（ＪＰ，Ａ) 特開 昭58−84461（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１導電形の半導体基板およびその主表
    面に形成された第２導電形の不純物拡散領域を含んで構
    成される第１の半導体素子と、 前記半導体基板の主表面を覆う絶縁膜と、 この絶縁膜上の前記不純物拡散領域の周縁部分で前記第
    １の半導体素子の端子間に印加される電圧によって中間
    的な電位が与えられた領域に位置して形成され前記第１
    の半導体素子の端子間に電気的に接続された第２の半導
    体素子とからなる絶縁分離形半導体装置。
  2. 【請求項２】 前記第２の半導体素子が形成される領域
    は、前記第１の半導体素子に与えられた電圧で発生する
    空乏層領域であることを特徴とする請求項１記載の絶縁
    分離型半導体装置。
  3. 【請求項３】 前記半導体基板の主表面に前記不純物拡
    散領域の周縁と所定間隔を存して包囲するように形成さ
    れた前記第２導電形のリング状拡散領域を設け、 前記第２の半導体素子を前記リング状拡散領域の上部に
    位置して形成したことを特徴とする請求項２記載の絶縁
    分離形半導体装置。
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