JPS5825264A - 絶縁ゲート型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明Ｆｉ飴緑ゲート型半導体装置および七の製法に関
するうさらに詳しくは、本発明はゲート絶縁膜の静電破
壊防止のために用いられる保護素子を有する絶縁ゲート
型電界効果トランジスタとその製法に関する。

なお、以下の説明において、絶縁ゲート型電界効果トラ
ンジスタをＭＯＢＩＰ１ｇ丁と言う。

一般に、保護素子、例えば保護ダイオードはＭＯ８１１
Ｆ］ＥｉＴが形成されている半導体基板内に設けられて
いるう ところが、半導体基板をドレイン領域として動作させる
構造のＭＯ８Ｆ１丁（以下、たて型ＭＯ８ＦＥＴと言う
。）にそのような保護ダイオード全役けた組合には、寄
生トランジスタによるサイリスタ動作か生じてそのたて
型ＭＯＢＦＸＴが永久破壊を起Ｃ丁という実用上大きな
障害となることがわかった。

本発明の目的は、上記サイリスタ動作が全く生じない新
規な絶縁ゲート型千尋体装置訃よびその製法を提供する
ことにある。

上記目的を達成するための本発明によれば、絶縁ゲート
型電界効果トランジスタのゲート絶縁膜′に保護するた
めの保護素子が七の絶縁ゲート型電界効果トランジスタ
のゲート電極と同じ千尋体層より成り、かつ一体に形成
されていることを特徴としている。

以下、本発明の絶縁ゲート型半導体装置を具体的実施例
【用いて説明する。

第１図は本発明の一実施例で、Ｎチャンネル−たて型Ｍ
Ｏ８Ｆ１丁の断面図である。

同図にシいて、矢印ム方向は半導体ペレットの中央部分
であって、七の中央部分圧はたて型Ｍ０８１ＰＩＴの主
−ｇ！部が構成されている。一方、矢印Ｂ方向は半導体
ベレットの周辺部分である。第１図に示されたたて型Ｍ
ＯＢＩＭＴによれば、Ｍ＋型型溝導体Ｍ＋＋シリコン）
基板１の一生表面にＮ−型半導体（Ｍ−型シリコン）層
２がエピタキシャル成長によって形成されている。これ
らＮ＋＋半導体基板１ならびにＭ−型半導体層２はＭ０
８７１テのドレイン領域として働く。このＮ−型半導体
層２内には選択的にＰ型ウェル（Ｗ・１１）領域３．３
０．３１が形成されている。図に示されたＰ型ウェル領
域３．３０．３１は互いに独立分離されたものである。

Ｐ型ウェル領域３０．３１内にはこのｐＨウェル領域３
０．３１よりも浅いＰＷ領域３００・３１０が多結晶子
導体いわゆる多結晶シリコンより成るゲート電極９によ
って自己整合形成されている。そして、このＰ＋型領域
３００．３１０内にはｗ！ｌ！領域５がゲート電極９に
対して自己整合形成されている。このＭ　Ｗ領域５がｍ
ｏａｙ１丁のソース領域として働くつそしてさらＫ、Ｍ
＋型領領域５らびにＰ　　Ｗｌｌ域３００．３１０には
層間絶縁膜、例えばりン拳シリケートガラス膜五〇の開
孔を通してアルミニウム等の金属より成るソース電極５
ｔＩＸ接続されている。

上記Ｐａｌ領域３００，３１０の表面はそのゲート電極
９に与えられる電圧によりて肩−型半導体層（ドレイン
領域）５とＭ　Ｗ領域（ソース領域）５とｔつなぐＮチ
ャンネル層か形ｇｉれる。

すなわち、本発明のたて型ｍｏｓｙｍテＯ基本構造は、
Ｈ−型半導体層２．Ｐ　　ｍｌ領域３００゜３１０、ｍ
ｌ　　型領域５、ゲート絶縁膜７訃よびゲ−ト電極９よ
り成っているう とＣろで、上記Ｐ型ウェル領域３０．３１社、それぞれ
Ｎ−型半導体層２とＰ　型領域３００シよびＮ−型半導
体層２とＰ　　ＩＦ！ＩＩ域３１０との間のＰ１１１０
０耐圧（ドレイン耐圧）ｔ−向上させるために設けられ
たものである。すなわち、Ｐ　　Ｍ１領Ｊｄ３００．３
１０はチャンネル長（ドレイン・ソース間の距離）ｔ−
決定づける一つの要素であり、チャンネル長を小さくす
るために浅く形成される・このため、上記ｐＮ接合の曲
部は電界集中を起こしやすく低い電圧でブレークダウン
してしまう。

仁れを防止するためＫＰ　　型領域３００．３１０よシ
も深いＰ型ウェル領域３０．３１を設けることによって
、上記ＰＭ接合の！１１部に）ける電界集中をやわらぐ
ている。

次に、Ｐ型ウェル領域３内にはＰ型コンタクト領域４が
選択的に形成されている。仁のＰ　型コンタクト領域４
はＰ　型領域３００．３１０と同時に形成逃れる。そし
て、仁のＰ　Ｉｌコンタクト領域４に対してソース電極
８が接続されている。

特に、このソース電極は左側［ｉ？いて、Ｐ型ウェル領
域３よりもは夛出して形成されて、夏−型半導体層２と
Ｐ型ウェル領域３との闇のＰＭ接合の耐圧を同上させる
工夫がなされているうこの２！ｌ！ウエル領域２の表面
には、フィールド絶縁膜（フィールド８１０冨農）６が
形成され、そして−ｔ″のフィールド飴縁膜６の表面Ｋ
Ｆｉ保ｓＩｉ素子として使用する多結晶半導体（多結晶
シリコン）層１１．％形威されているうセして、この多
結晶シリコン層８は図から明らかなようにゲート電極９
と連続的に形成されている。保護素子として使用する多
結晶半導体層８はＮ　型半導体１１８ｍ、８ｂと、これ
らＭ＋型型半体体部８ａ＋　８ｂに狭さまれ＊ＰＩＩＰ
導体１ｌｌ１８ｃとより構成されている。セして、上記
Ｍ＋型型半体体部１とＰＩＩ半導体ＩＩ８　ｃとの間、
ならび忙上記Ｎｌｌ牛導体１１１８ｍ）　−＆　Ｐ澱半
導体郁８Ｃとの間にそれぞれ形成されたＰＭｍＦ合か上
記ＭＯｇＰＩＴの保護素子ｔｅＭｔする。すなわち、多
結晶半導体層８はバッタ゛・ツ・バックダイオードを構
成する。上記ｐｍ半導体１１１１　ａ　ｉｊ、Ｐａ１ｆ
Ｉ埴３００，３１０ならびにＰ型コンタクト領域４ｔ−
形成する時のボロン不純物のドーピングによってＰＷ化
石れる、このドーピングは、例えばイオン打込みによっ
て連凧される。そして、この時のイオン打込みエネルギ
ー＃１７５　Ｋ・マ、イオンドーズ量は８　Ｘ　１０　
”　”　ａ　ｔｒＵｎ８　／　ｊ１１度テアル。一方、
上記Ｍ　　Ｉｌ＃−導体＠８＆、ＢｂｌｄＭ　　型領域
（ソース領域）５を形成する時のリンネ鈍物のドーピン
グによってＩＩＩ化されろうこのドーピングもイオン打
込みによって達成される。そして、この時のイオン打込
みエネルギーｕ４０に・Ｖ、１．４Ｘ１０”　＆ｔＯｆ
ｆｉ８　／ｄ　４度である。上記Ｎ１型半導体部ｆＥａ
ｆＣはＱンシリケートガラスｊｌ［１０の開孔を通して
ソース電極８が＠Ｉ！されている。ヤして、上記Ｍａｌ
半導体９８１＞Ｋはリンシリケートガラス膜１０ｆｆｉ
ｉ孔を遥してゲート電極Ｇが接続されている。このゲー
ト電極Ｇ＃ｉソース電極Ｂと同様属材料よシ厄るドレイ
ン電極りが形成されてｂる。

なお、Ｈ型領域５０ならびにガードリング電極ＧＲはチ
ャンネルストッパ−０１型半導体層２０表面に形成され
る寄生チャンネルｔ−訃さえる手段）である。この舅　
型領域５０はＭ　Ｉｌ領域５と同時に形成される。また
、Ｐ　型領域４０はＭＯＪｉＰＫＴの特性に関与しない
スクライプ領域である。スクライプ領域とは半導体ウェ
ーハの状態から複数の半導体ペレットに分割する時にけ
がき等が入れられる部分を言う。このけかｔｋｔ容島に
するためにはスクライプ領域表面上にフィールドＳ＊＊
を残さ々いようにすることが必要とされる。そして、こ
のフィールド絶ｓｎの除去は工穆数憂増加させることな
ぐ達成することが望ましい。

本実施例ではこの点が考慮されている。すなわち、本実
施例のスクライブ領域社ソースコンタクト郁と同じマス
ク処遇が施されている。したがって、？　＋　型コンタ
クト１域４シよびＰ　型領域３００゜３１０と同じ深さ
のＰｍｌ領域４０かＮ−型半導体層２内に形成される。

本実ｍ例に訃いて、各層（または各層）０寸法等は以下
の通シである。

Ｎ−型半導体層２・・・−・比抵抗＝２００”　０１１
　＃厚さ＝３５μｍ。

Ｐ型つェル慎域３．３０．３１・・・・・・深さ：１０
Ｐｍ　。

ｐ”ｕ慢域４０．３００，３１０．Ｐ　　型コンタクト
領域番・・・・−・深さ：５μｍ。

Ｍ＋型領領域５５０−・・・・深さ二１μｍ。

フィールド絶縁ｊ１６−−−−−−厚さ：１．２ｐｍ−
１．５μｍ。

ゲート絶縁膜７−−−−−厚’ｇ：０．１２ｐｍ＋多結
晶半導体層８．ゲート電極９−・・・・厚さ二〇、４５
μｍ。

リンシリケートガラス膜１０・・・・・・厚さ：０．５
μｍ。

ソース電極Ｓ、ゲート電極Ｇ、ガードリング電極ＧＲ−
・・−・厚さ：４．０１ｍ ＃！１図に示したたて型Ｍｏ５ｙｘτは第２図に示す等
価回路を構成する。９２図にかいて、ＰＤが保護素子と
しての機能をはたすバック０ツ０バツクダイオードであ
る。このバック・ツ・バックダイオードＦＤは［１図に
示した多結晶半導体層８によって構成されている。そし
てさらに、バック・ツ・バックダイオードＦＤ中のダイ
オードＤ１は第１図に示したＭ　型半導体層ａｂと２重
半導体部８Ｃとよシ構！ｉｔされ、ダイオードＤ−は＃
１図に示したＰＷ牛半導＠ｇｏとＭ”ｌｌｌ牛体体部８
１より構成されている。

第１図に示した保鏝累子丁なわち多結晶半導体層８　（
８ｍ　＋　８　ｂ　＊　８　ｃ　）ならびにゲート電極
（多結晶半導体層）９は第３図に示すように半導体ペレ
ット１００の！！図面上形成されている。この第３図に
シいて、まず、ゲート電＠９が点線枠内全体にかいてハ
ニカムコア形Ｈの如きメツシエ状に形成されている。そ
して、このゲート電極９を取〕囲んで半導体ペレツ）１
０００周辺に多結晶半導体層８が形成されている。

さらに、上記多結晶半導体層８ならびにゲート電極９が
形成され′＃、早瑯体ベレン）１００表面上には＃Ｉ４
図に示すよ５にゲート電＠Ｇ、−ソース電極Ｂそしてガ
ードリング電極ＧＲが形成されている。なシ、第４図に
おいて、ＧＰ訃よびｓｐはそれぞれワイヤーが接続され
るゲート電極引き出し用ボンデイングバツドシよびソー
ス電極引き出し用ポンディングパッドである。ワイヤー
のボンダビリティを向上させるために、これらポンディ
ングパッドＧＰ、ＨＦ直下には＃！３図よ〕明らかなよ
うに多結晶半導体層が形成されていない。

次に、第５図および第６図を用いて上記保護素子を詳し
く説明する。

５ＩＩＳ図は第１図に示した保護素子（多結晶半導体層
８）部分の拡大断面図である。この図において、ダイオ
ードＤＢ　　ｒ　ＤＢの耐圧紘ＰＷ半導体郁８ｃの不純
物＃１度によって決定されるために、このＰ型半導体層
　８　ａ　ｔ−形成するための不純物ドープ量（ボロン
不純物のドープ量）が重要となる。

本発明者等の実験によれば、この不純物ドープ量に関し
て次のことが明らかとなった。

不純物ドープ量が１０”　ａｔｏｍｓ／−以下の場合、
ダイオードＤ＠’　ｅ　Ｄ雪に対して大きな１列抵抗が
付加され、また、ダイオードＤ１ｗＤ１の耐圧はパンチ
ヌル−現象によシ決定されゐ。このため、耐破壊電流が
極変に低下する。言らに、ダイオードＤｌ、Ｄ、の耐圧
は加工精度に依存してシャ、そのパラツ中が大である。

したがって、上記不純物ドープ量（１０”　ａｔｏｍｓ
　／−以下）は実用に供しない。一方、不純物ドープ量
が１０”ａｔｏ鳳−７２以上の場合、ダイオードＤ１ｅ
Ｄ１の耐圧が低くなるとともにリーク電流が増大し、や
はシ実用に供しない。

したがって、不純物ドープ量ａｌＯ”〜１０１０１８Ｂ
ｔｏ／ｉｆ）範囲か最も好ましい。この範囲の不純物ド
ープ量によって得られたＰ型半導体層８０　Ｏ不純物ｍ
Ｗｕ　１０　”　６　ｔｏｗｓ　／　ｄ〜ｌ　Ｑ”　”
６ｔｏｍθ／ｃ１ｄ　　の範囲であった。この範囲の不
純物ドープ量ＦｉＭ０８ＦＥＴのＰ　型領域３００゜３
１０′ｇ！：形成する場合には埋一致してｉる。したか
って、前記したようにＰ型半導体１１ｉ８ｅはＰ＋型領
域３００，３１０と同時に形成できる・なお・Ｈ＋型型
半体体部８ａ、８ｂを形成する大めの不純物ドープ量は
１０１”　ａｔｏｍｇ　１５ｇ　　（不純物濃度２−５
　Ｘ　１０”　ａｔｏｌｌｓｉ　／（、ｄ　）以上とし
た。

本実施例によれに１前記したようにＰ型半導体部８ｃへ
の不純物ドープ量は８Ｘ１０”ａｔｏｍｓ／−で、Ｍ　
　ｍ＃！！導体部８ａ、８ｂへの不純物ドープ量は１．
４　Ｘ　１　Ｇ’　＠ａｔｏｍｓ　／　ｃｙｍ　テある
（、ｃｏ時。

電極日と電極Ｇとの間の電流−電圧特性ｔ−１１１１定
し九ところ、第６図に示すように順方向１と逆方向Ｒと
の波形ははけ原点対称となってｓＰシ、耐圧は±１８Ｖ
であった。すなわち、本実施例の保護素子ＦｉＭＯｇＦ
１丁の保ｓｉ素子として充分動作する。

したがって、本実施例によれば、以上の理由により前記
した本発明の目的を達成することができろう すなわち、保護素子は、第１−１第３図および第５図か
ら明らかなように半導体基板内に形成されておらず、絶
縁膜上に形成されているつしたがって本実ＩＩＡｆｌの
たて１１Ｍ０ａＦＩＴは＋４リスｌ動作が生じることが
ないため信頼性が高くなるうさらに、本実施例は以下の
効果が得゛られる。

（１）本実施例において、保護素子とＭＯ８１ＰＩＣ’
ｒのゲート電極とはＩＦ５図からよシ一層珊解場れるよ
うに多結晶半導体層によシ一体的に形成されている。し
たがって、保護素子とゲート電極とｔＳ続する九めの特
別な手段が省略され、半導体チップ面積の増大を招くシ
七れがなくなるつまた、纂７図に示すようｘｘｐｇ＃合
Ｊ　１　　＋　Ｊ　Ｈは峙ンダ状に形成され、それらの
接合断面は露出していない、したがって、保護素子の特
性劣化を防止することができる。

（２）　　多結晶半導体層からなる保護素子はゲート絶
縁膜（８１０，）の厚さよりも厚い絶縁膜（フィールド
絶縁膜６辻に形成されているのて、七〇保護累子に対し
てドレイン電圧による電界効果０影響をなくすことかで
きる。したがって、信１１１１Ｆ的に安定な保護素子を
祷ることができる。

すなわち、もし、保護素子かゲート絶縁膜のような薄い
絶縁膜上に形Ｈ，逼れていると、保−素子が１−型半導
体層２に加わる電圧（ドレイン電圧）によって電界効果
Ｏ影響を受灯ることになる。つｔ夛、保Ｓ累子自身が逆
ｍｏａｙｍτとして動作することになる。このため、保
護素子はＭ０８１１テのゲート絶縁膜を保護する機能が
そこなわれる。ところが、本実施例の場合、保Ｓ票子は
厚いフィールド絶縁属上に形Ｈ，されて−ゐため、ドレ
イン電圧による電界効果の影響管受けにくくなる。

（３ン　　多結晶半導体層からなる保護素子のｍ１ｌｌ
（第１図に水塔れ良ＰＷ半導体部テ）とＰ−型半導体層
との間はゲート絶縁膜よ都充分厚％ｆｈａ縁膜（フィー
ルドＩｌ！！緑膜６）が形成されているＯで、その絶縁
属−＃ｔＳ靜電破壊してしまうことがない。

（４）第１図のＦｉｌウェル慎域３ｔ−股轢ることによ
ってゲート電極Ｇと半導体基板１０他主面（裏面）に形
ｇされたドレイン電極りとの間の寄生容量（帰還容量）
をへらす仁とができる。

すなわち−もし、このｐｇクエル領域３がない場合、ゲ
ート電＠Ｇとドレイン電極りとの間にはフィールドＩ！
１ＩＩＪＩ６訃よびゲート絶縁膜１０存在によプ大きな
寄生容量か存在することにな９好ましくない。一方、ソ
ース電極８に接続された上記Ｐ型ウェル領域−の存在に
よって、フィールド絶縁膜６シよびゲート絶縁膜７０寄
生容量は実質的にゲート電極Ｇとドレイン電極ｐとの聞
く存在しなくなる。したがって、こ０Ｐａｌウエル領域
ｓＯ存在によってｍｏｓｙｍテＯ電気的特性は向上する
。

（５）　　上記Ｉ’ｌｌウェル領域３が設けられたこ七
によって保護素子に対してドレイン電圧による電界効果
の影響會より一層なくすことができる。

上記実施ＳＯたて＠ｍｏｓｙｍ＋ｔは＄　８　ａ図〜第
１Ｉｈ図を参照して説明した以下Ｏ方法により形ｓｃさ
れる。

（４）Ｍ”ｇ８１基坂（＋ブストレート）１上に１９８
１層２をエピタキシャル成長する（第８ａ図参照） （ロ）表面熱酸化による酸化膜（［ＨＯ，）　１　＠ｌ
形成し一層してフィールドＳｔ−のこして選択エッチし
た後、酸化膜（フィールド酸化ＩＩ）・ｔマスクにして
ボロンのイオン打込みｔＳ＜行１ｋｈ、ｙ瀝ウェル領域
２１．３０１形属す為。１ｋか、イオン打込み後、ひき
伸し拡散他層すゐ友めＰｆｉクエル領域３・３１０の表
面には熱酸化膜（ａｔｏ電）６亀。

６ｂが形ｇ１九る（第８ｂ図参照）。

（０）　　ゲート酸化膜が＊ｇされるところの菖−型８
ｉ層２シよびＰＷウェル領域３０の−Ｓｔ露出するため
に酸化膜６．６ａｉ−選択的に除去する。

同時に、７１１コンタクト領域が形ｇ−ｆｉれるところ
のＰ型ウェル領域３上の酸化膜ｓｂおよびＭ＋型領領域
チャンネルストッパー）が形ｌＬされるところのｐｍｍ
ｉ層２上の酸化膜６も選択的Ｋ１１ｌ去する（總Ｂｏ図
参照）。

に）露出されたＰＩｌウェル領域３．３０ならびにＰ−
型８１層２０表面に熱酸化によ〕薄い酸化膜７．７ｍ、
７ｂｌ形属する（第８ｄ図参ＩＩ）、なお、酸化膜１の
みがＭＯ８ν罵！のゲート酸化膜としての役目を性たす
。

（・）　酸化膜６および酸化ｊｌＩ７　ｅ　７　ａ　ｅ
　７　ｂ面に８１を気相よりデポジットして多結晶ａｉ
層を形成し、そして七〇多結晶８１層を選択的に除去し
てゲート電極・および保護素子となる多結晶１１層Ｂを
形成する（第Ｂ・図参ＩＩＩ）。

（ｆ）多結晶８１層８．１１管マスクとしてボーｙ打込
み、そして引伸し拡散を行い、Ｍｏｌ？１テＯチャンネ
ル都となる前記ウェルｌｌ竣３・よ珈も洩いｐ”　ｉｇ
ｍａ域３００を形威すゐ。こ０時、多結晶Ｂ１層８．・
内にもボロンｌ導入され、ｃの多結晶８１層Ｂ、９はｙ
ｐｍ化される−また、薄い酸化膜７ａｆ通してｐｇウェ
ル領域３内にもボーンが打込まれｐＨコンタクト領域４
がｊｉ１ｇ″ｇれる（第＠ｆ図参照）。なシ、薄い酸化
膜１１上に紘ホトレジストｌ［ＰｆｆｔＩＸ被着堪れ、
そｏｗｖｈ酸化膜７ｔｌ下ＯＮ　　１１ａｉ層２内にポ
ａｙ−ＩＩＸ打込まれないようにしている。

（２）ホトレジスト膜１１および多結晶ｓｉ層書を−Ｖ
スクとして酸化１１７．７１ｅを選択的に診斎し、Ｐ”
Ｉｌ領域３００訃［ＦＩ−１１１１層ｓｔｌｌ）ｍする
。七して、露出したＰ　Ｉｌ領域３００および１−１１
ａｉ層２０１１１ｉＫ９ｙｌイオン打込みし、七して引
伸し拡散を行な−、Ｉ＋置領域ｓｅｅｍする（第８ｇ図
参ｍ１ｌｌ）。以上ｑ↓うに、ＭＯ−ν１！は２重拡散
自己整合（ＤＯｔｚ）ｌ＠］）ｌｆｆｕｓｌｏｎＳ・１
ｆ−ムｌｉｇｎｍ・１ｔ）Ｋよって形成される。なお、
この工鵬で多結晶８１層８．９内にもリンが導入路れ冨
　型半導体ｓ８ａ、８ｂ、９が形成てれるつこの結果、
ｌｒＰＭ構造を有する倫−素子が得られる。また、ζＯ
工糧でｙ−型Ｓ１層２内に今ヤンネルストッパー用のＭ
％域ＳＯが同時に形成される。

（ｈ）　　Ｉ−型８１層２上全体にＰ２Ｏ（リンク９ケ
ートガラス）１０１被着する。こＯ後、ｐｓｅ膜１０の
コンタクト本トエツチを行なう。そして、アル建二つふ
蒸着を行った後、アルオニつ五層のパターンエッチ上行
い、ソース電極ａ、ｚ−ト電極Ｇおよびガードリング電
極ＣｋＲｔ形票する（＃ｌＢｈ図参ＩＩ）。

以上の方法によって保−素子ｔ−有するたてＷＭＯＢＩ
ＩＭＴが完成する。

上記した本発明のＭＯ８Ｐ］ＩＴｔ形成する方法社保饅
素子を形属するための特別なｌ−が全く不要であるとい
う効果ｔもたらす。

なお、上記方法にシいて、ＰａＧ膜１０【普着するｌ１
ｍＫ多結晶ｇｉ層Ｂ、・Ｏ表面ｔ−酸化し、その表面に
薄い酸化膜を形成してシ〈とよい、＃９図は上記薄い酸
化膜が形ｊｉＩｌｃされた保−素子Ｏ拡大断面図である
。すなわち、薄−酸化＠（ａｔＧ−膜）１３で保護素子
の２３１接合ｚ１．ｚｌならびにその端ｉＩＩ會覆うこ
とによって、保−素子Ｏもれ電流、耐圧ならびに電流特
性の劣化を紡止する仁とができる。

ｉ九、上記方法では多結晶ｇｔ層８へＯボーンドープを
チャンネル部形成と同時に全一に行なった鳩舎（工１１
Ｆ）参１１）Ｋついて説明したが、七〇工＠（うに訃−
て＆される多結晶１１１層８へＯボロン導入は第１Ｏ図
に示すように歩結晶１１層畠表面にホトレジストｊ［１
４を形属し、優分的にボーン導入してＰａｌ半導半導体
１１８漆ｔ漆属もよい。

特にこの方法を採用すれば、１１ｍ１半導体ｓＢ＆・８
ｂの抵抗を充分低くすることがで［＆。

次に本発明に係、ａｌｉｎ素子の変形例を以下に説明す
る。

変形例１： 保護素子のブレークダウン時ｏｔｓｉ容量を得るためＫ
ＰＩＩＩ合Ｏ対同長を長くすることが好オしいか、七〇
ための手段として１１１１ｍ１ｋ示すように多結晶８１
層にｓｔｙるＰＭｍ合Ｊ＊ｅＪｍＯ形状をひだ状にする
。こＯようにすることでＰｊｌ警合対向画積が増大し、
ダイオード耐圧が安定に得られるとと４ｈＫゲート保護
効果が大きいことが期待できる。なお、こＯようＫＰＭ
接合対岡ＩＩｔひだ状に形成する仁とはリング状の場合
に＠らず、接合断面をオーブンにした場合、例えば直線
状の場合においても適合できる。

変形例２： これまでの実施例の説明では多結晶Ｂｉ層を利用した保
護素子は１ｉＰＮ接合ｔ−ａける場合會例に２つ０ＰＩ
Ｉ接合ダイオードｔ−Ｓ成している。しかし、これに限
定堪れるものではなく、例えば亀１２図に示すようＫＪ
！ｌ縁ｓ６上に形属し九多結晶Ｂ１層８に」腫及びＰＩ
ｌ不純物の選択的ドープによってＮ”ｌｌ牛半導＠Ｂａ
、ｓｊ、ａｂとＩ’ｌ１手導体−ｍｌ構造の保護素子と
してもよい。第１１１１１は上記Ｍ”−Ｐ−夏“−Ｐ−
１＋構遺０ＩＩ−素子な造の保−素子を有するＭＯ１１
？ｌテの等価回路を示して−る。

上記実施例はすべて菖チャンネμたてｍＭＯＢ１１！に
つ−て違ぺて−る。しかし、本発明はこれＫＷＩｋ’Ｍ
石れゐものではなく、ｒチャンネル−たて＠ＭＯｔｌｌ
Ｂテに４適用可能である。Ｐチャンネル−たて１１Ｍ０
ａｌＦ］ｌＴＯ場合、上記実施ＩＩＯ導電ｌｌが全く逆
に＆るだけであ）、基本構造は璽チャンネル−たてｌｌ
ＭＯｇＦＩＴと変わるところｔＩＸｔｋい。

【図面の簡単な説明】

回向は全て本発明による絶縁ゲート亭導体装置の実施例
を示す。第１ｍは１チャｙネル−たて鳳Ｍ　Ｏｔ＊　ｙ
　ｘ　Ｔ　ｏｌ！１１＃＠Ｗｉ、　第Ｚ　ｍＢ本発明に
４１にる厘チャンネル−たてｉｇｎｏａνＸｔＯ啼価ａ
路図、第３１！！は４１１１３１１！子の位置を示す半
導体チップ全体の平面図、第４図は完成時Ｏ電極配置を
示すチップ全体平面図、第５図は保護素子となる多結晶
８１層のｌｌｌＦｒＷｊＪ図、第６図は保護素子の電流
−電圧特性曲一図、第７図は保護素子とＭＯ８７ｍＴの
ゲート電極とＯＳＳを示す概略斜面図、ｐＢａ図〜第Ｂ
ｈ図は本発明によるたて形ＭＯ８Ｆ１丁の製造プロセス
ｏｔｖｔ示す工１１断面図、第９図拡他の方法によって
形成された保護素子を示す部分断面図、纂１０図社他の
方法によって形成する保護素子【示す一部工糧＃面図、
第１１！１μ保護素子の変形例【示す概略斜面図、第１
２囚は保護素子の他の変形ガを示す部分１ｌＦｒｌｌｉ
ＷＡ１第１３図は保Ｓ素子の他の＊形ｆＩを示す概略斜
面図、第１４図は＃Ｅ１３図に対応する璽チャンネル−
たてＩＩＭＯａｙＸＴｏ勢価回路図である。 １・・・Ｍ＋型半導体基板、２−）Ｉ−型手導体層、３
．３０．３ｌ−Ｆｉｌウェル領域、多・・・Ｐ　型コン
タクト領域、５・−Ｎ　　ｍ！領領域６・−フィールド
絶縁膜、７・・−ゲート絶ａ膜、８・・・多結晶半導体
層（多結晶８１層）、８ｍ、８ｂ−・・Ｉ　　ｗ半導体
部、ｇ　ｏ　−Ｐ型半導体部、９・・・多結晶半導体層
（ゲー）１１．４１）、１０・・・リン・シリケートΦ
ガラス膜、１１．１４・・・ホトレジスト膜、ｓｏ−＊
ｍ＠域（チャンネルストッパー）、３００．３１０・・
・Ｃ型領域（チャンネルＩＩ） Ｂ・・・ソース電極、Ｄ・・・ドレイン電極、Ｇ・・・
ゲートｔ［、ＧＫ・・・ガードリング電極。 第　　３　　図 第　　４　　図 第　　５　　図 Ｖ（Ｖ） 第　　７　図 第８ｈ図 第８反図 第８ｃ図 第８１図 第　　９　　図 第１０図 第１１図 第１２図 第１３図 第１４図

Claims (1)

1. 【特許請求の範囲】 １、絶縁ゲート型電界効果トランジスタのゲート絶縁膜
   會保鏝するための保護素子がその絶縁ゲート型電界効果
   トランジスタのゲート電極と同じ半導体層より成シ、か
   つ一体に形成されていること全特徴とする絶縁ゲート型
   半導体装置。 ２−　第１導電型半導体基体をドレイン部をし、該ドレ
   イン部内に設けられたｔａ２導電型領域ｔチャンネル部
   とし、該チャンネル部内に設けられた第１導電型領域を
   ソース部とし、ソース・ドレイン部間のチャンネル部上
   にゲート絶縁膜を介して設けられ九半導体層からなるゲ
   ート電極′に′４Ｉｉする絶縁ゲート型電界効果トラン
   ジスタと、このトランジスタのゲート電極に対する保護
   素子とｔ有する絶縁ゲート型子導体装置であって、前記
   保護素子は前記基体上に絶縁１ＩＸｔ−介して設けられ
   、かつＰＫ接合を構成した半導体層よりｓｔｂ、その半
   導体層は前記ケート電極の半導体層と一体に形成されて
   いることを特徴とする絶縁ゲート型半導体装置。 ３、前記保護素子を構成する半導体層は前記ゲート絶縁
   膜よりも厚い絶縁膜上に形成されている特許請求の範１
   １１８２項に記載の絶縁ゲート置半導体装置つ ４、前記保護素子ｔａｇする半導体層に訃いて、前記ｐ
   Ｈ接合の接合１ｉＷｋ面が露出しないように形成されて
   いる特許請求の範ｉ！１１１１２項に記載の絶縁ゲート
   型半導体装置。 ＆　前記保護素子管構成する半導体層直下の半導体基体
   内には他の第２導電ＷＩＩ域か形成され、かつ、その領
   域は前記第１導電型領域に電気的に接続されている特許
   請求の範ｍ第２項に記載の絶縁ゲート屋半導体装置。 ６、　ドレイン部となる第１導電層半導体基体表面に第
   １の絶縁膜部と七れよ）４薄い第２の絶縁膜部とを有す
   る絶縁膜上形成する工程。 第１の絶縁膜部よに第１半導体Ｓｔ第２の絶縁膜部上に
   ＃Ｉ２半導体ｓｔ−それぞれ形成する工程。 上記第２半導体部の一部ｆ−ｔスクとして半導体基体内
   ＫｆＪＩＬ２導電蓋の不純物を導入し、チャンネル部と
   なる第２導電型儒域を形成するとともに上記ｔｐ１半導
   体部内に上記飢２導電型の不純物を導入する１穆。 上記ＩＩ２半導体部の一部をｉスフとして上記第２導電
   型領域内に第１導電型の不純物【導入し、ソース部とな
   る第１導電型儒域を形成するとともに第２半導体部内に
   選択的に上記第１導電型の不純物を導入し、七の第２半
   導体部内に保護素子として動作させるＰＩ３合を形成す
   る１寝、より成る仁とを特徴とする絶縁ゲート型半導体
   装置の製法。 ７−　　＠９１記第２導電ＳＯ不純物導入量は１０”ａ
   ｔｏｍｓ／−〜１Ｇ”ａｔｏ鳳８／−の範囲内である特
   許請求の範囲第６項に記載の絶縁ゲート型半導体装置。