JP2906148B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- 239000000758 substrate Substances 0.000 claims description 61
- 238000010586 diagram Methods 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
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- 239000000969 carrier Substances 0.000 description 2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、NMOS,PMOS又はCMOS回路で構成されるダイ
ナミックRAM,スタティックRAM,マイクロプロセッサ等の
半導体集積回路に関するものである。
ナミックRAM,スタティックRAM,マイクロプロセッサ等の
半導体集積回路に関するものである。
（従来の技術） この種の従来の半導体集積回路について、第４図の要
部回路図により、説明する。
部回路図により、説明する。
第４図（ａ）において、半導体集積回路は、１点鎖線
でそれぞれ囲んで示した複数のＮチャネルMOSトランジ
スタ（以下NMOSと称す）あるいは複数のＰチャネルトラ
ンジスタ（以下PMOSと称す）で構成されたNMOS回路１お
よびPMOS回路２と、外部電源電圧VCCより数Ｖ低い作動
用電圧を供給するための、電源端子３に接続された降圧
回路４と、上記のNMOSとPMOSで構成されるCMOS回路の低
レベル側とNMOS5を介して接続される接地端子６と、ｐ
形半導体基板に負の電圧を供給するための基板バイアス
発生回路７とから構成されている。なお、上記の負圧回
路４の出力側はPMOS8を介して上記のCMOS回路の高レベ
ル側に接続されている。
でそれぞれ囲んで示した複数のＮチャネルMOSトランジ
スタ（以下NMOSと称す）あるいは複数のＰチャネルトラ
ンジスタ（以下PMOSと称す）で構成されたNMOS回路１お
よびPMOS回路２と、外部電源電圧VCCより数Ｖ低い作動
用電圧を供給するための、電源端子３に接続された降圧
回路４と、上記のNMOSとPMOSで構成されるCMOS回路の低
レベル側とNMOS5を介して接続される接地端子６と、ｐ
形半導体基板に負の電圧を供給するための基板バイアス
発生回路７とから構成されている。なお、上記の負圧回
路４の出力側はPMOS8を介して上記のCMOS回路の高レベ
ル側に接続されている。
第４図（ｂ）は、上記の基板バイアス発生回路７の内
部構成を示す回路図で、基板バイアス発生回路は、電源
端子３にリング発振器９を接続し、さらに、直列に接続
した２個のNMOS10および11の中間と上記のリンク発振器
９を増幅器12とコンデンサ13とを介して接続し、上記の
NMOS11のソースに、一端を接地した平滑用コンデンサ14
の他端と、上記のｐ形半導体基板の基板に接続されるチ
ャージポンピング回路で構成されている。
部構成を示す回路図で、基板バイアス発生回路は、電源
端子３にリング発振器９を接続し、さらに、直列に接続
した２個のNMOS10および11の中間と上記のリンク発振器
９を増幅器12とコンデンサ13とを介して接続し、上記の
NMOS11のソースに、一端を接地した平滑用コンデンサ14
の他端と、上記のｐ形半導体基板の基板に接続されるチ
ャージポンピング回路で構成されている。
（発明が解決しようとする課題） しかしながら、上記の降圧回路４および基板バイアス
発生回路７は、NMOS回路１およびPMOS回路２の負荷とし
て作用する半導体基板との接合容量の低減、基板バイア
ス効果係数の低減およびダイナミックRAMやスタティッ
クRAMで特に問題になる信号のアンダーシュートによる
半導体基板への電子の注入による誤動作の防止等のため
に設けたものであるが、前述のようにチャージポンピン
グ回路を用いた基板バイアス発生回路７は、電源電圧の
投入から動作が安定するまでの間は出力抵抗が非常に高
い状態になって、半導体基板に充分に逆バイアスを印加
しないため、半導体基板又はウエルはフローティングに
近い状態となってラッチアップを起しやすいという問題
があった。また、回路中の平滑回路部で発生する少数キ
ャリアもラッチアップのトリガとなり得るという問題も
あった。
発生回路７は、NMOS回路１およびPMOS回路２の負荷とし
て作用する半導体基板との接合容量の低減、基板バイア
ス効果係数の低減およびダイナミックRAMやスタティッ
クRAMで特に問題になる信号のアンダーシュートによる
半導体基板への電子の注入による誤動作の防止等のため
に設けたものであるが、前述のようにチャージポンピン
グ回路を用いた基板バイアス発生回路７は、電源電圧の
投入から動作が安定するまでの間は出力抵抗が非常に高
い状態になって、半導体基板に充分に逆バイアスを印加
しないため、半導体基板又はウエルはフローティングに
近い状態となってラッチアップを起しやすいという問題
があった。また、回路中の平滑回路部で発生する少数キ
ャリアもラッチアップのトリガとなり得るという問題も
あった。
また、基板バイアス発生回路７を作動させるリング発
振器９等の消費電流が、低消費電力化が必要なダイナミ
ックRAM回路では、大き過ぎるという問題があった。
振器９等の消費電流が、低消費電力化が必要なダイナミ
ックRAM回路では、大き過ぎるという問題があった。
さらに、基板バイアス発生回路７に必要な平滑用コン
デンサ14が広い面積を必要とし半導体チップ面積が制限
されているダイナミックRAM回路では小形化の障害にな
るという問題もあった。
デンサ14が広い面積を必要とし半導体チップ面積が制限
されているダイナミックRAM回路では小形化の障害にな
るという問題もあった。
本発明は上記の問題を解決するもので、チャージポン
ピング回路からなる基板バイアス発生回路７を用いる必
要のない半導体集積回路を提供するものである。
ピング回路からなる基板バイアス発生回路７を用いる必
要のない半導体集積回路を提供するものである。
（課題を解決するための手段） 上記の問題を解決するため、本発明は、半導体基板上
に集積したCMOS回路の論理の高レベル側の電圧を供給す
る前記半導体基板上に形成した第１の降圧回路と、ｎ形
半導体基板又はＮ−ウエルの電圧を電源端子から供給す
る手段と、前記CMOS回路の論理の低レベル側の電圧を供
給する前記半導体基板上に形成した第２の降圧回路と、
ｐ形半導体基板又はＰ−ウエルの電圧を接地端子から供
給する手段を備えたものである。また、前記第１の降圧
回路および第２の降圧回路は、共通の電源端子および共
通の接地端子を基準電位とすることが望ましい。
に集積したCMOS回路の論理の高レベル側の電圧を供給す
る前記半導体基板上に形成した第１の降圧回路と、ｎ形
半導体基板又はＮ−ウエルの電圧を電源端子から供給す
る手段と、前記CMOS回路の論理の低レベル側の電圧を供
給する前記半導体基板上に形成した第２の降圧回路と、
ｐ形半導体基板又はＰ−ウエルの電圧を接地端子から供
給する手段を備えたものである。また、前記第１の降圧
回路および第２の降圧回路は、共通の電源端子および共
通の接地端子を基準電位とすることが望ましい。
（作 用） 上記の構成により、半導体基板上に集積したCMOS回路
の論理の高レベル側の電圧は、前記半導体基板上に形成
された第１の降圧回路から供給され、また、低レベル側
の電圧は、第２の降圧回路から供給される。さらに、CM
OS回路用のPMOSが形成されるｎ形半導体基板又はＮ−ウ
エルの電圧を電源端子から供給し、NMOSが形成されるｐ
形半導体基板又はＰ−ウエルの電圧を接地端子から供給
することで、前記NMOS,PMOSの基板・ソース間に電位差
が発生し、基板バイアスが印加されたことと等価になっ
て、基板バイアス発生回路を用いずとも基板バイアスを
印加したことになる。
の論理の高レベル側の電圧は、前記半導体基板上に形成
された第１の降圧回路から供給され、また、低レベル側
の電圧は、第２の降圧回路から供給される。さらに、CM
OS回路用のPMOSが形成されるｎ形半導体基板又はＮ−ウ
エルの電圧を電源端子から供給し、NMOSが形成されるｐ
形半導体基板又はＰ−ウエルの電圧を接地端子から供給
することで、前記NMOS,PMOSの基板・ソース間に電位差
が発生し、基板バイアスが印加されたことと等価になっ
て、基板バイアス発生回路を用いずとも基板バイアスを
印加したことになる。
また、第１の降圧回路および第２の降圧回路の出力が
接続される内部電源線及び内部接地線が、外部の電源線
と外部接地線との片方から、又は両方から電源変動ノイ
ズを受けた時に、前記内部電源線と内部接地線の変動が
同相となり、それぞれの電位の絶対値は変動しても、両
者間の相対的な電位差の変動を抑えることで、論理レベ
ルのハイ側とロウ側の電位差が小さくなることにより論
理マージンを確保できる。
接続される内部電源線及び内部接地線が、外部の電源線
と外部接地線との片方から、又は両方から電源変動ノイ
ズを受けた時に、前記内部電源線と内部接地線の変動が
同相となり、それぞれの電位の絶対値は変動しても、両
者間の相対的な電位差の変動を抑えることで、論理レベ
ルのハイ側とロウ側の電位差が小さくなることにより論
理マージンを確保できる。
（実施例） 本発明による実施例を、第１図ないし第３図により説
明する。
明する。
第１図は本発明による半導体集積回路を説明するため
の回路構成例を示す回路図で、第４図に示した従来例と
異なる点は、電源端子３と、NMOS回路１およびPMOS回路
２が構成されるCMOSの高レベル側、すなわちPMOSのソー
スとが、PMOS8を介して接続されている点と、上記のCMO
Sの低レベル側、すなわちNMOSのドレインが、降圧回路
４の出力側に接続されている点と、NMOSのｐ形半導体基
板又はＰ−ウエルが接続端子６に直接接続されている点
の三点である。その他は従来例と変らないので、同じ構
成部品には同一符号を付して、その説明を省略する。
の回路構成例を示す回路図で、第４図に示した従来例と
異なる点は、電源端子３と、NMOS回路１およびPMOS回路
２が構成されるCMOSの高レベル側、すなわちPMOSのソー
スとが、PMOS8を介して接続されている点と、上記のCMO
Sの低レベル側、すなわちNMOSのドレインが、降圧回路
４の出力側に接続されている点と、NMOSのｐ形半導体基
板又はＰ−ウエルが接続端子６に直接接続されている点
の三点である。その他は従来例と変らないので、同じ構
成部品には同一符号を付して、その説明を省略する。
以上の構成により、MOS回路の電圧振幅は、次の
（１）式で示される。
（１）式で示される。
振幅電圧＝電源の電圧VCC−降圧回路の発生電圧VL …（１） 一方、ｐ形基板又はＰ−ウエル間と、NMOSのソース側
との電位差は、NMOSに基板バイアスとして印加されるも
ので、その電圧は次の（２）式で示される。
との電位差は、NMOSに基板バイアスとして印加されるも
ので、その電圧は次の（２）式で示される。
基板バイアス＝接地電圧VSS−降圧回路の発生電圧VL …（２） 上記の（１）式および（２）式の電圧値は、具体的に
は、電源電圧VCCが5V、降圧回路４の発生電圧VLが2V、
基板バイアスの印加電圧が−2Vという値に設定される。
は、電源電圧VCCが5V、降圧回路４の発生電圧VLが2V、
基板バイアスの印加電圧が−2Vという値に設定される。
以上のように、第１図に示した回路構成例によれば、
基板バイアス発生回路を用いなくとも、従来問題であっ
たラッチアップの問題、消費電力の問題および平滑用コ
ンデンサの所要面積の問題が解消する。
基板バイアス発生回路を用いなくとも、従来問題であっ
たラッチアップの問題、消費電力の問題および平滑用コ
ンデンサの所要面積の問題が解消する。
また、第２図は本発明による半導体集積回路を説明す
るための他の回路構成例を示す回路図で、第２図の回路
構成例が第１図に示した回路構成例と異なる点は、降圧
回路４の発生電圧VHが、上記のCMOS回路の論理の高レベ
ル側、すなわちPMOS回路２のソースに接続されている点
と、低レベル側、すなわちNMOS回路１のソースと、接地
端子６が、NMOS5を介して接続されている点である。
るための他の回路構成例を示す回路図で、第２図の回路
構成例が第１図に示した回路構成例と異なる点は、降圧
回路４の発生電圧VHが、上記のCMOS回路の論理の高レベ
ル側、すなわちPMOS回路２のソースに接続されている点
と、低レベル側、すなわちNMOS回路１のソースと、接地
端子６が、NMOS5を介して接続されている点である。
その他は変らないので、同じ構成部品には同一符号を
付して、その説明を省略する。
付して、その説明を省略する。
このような構成により、NMOSのｐ形半導体基板又はＰ
−ウエルの電圧は接地端子６の電圧VSSと、また、PMOS
のｎ形半導体基板又は、Ｎ−ウエルの電圧は、電源端子
３の電圧VCCとそれぞれ同電位となる。すなわち、MOS回
路の振幅電圧は、次の（３）式で示される。
−ウエルの電圧は接地端子６の電圧VSSと、また、PMOS
のｎ形半導体基板又は、Ｎ−ウエルの電圧は、電源端子
３の電圧VCCとそれぞれ同電位となる。すなわち、MOS回
路の振幅電圧は、次の（３）式で示される。
振幅電圧＝降圧回路の発生電圧VH−接地端子の電圧VSS …（３） また、ｎ形半導体基板又は、Ｎ−ウエル間と、PMOSの
ソースとの電位差は、PMOSに基板バイアスとして印加さ
れるもので、その電圧は、次の（４）式で示される。
ソースとの電位差は、PMOSに基板バイアスとして印加さ
れるもので、その電圧は、次の（４）式で示される。
基板バイアス＝電源電圧VCC−降圧回路の発生電圧VH …（４） 上記の（３）式および（４）式の電圧値は、具体的に
は、電源電圧VCCが5V,降圧回路４の発生電圧VHが3V,基
板バイアスの印加電圧が＋2Vという値を設定される。
は、電源電圧VCCが5V,降圧回路４の発生電圧VHが3V,基
板バイアスの印加電圧が＋2Vという値を設定される。
以上のように第２図に示した回路構成例によれば、ｎ
形半導体基板又はＮ−ウエル上に形成されたPMOSに、従
来例の基板バイアス発生回路７がなくても基板バイアス
が印加できる。
形半導体基板又はＮ−ウエル上に形成されたPMOSに、従
来例の基板バイアス発生回路７がなくても基板バイアス
が印加できる。
さらに、本発明の一実施例を、第１図および第２図の
回路構成例を参照して、第３図により説明する。同図に
おいて、本実施例が第１図および第２図の回路構成例と
異なる点は、２個の降圧回路4aおよび4bを設け、降圧回
路4aの発生電圧VHが、上記のCMOS回路の高レベル側、す
なわちPMOS回路２のソースに、また、降圧回路4bの発生
電圧VLが、上記のCMOS回路の低レベル側、すなわち、NM
OS回路１のソースに供給されている点である。その他は
変らないので、同じ構成部品には同一符号を付して、そ
の説明を省略する。
回路構成例を参照して、第３図により説明する。同図に
おいて、本実施例が第１図および第２図の回路構成例と
異なる点は、２個の降圧回路4aおよび4bを設け、降圧回
路4aの発生電圧VHが、上記のCMOS回路の高レベル側、す
なわちPMOS回路２のソースに、また、降圧回路4bの発生
電圧VLが、上記のCMOS回路の低レベル側、すなわち、NM
OS回路１のソースに供給されている点である。その他は
変らないので、同じ構成部品には同一符号を付して、そ
の説明を省略する。
このような構成によって、NMOSのｐ形半導体基板又は
Ｐ−ウエルの電圧は、接地端子６の電圧VSSと同電位
に、また、PMOSのｎ形半導体基板又はＮ−ウエルの電圧
は電源端子３の電圧VCCとそれぞれ同電位となる。
Ｐ−ウエルの電圧は、接地端子６の電圧VSSと同電位
に、また、PMOSのｎ形半導体基板又はＮ−ウエルの電圧
は電源端子３の電圧VCCとそれぞれ同電位となる。
従って、MOS回路の振幅電圧は、次の（５）式で示さ
れる。
れる。
振幅電圧＝降圧回路4aの発生電圧VH −降圧回路4bの発生電圧VL …（５） 基板バイアスは、ｐ形半導体基板又はＰ−ウエル上に
形成されるNMOSには、前記の（２）式で示される電圧
が、またｎ形半導体基板又はＮ−ウエル上に形成される
PMOSには、前記の（４）式で示される電圧が、それぞれ
印加される。
形成されるNMOSには、前記の（２）式で示される電圧
が、またｎ形半導体基板又はＮ−ウエル上に形成される
PMOSには、前記の（４）式で示される電圧が、それぞれ
印加される。
以上のように本実施例によれば、NMOSおよびPMOSに対
して、基板バイアス発生回路７がなくても、基板バイア
スが印加される。
して、基板バイアス発生回路７がなくても、基板バイア
スが印加される。
また、降圧回路4aと降圧回路4bは、共に共通の電源端
子３および接地端子６に接続されるので、両者の出力電
圧の変動は、電源電圧VCC又は接地電圧VSSの変動に同相
となり、従って、相対的な値、つまり降圧回路4aの発生
電圧VHと降圧回路4bの発生電圧VLとの差は、電源電圧V
CCおよび接地電圧VSSの変動の影響を受けにくく、集積
回路内部のトランジスタの動作電圧は、比較的一定とな
り動作が安定し、また、前記第１の降圧回路および第２
の降圧回路のそれぞれの出力電圧の中間値を、前記電源
端子の電圧と接地端子電圧の中間値と略一致するように
設定することで、具体的には、第１の回路構成例、第２
図の回路構成例の説明で記述したように、外部電源電圧
を5Vとした場合、前記第１の降圧回路から発生する電圧
を2Vに設定し、第２の降圧回路から発生する電圧を3Vと
設定することで、内部の論理レベルの中間値であるしき
い値を2.5Vにし、外部電源線5Vと外部接地線0Vの間に直
接接続された回路の論理レベルのしきい値2.5Vと一致さ
せることで、前記の論理振幅電圧が異なる両者の論理回
路を、大規模なレベル変換回路を介さずに接続可能にな
る。
子３および接地端子６に接続されるので、両者の出力電
圧の変動は、電源電圧VCC又は接地電圧VSSの変動に同相
となり、従って、相対的な値、つまり降圧回路4aの発生
電圧VHと降圧回路4bの発生電圧VLとの差は、電源電圧V
CCおよび接地電圧VSSの変動の影響を受けにくく、集積
回路内部のトランジスタの動作電圧は、比較的一定とな
り動作が安定し、また、前記第１の降圧回路および第２
の降圧回路のそれぞれの出力電圧の中間値を、前記電源
端子の電圧と接地端子電圧の中間値と略一致するように
設定することで、具体的には、第１の回路構成例、第２
図の回路構成例の説明で記述したように、外部電源電圧
を5Vとした場合、前記第１の降圧回路から発生する電圧
を2Vに設定し、第２の降圧回路から発生する電圧を3Vと
設定することで、内部の論理レベルの中間値であるしき
い値を2.5Vにし、外部電源線5Vと外部接地線0Vの間に直
接接続された回路の論理レベルのしきい値2.5Vと一致さ
せることで、前記の論理振幅電圧が異なる両者の論理回
路を、大規模なレベル変換回路を介さずに接続可能にな
る。
（発明の効果） 以上説明したように、本発明によれば、半導体集積回
路内部に基板バイアス発生回路を設けなくても、PMOS,N
MOSのそれぞれの基板・ソース間に基板バイアスを印加
することができ、基板バイアス発生回路が原因となるラ
ッチアップを起す基板フローティングや、基板への少数
キャリアの注入、あるいは消費電力の増大等の問題をす
べて解消できる。また、外部電源電圧の変動に対して安
定動作が可能で、かつ、大規模なレベル変換回路を用い
なくても、論理振幅回路が異なる論理回路を接続するこ
とが可能になる。
路内部に基板バイアス発生回路を設けなくても、PMOS,N
MOSのそれぞれの基板・ソース間に基板バイアスを印加
することができ、基板バイアス発生回路が原因となるラ
ッチアップを起す基板フローティングや、基板への少数
キャリアの注入、あるいは消費電力の増大等の問題をす
べて解消できる。また、外部電源電圧の変動に対して安
定動作が可能で、かつ、大規模なレベル変換回路を用い
なくても、論理振幅回路が異なる論理回路を接続するこ
とが可能になる。
第１図および第２図は本発明による半導体集積回路を説
明するための回路構成例を示す回路図、第３図は本発明
の半導体集積回路の一実施例を示す回路図、第４図は、
従来の半導体集積回路の回路図である。 １……NMOS回路、２……PMOS回路、３……電源端子、4,
4a,4b……降圧回路、5,10,11……ＮチャネルMOSトラン
ジタ（NMOS）、６……接地端子、７……基板バイアス発
生回路、８……ＰチャネルMOSトランジスタ（PMOS）、
９……リング発振器、12……増幅器、13……コンデン
サ、14……平滑用コンデンサ。
明するための回路構成例を示す回路図、第３図は本発明
の半導体集積回路の一実施例を示す回路図、第４図は、
従来の半導体集積回路の回路図である。 １……NMOS回路、２……PMOS回路、３……電源端子、4,
4a,4b……降圧回路、5,10,11……ＮチャネルMOSトラン
ジタ（NMOS）、６……接地端子、７……基板バイアス発
生回路、８……ＰチャネルMOSトランジスタ（PMOS）、
９……リング発振器、12……増幅器、13……コンデン
サ、14……平滑用コンデンサ。
Claims (2)
- 【請求項１】半導体基板上に集積したCMOS回路の論理の
高レベル側の電圧を供給する前記半導体基板上に形成し
た第１の降圧回路と、 ｎ形半導体基板又はＮ−ウエルの電圧を電源端子から供
給する手段と、 前記CMOS回路の論理の低レベル側の電圧を供給する前記
半導体基板上に形成した第２の降圧回路と、 ｐ形半導体基板又はＰ−ウエルの電圧を接地端子から供
給する手段と、 を備えたことを特徴とする半導体集積回路。 - 【請求項２】前記第１の降圧回路および第２の降圧回路
は、共通の電源端子および共通の接地端子を基準電位と
することを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63274366A JP2906148B2 (ja) | 1988-11-01 | 1988-11-01 | 半導体集積回路 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP63274366A JP2906148B2 (ja) | 1988-11-01 | 1988-11-01 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02122562A JPH02122562A (ja) | 1990-05-10 |
| JP2906148B2 true JP2906148B2 (ja) | 1999-06-14 |
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ID=17540658
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63274366A Expired - Fee Related JP2906148B2 (ja) | 1988-11-01 | 1988-11-01 | 半導体集積回路 |
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02196469A (ja) * | 1989-01-25 | 1990-08-03 | Fujitsu Ltd | 半導体装置 |
| JP2894635B2 (ja) * | 1990-11-30 | 1999-05-24 | 株式会社東芝 | 半導体記憶装置 |
| JP3079515B2 (ja) * | 1991-01-29 | 2000-08-21 | 株式会社東芝 | ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路 |
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1988
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