JP2897522B2 - カレントミラー回路 - Google Patents
カレントミラー回路Info
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- 238000010586 diagram Methods 0.000 description 5
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Description
【０００１】
【産業上の利用分野】本発明はカレントミラー回路に関
し、特に、或る一定値以上の入力電流に対しては、出力
電流が制限されるように作用するカレントミラー回路に
関する。
し、特に、或る一定値以上の入力電流に対しては、出力
電流が制限されるように作用するカレントミラー回路に
関する。
【０００２】
【従来の技術】従来の、この種のカレントミラー回路
は、図４に一例が示されるように、電流入力端子３９お
よび電流出力端子４０に対応して、ＮＰＮトランジスタ
２２および２３と、ＰＮＰトランジスタ２４と、抵抗２
５、２６および２７とを備えて構成されている。このよ
うな従来例としては、実用新案出願公告昭６１−４５６
２５号公報に開示されているような出力電流制限型カレ
ントミラー回路がある。
は、図４に一例が示されるように、電流入力端子３９お
よび電流出力端子４０に対応して、ＮＰＮトランジスタ
２２および２３と、ＰＮＰトランジスタ２４と、抵抗２
５、２６および２７とを備えて構成されている。このよ
うな従来例としては、実用新案出願公告昭６１−４５６
２５号公報に開示されているような出力電流制限型カレ
ントミラー回路がある。
【０００３】図４において、当該カレントミラー回路の
電流入力端子３９における入力電流をＩi とし、ＮＰＮ
トランジスタ２２および２３のそれぞれのエミッタに接
続される抵抗２６および２７の抵抗値Ｒ26およびＲ27を
同一値のＲとすると、ＮＰＮトランジスタ２４のベース
・エミッタ間に現われる電圧はＩi ×Ｒである。そし
て、ＮＰＮトランジスタ２４がオンし始める時点におけ
る、当該ＮＰＮトランジスタ２４のベース・エミッタ間
の電圧をＶBEi とすると、ＶBEi ＞Ｉi ×Ｒの時にはＮ
ＰＮトランジスタ２４はオフとなり、通常のカレントミ
ラー回路としての動作に影響を与えられることはない。
従って、ＮＰＮトランジスタ２２および２３のエミッタ
接地電流増幅率βが十分に大きく、このエミッタ接地電
流増幅率βによるカレントミラー回路の誤差を無視する
と、電流出力端子における出力電流をＩo として次式が
成立つ。
電流入力端子３９における入力電流をＩi とし、ＮＰＮ
トランジスタ２２および２３のそれぞれのエミッタに接
続される抵抗２６および２７の抵抗値Ｒ26およびＲ27を
同一値のＲとすると、ＮＰＮトランジスタ２４のベース
・エミッタ間に現われる電圧はＩi ×Ｒである。そし
て、ＮＰＮトランジスタ２４がオンし始める時点におけ
る、当該ＮＰＮトランジスタ２４のベース・エミッタ間
の電圧をＶBEi とすると、ＶBEi ＞Ｉi ×Ｒの時にはＮ
ＰＮトランジスタ２４はオフとなり、通常のカレントミ
ラー回路としての動作に影響を与えられることはない。
従って、ＮＰＮトランジスタ２２および２３のエミッタ
接地電流増幅率βが十分に大きく、このエミッタ接地電
流増幅率βによるカレントミラー回路の誤差を無視する
と、電流出力端子における出力電流をＩo として次式が
成立つ。
【０００４】 Ｉo ＝Ｉi ……………………………………(1) 次に、ＶBEi ＜Ｉi ×Ｒの時には、ＮＰＮトランジスタ
２４がオンの状態となり、これによりカレントミラー回
路の動作に影響を与える状態となる。この状態において
は、ＮＰＮトランジスタ２４のコレクタ電流Ｉc は抵抗
２５を介して流れる。従って、抵抗２５の抵抗値をＲ25
とすると、Ｉc ×Ｒ25による電圧降下により、ＮＰＮト
ランジスタ２３のベース電圧が低下し、これによりカレ
ントミラー回路の出力電流を形成するＮＰＮトランジス
タ２３のコレクト電流Ｉc の電流値が減少する。この状
態においては、カレントミラー回路の入力電流Ｉi が増
加するに従って、カレントミラー回路の出力電流Ｉi が
増加するに伴ないカレントミラー回路の出力電流Ｉ
o は、逆に減少する。即ち、次式が成立つ。
２４がオンの状態となり、これによりカレントミラー回
路の動作に影響を与える状態となる。この状態において
は、ＮＰＮトランジスタ２４のコレクタ電流Ｉc は抵抗
２５を介して流れる。従って、抵抗２５の抵抗値をＲ25
とすると、Ｉc ×Ｒ25による電圧降下により、ＮＰＮト
ランジスタ２３のベース電圧が低下し、これによりカレ
ントミラー回路の出力電流を形成するＮＰＮトランジス
タ２３のコレクト電流Ｉc の電流値が減少する。この状
態においては、カレントミラー回路の入力電流Ｉi が増
加するに従って、カレントミラー回路の出力電流Ｉi が
増加するに伴ないカレントミラー回路の出力電流Ｉ
o は、逆に減少する。即ち、次式が成立つ。
【０００５】 Ｉo ＜Ｉi ……………………………………(2) なお、このカレントミラー回路における入力電流Ｉi と
出力電流Ｉo の関係をグラフにより表わしたものが図５
に示される。
出力電流Ｉo の関係をグラフにより表わしたものが図５
に示される。
【０００６】
【発明が解決しようとする課題】上述した従来の出力電
流制御型のカレントミラー回路においては、カレントミ
ラー回路を構成する一対のＮＰＮトランジスタのベース
間に抵抗を挿入する構成がとられているために、当該抵
抗を流れるベース電流による電圧降下により、カレント
ミラー回路における電流精度が悪化するという欠点があ
る。
流制御型のカレントミラー回路においては、カレントミ
ラー回路を構成する一対のＮＰＮトランジスタのベース
間に抵抗を挿入する構成がとられているために、当該抵
抗を流れるベース電流による電圧降下により、カレント
ミラー回路における電流精度が悪化するという欠点があ
る。
【０００７】
【課題を解決するための手段】本発明のカレントミラー
回路は、電流入力側の第１のトランジスタと、電流出力
側の第２のトランジスタとを含むカレントミラー回路に
おいて、エミッタが前記カレントミラー回路に対応する
電流入力端子に接続され、ベースが前記第１のトランジ
スタのコレクタおよびベース、ならびに前記第２のトラ
ンジスタのベースに共通接続されて、コレクタが前記第
２のトランジスタのエミッタに接続される、前記第１お
よび第２のトランジスタと逆導電型の第３のトランジス
タと、前記第３のトランジスタのエミッタとベースとの
間に接続される第１の抵抗と、前記第１のトランジスタ
のエミッタと所定の第１の電源との間に接続される第２
の抵抗と、前記第２のトランジスタのエミッタと前記第
１の電源との間に接続される第３の抵抗とを、少なくと
も備えて構成される。
回路は、電流入力側の第１のトランジスタと、電流出力
側の第２のトランジスタとを含むカレントミラー回路に
おいて、エミッタが前記カレントミラー回路に対応する
電流入力端子に接続され、ベースが前記第１のトランジ
スタのコレクタおよびベース、ならびに前記第２のトラ
ンジスタのベースに共通接続されて、コレクタが前記第
２のトランジスタのエミッタに接続される、前記第１お
よび第２のトランジスタと逆導電型の第３のトランジス
タと、前記第３のトランジスタのエミッタとベースとの
間に接続される第１の抵抗と、前記第１のトランジスタ
のエミッタと所定の第１の電源との間に接続される第２
の抵抗と、前記第２のトランジスタのエミッタと前記第
１の電源との間に接続される第３の抵抗とを、少なくと
も備えて構成される。
【０００８】なお、前記カレントミラー回路が、電流出
力側のトランジスタとして前記第１および第２のトラン
ジスタと同一導電型の複数のトランジスタを備える多出
力型のカレントミラー回路として構成され、当該複数の
トランジスタのエミッタと前記第１の電源との間に個別
に接続される複数の抵抗を備え、前記第３のトランジス
タをマルチコレクタとして構成し、当該マルチコレクタ
のコレクタが前記複数のトランジスタのエミッタに個別
に接続される構成としてもよく、また、ベースが前記電
流入力端子に接続され、エミッタが前記第１のトランジ
スタならびに第２のトランジスタのベースに共通接続さ
れて、コレクタが所定の第２の電源に接続される、前記
第１および第２のトランジスタと同一導電型の第４のト
ランジスタを備えて構成してもよい。
力側のトランジスタとして前記第１および第２のトラン
ジスタと同一導電型の複数のトランジスタを備える多出
力型のカレントミラー回路として構成され、当該複数の
トランジスタのエミッタと前記第１の電源との間に個別
に接続される複数の抵抗を備え、前記第３のトランジス
タをマルチコレクタとして構成し、当該マルチコレクタ
のコレクタが前記複数のトランジスタのエミッタに個別
に接続される構成としてもよく、また、ベースが前記電
流入力端子に接続され、エミッタが前記第１のトランジ
スタならびに第２のトランジスタのベースに共通接続さ
れて、コレクタが所定の第２の電源に接続される、前記
第１および第２のトランジスタと同一導電型の第４のト
ランジスタを備えて構成してもよい。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１（ａ）は本発明の第１の実施例を示す
回路図である。図１（ａ）に示されるように、本実施例
は、電流入力端子３１および電流出力端子３２に対応し
て、ＮＰＮトランジスタ１および２と、ＰＮＰトランジ
スタ３と、抵抗４、５および６とを備えて構成されてお
り、本発明を、ウィドラー・タイプのカレントミラー回
路に適用した場合の一例である。
回路図である。図１（ａ）に示されるように、本実施例
は、電流入力端子３１および電流出力端子３２に対応し
て、ＮＰＮトランジスタ１および２と、ＰＮＰトランジ
スタ３と、抵抗４、５および６とを備えて構成されてお
り、本発明を、ウィドラー・タイプのカレントミラー回
路に適用した場合の一例である。
【００１１】図１（ａ）において、当該カレントミラー
回路の電流入力端子３１における入力電流をＩi とし、
抵抗４の抵抗値をＲ4 とすると、ＮＰＮトランジスタ３
がオフ状態にある時のエミッタ・ベース間に現われる電
圧はＩi ×Ｒ4 である。そして、ＮＰＮトランジスタ３
がオンし始める時のエミッタ・ベース間の電圧をＶBE3
とすると、ＮＰＮトランジスタ１および２のエミッタ接
地電流増幅率βが十分に大きく、このエミッタ接地電流
増幅率βによるカレントミラー回路の誤差を無視するこ
とができるものとすると、ＶBE3 ＞Ｉi ×Ｒ4 の時には
ＮＰＮトランジスタ３はオフの状態となり、通常のカレ
ントミラー回路としての動作に影響を与えることはな
い。従って、ＮＰＮトランジスタ１および２のエミッタ
接地電流増幅率βが十分に大きく、このエミッタ接地電
流増幅率βによるカレントミラー回路の誤差を無視する
と、電流出力端子３２における出力電流をＩo として、
入出力電流間には次式が成立つ。
回路の電流入力端子３１における入力電流をＩi とし、
抵抗４の抵抗値をＲ4 とすると、ＮＰＮトランジスタ３
がオフ状態にある時のエミッタ・ベース間に現われる電
圧はＩi ×Ｒ4 である。そして、ＮＰＮトランジスタ３
がオンし始める時のエミッタ・ベース間の電圧をＶBE3
とすると、ＮＰＮトランジスタ１および２のエミッタ接
地電流増幅率βが十分に大きく、このエミッタ接地電流
増幅率βによるカレントミラー回路の誤差を無視するこ
とができるものとすると、ＶBE3 ＞Ｉi ×Ｒ4 の時には
ＮＰＮトランジスタ３はオフの状態となり、通常のカレ
ントミラー回路としての動作に影響を与えることはな
い。従って、ＮＰＮトランジスタ１および２のエミッタ
接地電流増幅率βが十分に大きく、このエミッタ接地電
流増幅率βによるカレントミラー回路の誤差を無視する
と、電流出力端子３２における出力電流をＩo として、
入出力電流間には次式が成立つ。
【００１２】 Ｉo ＝Ｉi ……………………………………(1) 次に、ＶBE3 ＜Ｉi ×Ｒ4 の時には、ＮＰＮトランジス
タ３がオンの状態となり、これにより入力電流Ｉi の一
部はＮＰＮトランジスタ３にコレクタ電流として流入
し、この電流は抵抗６を経由して接地点に流れて、ＮＰ
Ｎトランジスタ２のエミッタ電位を上昇させる。この結
果、ＮＰＮトランジスタ２のコレクタ電流が減少し、電
流出力端子３２より出力される出力電流Ｉo は次式にて
与えられるように、入力電流Ｉi より少ない電流値に制
限される。
タ３がオンの状態となり、これにより入力電流Ｉi の一
部はＮＰＮトランジスタ３にコレクタ電流として流入
し、この電流は抵抗６を経由して接地点に流れて、ＮＰ
Ｎトランジスタ２のエミッタ電位を上昇させる。この結
果、ＮＰＮトランジスタ２のコレクタ電流が減少し、電
流出力端子３２より出力される出力電流Ｉo は次式にて
与えられるように、入力電流Ｉi より少ない電流値に制
限される。
【００１３】 Ｉo ＜Ｉi ……………………………………(2) この状態においては、入力電流Ｉi が大きい値になれば
なる程ＮＰＮトラジスタ３のコレクタ電流が大きくな
り、これにより抵抗Ｒ6 における電圧降下が更に増大
し、そしてＮＰＮトランジスタ２のエミッタ電位も上昇
してゆくために、当該ＮＰＮトランジスタ２のコレクタ
電流は益々減少する。この状態における入力電流Ｉi と
出力電流Ｉo との関係をグラフにて示すと、従来例の場
合と同様に、図３に示されるように、或る一定値以上の
入力電流に対しては出力電流が制限される特性となる。
この状態においては、ＮＰＮトランジスタ２４のコレク
タ電流Ｉc は抵抗２５を介して流れる。従って、抵抗２
５の抵抗値をＲ2 とすると、Ｉc ×Ｒ2 による電圧降下
により、ＮＰＮトランジスタ２３のベース電圧が低下
し、これによりカレントミラー回路の出力電流を形成す
るＮＰＮトランジスタ２３のコレクト電流Ｉc の電流値
が減少する。この状態においては、カレントミラー回路
の入力電流Ｉi が増加するに従って、カレントミラー回
路の出力電流Ｉi が増加するに伴ないカレントミラー回
路の出力電流Ｉo は、逆に減少する。即ち、次式が成立
つ。
なる程ＮＰＮトラジスタ３のコレクタ電流が大きくな
り、これにより抵抗Ｒ6 における電圧降下が更に増大
し、そしてＮＰＮトランジスタ２のエミッタ電位も上昇
してゆくために、当該ＮＰＮトランジスタ２のコレクタ
電流は益々減少する。この状態における入力電流Ｉi と
出力電流Ｉo との関係をグラフにて示すと、従来例の場
合と同様に、図３に示されるように、或る一定値以上の
入力電流に対しては出力電流が制限される特性となる。
この状態においては、ＮＰＮトランジスタ２４のコレク
タ電流Ｉc は抵抗２５を介して流れる。従って、抵抗２
５の抵抗値をＲ2 とすると、Ｉc ×Ｒ2 による電圧降下
により、ＮＰＮトランジスタ２３のベース電圧が低下
し、これによりカレントミラー回路の出力電流を形成す
るＮＰＮトランジスタ２３のコレクト電流Ｉc の電流値
が減少する。この状態においては、カレントミラー回路
の入力電流Ｉi が増加するに従って、カレントミラー回
路の出力電流Ｉi が増加するに伴ないカレントミラー回
路の出力電流Ｉo は、逆に減少する。即ち、次式が成立
つ。
【００１４】 Ｉo ＜Ｉi ……………………………………(2) なお、このカレントミラー回路における入力電流Ｉi と
出力電流Ｉo の関係をグラフにより表わしたものが図３
に示される。
出力電流Ｉo の関係をグラフにより表わしたものが図３
に示される。
【００１５】次に、本発明の第２の実施例について説明
する。
する。
【００１６】図１（ｂ）は本発明の第２の実施例を示す
回路図である。図１（ｂ）に示されるように、本実施例
は、電流入力端子３３、電流出力端子３４および３５に
対応して、ＮＰＮトランジスタ７、８および１０と、Ｐ
ＮＰトランジスタ９と、抵抗１１、１２、１３および１
４とを備えて構成されており、カレントミラー回路の出
力が複数出力の場合における一実施例である。即ち、も
う一つの電流出力用のＮＰＮトランジスタとして、ベー
スがＮＰＮトランジとスタ７および８のベースに共通接
続されたＮＰＮトランジスタ１０が設けられ、そのエミ
ッタと接地点間には抵抗１４が接続されている。また、
ＮＰＮトランジスタ９はマルチコレクタ型式として、そ
の各々のコレクタにはＮＰＮトランジスタ８および１０
のエミッタが接続されている。
回路図である。図１（ｂ）に示されるように、本実施例
は、電流入力端子３３、電流出力端子３４および３５に
対応して、ＮＰＮトランジスタ７、８および１０と、Ｐ
ＮＰトランジスタ９と、抵抗１１、１２、１３および１
４とを備えて構成されており、カレントミラー回路の出
力が複数出力の場合における一実施例である。即ち、も
う一つの電流出力用のＮＰＮトランジスタとして、ベー
スがＮＰＮトランジとスタ７および８のベースに共通接
続されたＮＰＮトランジスタ１０が設けられ、そのエミ
ッタと接地点間には抵抗１４が接続されている。また、
ＮＰＮトランジスタ９はマルチコレクタ型式として、そ
の各々のコレクタにはＮＰＮトランジスタ８および１０
のエミッタが接続されている。
【００１７】今、ＮＰＮトランジスタ９がオンの状態に
なると、そのエミッタ電流は各々のコレクタに配分さ
れ、それぞれのコレクタ電流は抵抗１３および１４を経
由して接地点に流入し、それぞれＮＰＮトランジスタ８
および１０のエミッタ電位を上昇させる。これにより、
ＮＰＮトランジスタ８および１０のコレクタ電流は減少
し、従って電流出力端子３４および３５より出力される
電流値が制限される。この入力電流Ｉi に対応する出力
電Ｉo の関係は、図３に見られるとうりである。なお、
ＰＮＰトランジスタ９を多出力タイプのマルチコネクタ
として、同様に、電流出力用のＮＰＮトランジスタの数
を増すことにより、３出力以上とする場合においても、
本発明が適用されることは云うまでもない。
なると、そのエミッタ電流は各々のコレクタに配分さ
れ、それぞれのコレクタ電流は抵抗１３および１４を経
由して接地点に流入し、それぞれＮＰＮトランジスタ８
および１０のエミッタ電位を上昇させる。これにより、
ＮＰＮトランジスタ８および１０のコレクタ電流は減少
し、従って電流出力端子３４および３５より出力される
電流値が制限される。この入力電流Ｉi に対応する出力
電Ｉo の関係は、図３に見られるとうりである。なお、
ＰＮＰトランジスタ９を多出力タイプのマルチコネクタ
として、同様に、電流出力用のＮＰＮトランジスタの数
を増すことにより、３出力以上とする場合においても、
本発明が適用されることは云うまでもない。
【００１８】次に、図３に示されるのは、ベース電流補
償型カレントミラー回路に本発明を適用した場合の一実
施例である。図３に示されるように、本実施例は、電流
入力端子３６、電流出力端子３８および電源端子３７に
対応して、ＮＰＮトランジスタ１５、１６および１８
と、ＰＮＰトランジスタ１７と、抵抗１９、２０および
２１とを備えて構成される。図１に示される第１の実施
例との対比により明らかなように、図１におけるＮＰＮ
トランジスタ１のベースとコレクタとの接続を取除い
て、コレクタが電源端子３７に接続され、ベースがＰＮ
Ｐトランジスタ１７のエミッタに接続されて、エミッタ
がＮＰＮトランジスタ１５および１６のベースに接続さ
れるＮＰＮトランジスタ１８を付加したことである。
償型カレントミラー回路に本発明を適用した場合の一実
施例である。図３に示されるように、本実施例は、電流
入力端子３６、電流出力端子３８および電源端子３７に
対応して、ＮＰＮトランジスタ１５、１６および１８
と、ＰＮＰトランジスタ１７と、抵抗１９、２０および
２１とを備えて構成される。図１に示される第１の実施
例との対比により明らかなように、図１におけるＮＰＮ
トランジスタ１のベースとコレクタとの接続を取除い
て、コレクタが電源端子３７に接続され、ベースがＰＮ
Ｐトランジスタ１７のエミッタに接続されて、エミッタ
がＮＰＮトランジスタ１５および１６のベースに接続さ
れるＮＰＮトランジスタ１８を付加したことである。
【００１９】本実施例においては、前述の第１の実施例
におけるベース電流によるカレントミラー回路の誤差を
少なくするために、上述のようにベース電流補償型のカ
レントミラー回路に適用した例であり。それ以外の動作
については、図１における第１の実施例の場合と同様で
あり、その説明は省略する。また、本実施例は、１出力
タイプの例であるが、図２に示される回路を組合わせる
ことにより、多出力タイプのカレントミラー回路にも適
用することができることは云うまでもない。
におけるベース電流によるカレントミラー回路の誤差を
少なくするために、上述のようにベース電流補償型のカ
レントミラー回路に適用した例であり。それ以外の動作
については、図１における第１の実施例の場合と同様で
あり、その説明は省略する。また、本実施例は、１出力
タイプの例であるが、図２に示される回路を組合わせる
ことにより、多出力タイプのカレントミラー回路にも適
用することができることは云うまでもない。
【００２０】なお、上記の各実施例の構成において、Ｎ
ＰＮトランジスタとＰＮＰトランジスタとをそれぞれ交
互に入替え、且つ供給電源電圧の高電位側と低電位側と
を入替えることによって構成されるカレントミラー回路
についても、本発明が有効に適用されて、上述した機能
が得られることは云うまでもない。
ＰＮトランジスタとＰＮＰトランジスタとをそれぞれ交
互に入替え、且つ供給電源電圧の高電位側と低電位側と
を入替えることによって構成されるカレントミラー回路
についても、本発明が有効に適用されて、上述した機能
が得られることは云うまでもない。
【００２１】
【発明の効果】以上説明したように、本発明は、エミッ
タが電流入力端子に接続され、エミッタ・ベース間にカ
レントミラー回路の電流入力回路に挿入される抵抗が接
続されて、コレクタが当該カレントミラー回路の電流出
力トランジスタのエミッタに接続されるトランジスタを
設け、電流入力量に対応して、前記電流出力トランジス
タのエミッタ電位を制御することにより、当該出力トラ
ンジスタのベース電流によるカレントミラー回路の動作
特性の劣化を防止することができるという効果がある。
タが電流入力端子に接続され、エミッタ・ベース間にカ
レントミラー回路の電流入力回路に挿入される抵抗が接
続されて、コレクタが当該カレントミラー回路の電流出
力トランジスタのエミッタに接続されるトランジスタを
設け、電流入力量に対応して、前記電流出力トランジス
タのエミッタ電位を制御することにより、当該出力トラ
ンジスタのベース電流によるカレントミラー回路の動作
特性の劣化を防止することができるという効果がある。
【図１】本発明の第１、第２および第３の実施例を示す
回路図である。
回路図である。
【図２】従来例を示す回路図である。
【図３】カレントミラー回路の入出力電流特性を示す図
である。
である。
１、２、７、８、１０、１５、１６、１８、２２、２３
ＮＰＮトランジスタ ３、９、１７、２４ ＰＮＰトランジスタ ４〜６、１２〜１４、１９〜２１、２５〜２７ 抵抗
ＮＰＮトランジスタ ３、９、１７、２４ ＰＮＰトランジスタ ４〜６、１２〜１４、１９〜２１、２５〜２７ 抵抗
Claims (3)
- 【請求項１】 電流入力側の第１のトランジスタと、電
流出力側の第２のトランジスタとを含むカレントミラー
回路において、 エミッタが前記カレントミラー回路に対応する電流入力
端子に接続され、ベースが前記第１のトランジスタのコ
レクタおよびベース、ならびに前記第２のトランジスタ
のベースに共通接続されて、コレクタが前記第２のトラ
ンジスタのエミッタに接続される、前記第１および第２
のトランジスタと逆導電型の第３のトランジスタと、 前記第３のトランジスタのエミッタとベースとの間に接
続される第１の抵抗と、 前記第１のトランジスタのエミッタと所定の第１の電源
との間に接続される第２の抵抗と、 前記第２のトランジスタのエミッタと前記第１の電源と
の間に接続される第３の抵抗と、 を少なくとも備えることを特徴とするカレントミラー回
路。 - 【請求項２】 前記カレントミラー回路が、電流出力側
のトランジスタとして前記第１および第２のトランジス
タと同一導電型の複数のトランジスタを備える多出力型
のカレントミラー回路として構成され、当該複数のトラ
ンジスタのエミッタと前記第１の電源との間に個別に接
続される複数の抵抗を備え、前記第３のトランジスタを
マルチコレクタとして構成し、当該マルチコレクタのコ
レクタが前記複数のトランジスタのエミッタに個別に接
続される請求項１記載のカレントミラー回路。 - 【請求項３】 ベースが前記電流入力端子に接続され、
エミッタが前記第１のトランジスタならびに第２のトラ
ンジスタのベースに共通接続されて、コレクタが所定の
第２の電源に接続される、前記第１および第２のトラン
ジスタと同一導電型の第４のトランジスタを備える請求
項１記載のカレントミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080206A JP2897522B2 (ja) | 1992-04-02 | 1992-04-02 | カレントミラー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080206A JP2897522B2 (ja) | 1992-04-02 | 1992-04-02 | カレントミラー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05303439A JPH05303439A (ja) | 1993-11-16 |
| JP2897522B2 true JP2897522B2 (ja) | 1999-05-31 |
Family
ID=13711917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4080206A Expired - Lifetime JP2897522B2 (ja) | 1992-04-02 | 1992-04-02 | カレントミラー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2897522B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009525659A (ja) * | 2006-01-31 | 2009-07-09 | エヌエックスピー ビー ヴィ | カレントミラー回路 |
-
1992
- 1992-04-02 JP JP4080206A patent/JP2897522B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05303439A (ja) | 1993-11-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990209 |