JP2845015B2 - 情報転送回路装置 - Google Patents
情報転送回路装置Info
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- JP2845015B2 JP2845015B2 JP6968292A JP6968292A JP2845015B2 JP 2845015 B2 JP2845015 B2 JP 2845015B2 JP 6968292 A JP6968292 A JP 6968292A JP 6968292 A JP6968292 A JP 6968292A JP 2845015 B2 JP2845015 B2 JP 2845015B2
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサに
より制御する情報転送回路装置に関し、特にランダムア
クセスメモリを介してＩ／Ｏインターフェイスとの情報
転送を行う情報転送回路装置に関する。
より制御する情報転送回路装置に関し、特にランダムア
クセスメモリを介してＩ／Ｏインターフェイスとの情報
転送を行う情報転送回路装置に関する。
【０００２】
【従来の技術】従来、マイクロプロセッサがＩ／Ｏイン
ターフェイスとの間で情報転送を行う場合、Ｉ／Ｏイン
ターフェイスからマイクロプロセッサへ割り込みを行う
ことにより情報転送する回路、あるいはＤＭＡＣ（ダイ
レクト・メモリ・アクセスコントローラ）により情報転
送する回路等が使用されていた。
ターフェイスとの間で情報転送を行う場合、Ｉ／Ｏイン
ターフェイスからマイクロプロセッサへ割り込みを行う
ことにより情報転送する回路、あるいはＤＭＡＣ（ダイ
レクト・メモリ・アクセスコントローラ）により情報転
送する回路等が使用されていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の情報転送回路は、割り込みを使用する場合は割
り込み動作の中で情報転送するためマイクロプロセッサ
の処理能力に負担がかかり、またＤＭＡＣを使用する場
合はＤＭＡＣの設定及び動作にマイクロプロセッサの処
理時間を一部占有されるという不都合が生じていた。
た従来の情報転送回路は、割り込みを使用する場合は割
り込み動作の中で情報転送するためマイクロプロセッサ
の処理能力に負担がかかり、またＤＭＡＣを使用する場
合はＤＭＡＣの設定及び動作にマイクロプロセッサの処
理時間を一部占有されるという不都合が生じていた。
【０００４】
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、とくに、マイクロプロセッサの処理能力の軽
減を図った情報転送回路装置を提供することを、その目
的とする。
を改善し、とくに、マイクロプロセッサの処理能力の軽
減を図った情報転送回路装置を提供することを、その目
的とする。
【０００５】
【課題を解決するための手段】本発明では、複数のＩ／
Ｏインターフェイスと、この各Ｉ／Ｏインターフェイス
との間で相互に情報転送を行うマイクロプロセッサとを
備えた情報転送回路において、各Ｉ／Ｏインターフェイ
スとマイクロプロセッサとの間にＲＡＭメモリを設け、
このＲＡＭメモリに書き込んだ情報と各Ｉ／Ｏインター
フェイスの変化情報との相互転送、又はＲＡＭメモリに
書き込んだ情報とマイクロプロセッサ側の情報との相互
転送を、それぞれ許容する情報転送制御回路を装備し、
この情報転送制御回路は、前記ＲＡＭメモリを介して前
記マイクロプロセッサと前記各Ｉ／Ｏインターフェイス
との間で情報転送が競合した場合、前記各Ｉ／Ｏインタ
ーフェイスとの間の情報転送を優先せしめる優先転送制
御機能を備えている、という構成を採っている。これに
よって前述した目的を達成しようとするものである。
Ｏインターフェイスと、この各Ｉ／Ｏインターフェイス
との間で相互に情報転送を行うマイクロプロセッサとを
備えた情報転送回路において、各Ｉ／Ｏインターフェイ
スとマイクロプロセッサとの間にＲＡＭメモリを設け、
このＲＡＭメモリに書き込んだ情報と各Ｉ／Ｏインター
フェイスの変化情報との相互転送、又はＲＡＭメモリに
書き込んだ情報とマイクロプロセッサ側の情報との相互
転送を、それぞれ許容する情報転送制御回路を装備し、
この情報転送制御回路は、前記ＲＡＭメモリを介して前
記マイクロプロセッサと前記各Ｉ／Ｏインターフェイス
との間で情報転送が競合した場合、前記各Ｉ／Ｏインタ
ーフェイスとの間の情報転送を優先せしめる優先転送制
御機能を備えている、という構成を採っている。これに
よって前述した目的を達成しようとするものである。
【０００６】
【作用】マイクロプロセッサ１が情報転送制御回路８の
制御を経由してランダムアクセスメモリ１０に書き込ん
だ情報を繰り返しＩ／Ｏインターフェイス３〜６に転送
する。また、逆にＩ／Ｏインターフェイス３〜６の変化
情報を繰り返しランダムアクセスメモリ１０に転送し、
これによってマイクロプロセッサ１はその内容を読み出
すことができる。その結果、マイクロプロセッサ１の動
作を規定するプログラムは情報転送を意識することな
く、ランダムアクセスメモリへのアクセスで情報転送が
可能となり、このため、マイクロプロセッサ１の処理負
担が軽減される。
制御を経由してランダムアクセスメモリ１０に書き込ん
だ情報を繰り返しＩ／Ｏインターフェイス３〜６に転送
する。また、逆にＩ／Ｏインターフェイス３〜６の変化
情報を繰り返しランダムアクセスメモリ１０に転送し、
これによってマイクロプロセッサ１はその内容を読み出
すことができる。その結果、マイクロプロセッサ１の動
作を規定するプログラムは情報転送を意識することな
く、ランダムアクセスメモリへのアクセスで情報転送が
可能となり、このため、マイクロプロセッサ１の処理負
担が軽減される。
【０００７】
【実施例】以下、本発明の一実施例を図１ないし図４に
基づいて説明する。この図１ないし図４に示す実施例
は、複数のＩ／Ｏインターフェイス３〜６と、この各Ｉ
／Ｏインターフェイス３〜６との間で相互に情報転送を
行うマイクロプロセッサ１とを備えている。各Ｉ／Ｏイ
ンターフェイス３〜６とマイクロプロセッサ１との間に
ＲＡＭメモリ１０が設けられている。このＲＡＭメモリ
１０に書き込んだ情報と各Ｉ／Ｏインターフェイス３〜
６の変化情報との相互転送を，又ＲＡＭメモリ１０に書
き込んだ情報とマイクロプロセッサ１側の情報との相互
転送をそれぞれ許容する情報転送制御回路８が装備され
ている。さらに、ＲＡＭメモリ１０とマイクロプロセッ
サ１との間に、ＲＡＭメモリ１０へのアドレス入力に際
しマイクロプロセッサ１側と情報転送制御回路８側とが
競合した場合に情報転送制御回路８からの指令に従って
何れか一方を選択するセレクタ９が装備されている。そ
して、情報転送制御回路８は、更に、ＲＡＭメモリ１０
を介してマイクロプロセッサ１と各Ｉ／Ｏインターフェ
イス３〜６との間で情報転送が競合した場合、各Ｉ／Ｏ
インターフェイス３〜６との間の情報転送を優先せしめ
る優先転送制御機能を備えている。
基づいて説明する。この図１ないし図４に示す実施例
は、複数のＩ／Ｏインターフェイス３〜６と、この各Ｉ
／Ｏインターフェイス３〜６との間で相互に情報転送を
行うマイクロプロセッサ１とを備えている。各Ｉ／Ｏイ
ンターフェイス３〜６とマイクロプロセッサ１との間に
ＲＡＭメモリ１０が設けられている。このＲＡＭメモリ
１０に書き込んだ情報と各Ｉ／Ｏインターフェイス３〜
６の変化情報との相互転送を，又ＲＡＭメモリ１０に書
き込んだ情報とマイクロプロセッサ１側の情報との相互
転送をそれぞれ許容する情報転送制御回路８が装備され
ている。さらに、ＲＡＭメモリ１０とマイクロプロセッ
サ１との間に、ＲＡＭメモリ１０へのアドレス入力に際
しマイクロプロセッサ１側と情報転送制御回路８側とが
競合した場合に情報転送制御回路８からの指令に従って
何れか一方を選択するセレクタ９が装備されている。そ
して、情報転送制御回路８は、更に、ＲＡＭメモリ１０
を介してマイクロプロセッサ１と各Ｉ／Ｏインターフェ
イス３〜６との間で情報転送が競合した場合、各Ｉ／Ｏ
インターフェイス３〜６との間の情報転送を優先せしめ
る優先転送制御機能を備えている。
【０００８】これを更に詳述すると、図１は本発明の情
報転送回路の実施例のブロック図である。図１におい
て、マイクロプロセッサ１のデータバス（Ｄ０〜Ｄ７）
は双方向バッファ２を介してランダムアクセスメモリ１
０とＩ／Ｏインターフェイス３，４，５，６のデータ入
出力とに接続されている。マイクロプロセッサ１の多く
のアドレスバス（Ａ０〜Ａ１４）はセレクタ９のＡ（Ａ
０〜Ａ１４）入力に接続され、マイクロプロセッサ１の
一部のアドレスバス（Ａ１５）は情報転送制御回路８の
チップセレクト入力（ＣＳ）に接続され、また情報転送
制御回路８からのセレクト信号（ＣＰＵ）とＯＲゲート
７を介して双方向バッファ２のイネーブル入力（ＯＥ）
に接続されている。
報転送回路の実施例のブロック図である。図１におい
て、マイクロプロセッサ１のデータバス（Ｄ０〜Ｄ７）
は双方向バッファ２を介してランダムアクセスメモリ１
０とＩ／Ｏインターフェイス３，４，５，６のデータ入
出力とに接続されている。マイクロプロセッサ１の多く
のアドレスバス（Ａ０〜Ａ１４）はセレクタ９のＡ（Ａ
０〜Ａ１４）入力に接続され、マイクロプロセッサ１の
一部のアドレスバス（Ａ１５）は情報転送制御回路８の
チップセレクト入力（ＣＳ）に接続され、また情報転送
制御回路８からのセレクト信号（ＣＰＵ）とＯＲゲート
７を介して双方向バッファ２のイネーブル入力（ＯＥ）
に接続されている。
【０００９】マイクロプロセッサ１のＲ／Ｗ信号は双方
向バッファ２の方向制御入力（ＤＩＲ）に接続され、メ
モリリード信号（ＭＥＲ）とメモリライト信号（ＭＥ
Ｗ）は情報転送制御回路８のメモリリード信号入力（Ｍ
ＥＲ）とメモリライト信号入力（ＭＥＷ）に接続され
る。情報転送制御回路８のアドレスバス（Ａ０〜Ａ１
４）はセレクタ９のＢ（Ｂ０〜Ｂ１４）入力に接続され
ている。メモリリード信号出力（ＯＥ）とメモリライト
信号出力（ＷＥ）はランダムアクセスメモリ１０のイネ
ーブル入力（ＯＥ）とライト信号入力（ＷＥ）に接続さ
れ、Ｉ／Ｏリード信号出力（ＩＯＲ）とＩ／Ｏライト信
号出力（ＩＯＷ）はＩ／Ｏインターフェイス３，４，
５，６のＩ／Ｏリード信号入力（ＩＯＲ）とＩ／Ｏライ
ト信号入力（ＩＯＷ）に接続されている。
向バッファ２の方向制御入力（ＤＩＲ）に接続され、メ
モリリード信号（ＭＥＲ）とメモリライト信号（ＭＥ
Ｗ）は情報転送制御回路８のメモリリード信号入力（Ｍ
ＥＲ）とメモリライト信号入力（ＭＥＷ）に接続され
る。情報転送制御回路８のアドレスバス（Ａ０〜Ａ１
４）はセレクタ９のＢ（Ｂ０〜Ｂ１４）入力に接続され
ている。メモリリード信号出力（ＯＥ）とメモリライト
信号出力（ＷＥ）はランダムアクセスメモリ１０のイネ
ーブル入力（ＯＥ）とライト信号入力（ＷＥ）に接続さ
れ、Ｉ／Ｏリード信号出力（ＩＯＲ）とＩ／Ｏライト信
号出力（ＩＯＷ）はＩ／Ｏインターフェイス３，４，
５，６のＩ／Ｏリード信号入力（ＩＯＲ）とＩ／Ｏライ
ト信号入力（ＩＯＷ）に接続されている。
【００１０】更に、セレクト信号（ＣＰＵ）は上述のＯ
Ｒゲート７の他にセレクタ９のセレクト入力（Ｓ）に接
続され、チップセレクト信号出力（ＣＳ０，ＣＳ１，Ｃ
Ｓ２，ＣＳ３）はＩ／Ｏインターフェイス３，４，５，
６の各々のチップセレクト信号入力（ＣＳ）に接続さ
れ、待機信号出力（ＲＥＡＤＹ）はマイクロプロセッサ
１の待機信号入力（ＲＥＡＤＹ）に接続されている。セ
レクタ９の出力（Ｙ０〜Ｙ１４）はランダムアクセスメ
モリ１０のアドレス入力（Ａ０〜Ａ１４）に接続されて
いる。クッロク供給源１１はマイクロプロセッサ１のク
ロック入力（ＣＬＫ）及び情報転送制御回路８のクロッ
ク入力（８Ｍ）に接続されている。
Ｒゲート７の他にセレクタ９のセレクト入力（Ｓ）に接
続され、チップセレクト信号出力（ＣＳ０，ＣＳ１，Ｃ
Ｓ２，ＣＳ３）はＩ／Ｏインターフェイス３，４，５，
６の各々のチップセレクト信号入力（ＣＳ）に接続さ
れ、待機信号出力（ＲＥＡＤＹ）はマイクロプロセッサ
１の待機信号入力（ＲＥＡＤＹ）に接続されている。セ
レクタ９の出力（Ｙ０〜Ｙ１４）はランダムアクセスメ
モリ１０のアドレス入力（Ａ０〜Ａ１４）に接続されて
いる。クッロク供給源１１はマイクロプロセッサ１のク
ロック入力（ＣＬＫ）及び情報転送制御回路８のクロッ
ク入力（８Ｍ）に接続されている。
【００１１】図２は情報転送制御回路８の内部回路を示
したものである。図２においてバイナリカウンタ８１は
クロック入力（８Ｍ）をインバータ８０を介してＣＬＫ
に入力し、Ｑ０出力はＡ１４、Ｑ１出力はＣＰＵ、Ｑ２
出力はＡ１２に、Ｑ３出力はＡ１３に対応し、Ｑ４出力
〜Ｑ１５出力は順次Ａ０〜Ａ１１に対応する。またバイ
ナリカウンタ８１のＱ２出力およびＱ３出力はデコーダ
８２の入力（Ａ，Ｂ）に接続され、デコーダ８２の出力
はチップセレクト信号出力（ＣＳ０，ＣＳ１，ＣＳ２，
ＣＳ３）となる。
したものである。図２においてバイナリカウンタ８１は
クロック入力（８Ｍ）をインバータ８０を介してＣＬＫ
に入力し、Ｑ０出力はＡ１４、Ｑ１出力はＣＰＵ、Ｑ２
出力はＡ１２に、Ｑ３出力はＡ１３に対応し、Ｑ４出力
〜Ｑ１５出力は順次Ａ０〜Ａ１１に対応する。またバイ
ナリカウンタ８１のＱ２出力およびＱ３出力はデコーダ
８２の入力（Ａ，Ｂ）に接続され、デコーダ８２の出力
はチップセレクト信号出力（ＣＳ０，ＣＳ１，ＣＳ２，
ＣＳ３）となる。
【００１２】チップセレクト入力（ＣＳ）はメモリリー
ド信号入力（ＭＥＲ）とメモリライト信号入力（ＭＥ
Ｗ）を入力したＡＮＤゲート９６の出力信号とＮＯＲゲ
ート９７に入力され、その出力はＳ−Ｒラッチ９８のセ
ット入力及びインバータ９３を介してＤフリップフロッ
プ９４のＤ入力とセット入力に接続される。バイナリカ
ウンタ８１のＱ０出力とＱ１出力を入力したＡＮＤゲー
ト９２の出力信号がＤフリップフロップ９４のＣ入力に
接続される。Ｄフリップフロップ９４のＱ出力はインバ
ータ９５を介してＳ−Ｒラッチ９８のリセット入力に接
続すると共に、Ｓ−Ｒラッチ９８のＱ出力とＮＡＮＤゲ
ート９９入力され、その出力はＲＥＡＤＹとなる。
ド信号入力（ＭＥＲ）とメモリライト信号入力（ＭＥ
Ｗ）を入力したＡＮＤゲート９６の出力信号とＮＯＲゲ
ート９７に入力され、その出力はＳ−Ｒラッチ９８のセ
ット入力及びインバータ９３を介してＤフリップフロッ
プ９４のＤ入力とセット入力に接続される。バイナリカ
ウンタ８１のＱ０出力とＱ１出力を入力したＡＮＤゲー
ト９２の出力信号がＤフリップフロップ９４のＣ入力に
接続される。Ｄフリップフロップ９４のＱ出力はインバ
ータ９５を介してＳ−Ｒラッチ９８のリセット入力に接
続すると共に、Ｓ−Ｒラッチ９８のＱ出力とＮＡＮＤゲ
ート９９入力され、その出力はＲＥＡＤＹとなる。
【００１３】ＡＮＤゲート９２の出力とインバータ８０
の出力を入力したＮＡＮＤゲート８６の出力信号がＩＯ
Ｗとなる。バイナリカウンタ８１のＱ０出力をインバー
タ８４を介した信号とＱ１出力を入力したＮＡＮＤゲー
ト８５の出力がＩＯＲとなり、Ｑ１出力とメモリライト
信号入力（ＭＥＷ）を入力したＯＲゲート８７の出力と
ＮＡＮＤゲート８５を入力したＡＮＤゲート８８の出力
がＷＥとなり、Ｑ１出力とメモリリード信号入力（ＭＥ
Ｒ）を入力したＯＲゲート８９の出力とＱ２出力をイン
バータ９０を介した信号を入力したＡＮＤゲート９１の
出力がＯＥとなる。
の出力を入力したＮＡＮＤゲート８６の出力信号がＩＯ
Ｗとなる。バイナリカウンタ８１のＱ０出力をインバー
タ８４を介した信号とＱ１出力を入力したＮＡＮＤゲー
ト８５の出力がＩＯＲとなり、Ｑ１出力とメモリライト
信号入力（ＭＥＷ）を入力したＯＲゲート８７の出力と
ＮＡＮＤゲート８５を入力したＡＮＤゲート８８の出力
がＷＥとなり、Ｑ１出力とメモリリード信号入力（ＭＥ
Ｒ）を入力したＯＲゲート８９の出力とＱ２出力をイン
バータ９０を介した信号を入力したＡＮＤゲート９１の
出力がＯＥとなる。
【００１４】次に動作について発明する。本実施例では
ランダムアクセスメモリ１０のメモリマップは図４とな
り、００００番地〜３ＦＦＦ番地がランダムアクセスメ
モリからＩ／Ｏインターフェイス３，４，５，６へ情報
転送するエリアで、４０００番地〜７ＦＦＦ番地がＩ／
Ｏインターフェイス３，４，５，６からランダムアクセ
スメモリへ情報転送するエリアとなる。マイクロプロセ
ッサ１がランダムアクセスメモリ１０の００００番地〜
３ＦＦＦ番地へ情報を書き込むと、８［ｍＳ］周期で繰
り返しランダムアクセスメモリ１０の内容をＩ／Ｏイン
ターフェイス３，４，５，６に転送し、逆にＩ／Ｏイン
ターフェイス３，４，５，６の変化情報は８［ｍＳ］周
期で繰り返しランダムアクセスメモリ１０へ転送され、
マイクロプロセッサ１はその内容を読み出すことができ
る。
ランダムアクセスメモリ１０のメモリマップは図４とな
り、００００番地〜３ＦＦＦ番地がランダムアクセスメ
モリからＩ／Ｏインターフェイス３，４，５，６へ情報
転送するエリアで、４０００番地〜７ＦＦＦ番地がＩ／
Ｏインターフェイス３，４，５，６からランダムアクセ
スメモリへ情報転送するエリアとなる。マイクロプロセ
ッサ１がランダムアクセスメモリ１０の００００番地〜
３ＦＦＦ番地へ情報を書き込むと、８［ｍＳ］周期で繰
り返しランダムアクセスメモリ１０の内容をＩ／Ｏイン
ターフェイス３，４，５，６に転送し、逆にＩ／Ｏイン
ターフェイス３，４，５，６の変化情報は８［ｍＳ］周
期で繰り返しランダムアクセスメモリ１０へ転送され、
マイクロプロセッサ１はその内容を読み出すことができ
る。
【００１５】もしマイクロプロセッサ１のランダムアク
セスメモリ１０へのリード／ライトアクセスが、ランダ
ムアクセスメモリ１０とＩ／Ｏインターフェイス３，
４，５，６との間の情報転送と競合したときには、図３
のタイミングチャートで示すように、バイナリカウンタ
８１のＱ１出力が“Ｌ”のときはマイクロプロセッサ１
がアクセスする時間で、“Ｈ”のときは情報転送する時
間として割当し、マイクロプロセッサ１のアクセスが割
当時間内で終了しないときには情報転送制御回路８がＲ
ＥＡＤＹ信号を“Ｌ”にすることによりマイクロプロセ
ッサ１を待ち合わさせる。
セスメモリ１０へのリード／ライトアクセスが、ランダ
ムアクセスメモリ１０とＩ／Ｏインターフェイス３，
４，５，６との間の情報転送と競合したときには、図３
のタイミングチャートで示すように、バイナリカウンタ
８１のＱ１出力が“Ｌ”のときはマイクロプロセッサ１
がアクセスする時間で、“Ｈ”のときは情報転送する時
間として割当し、マイクロプロセッサ１のアクセスが割
当時間内で終了しないときには情報転送制御回路８がＲ
ＥＡＤＹ信号を“Ｌ”にすることによりマイクロプロセ
ッサ１を待ち合わさせる。
【００１６】このＲＥＡＤＹ信号はマイクロプロセッサ
１からのアクセスが始まった時点で“Ｌ”となり、割当
時間部分でアクセスが終了するように情報転送する時間
部分の中点で“Ｈ”となる。さらにバイナリカウンタ８
１のＱ０出力が“Ｌ”のときと“Ｈ”のときで情報転送
する時間部分はメモリライトする割当時間とメモリリー
ドする割当時間に分割される。情報転送制御回路８が出
力するランダムアクセスメモリ１０へのイネーブル信号
（ＯＥ）はマイクロプロセッサ１からのメモリリード信
号入力（ＭＥＲ）と情報転送する時間部分との論理和で
あり、ライト信号（ＷＥ）はマイクロプロセッサ１から
のメモリライト信号入力（ＭＥＷ）と情報転送する時間
部分のメモリライトする割当時間の論理和となる。
１からのアクセスが始まった時点で“Ｌ”となり、割当
時間部分でアクセスが終了するように情報転送する時間
部分の中点で“Ｈ”となる。さらにバイナリカウンタ８
１のＱ０出力が“Ｌ”のときと“Ｈ”のときで情報転送
する時間部分はメモリライトする割当時間とメモリリー
ドする割当時間に分割される。情報転送制御回路８が出
力するランダムアクセスメモリ１０へのイネーブル信号
（ＯＥ）はマイクロプロセッサ１からのメモリリード信
号入力（ＭＥＲ）と情報転送する時間部分との論理和で
あり、ライト信号（ＷＥ）はマイクロプロセッサ１から
のメモリライト信号入力（ＭＥＷ）と情報転送する時間
部分のメモリライトする割当時間の論理和となる。
【００１７】また、情報転送制御回路８が出力するＩ／
Ｏインターフェイス３，４，５，６へのＩ／Ｏリード信
号出力（ＩＯＲ）は情報転送する時間部分のメモリライ
トする割当時間と同じであり、Ｉ／Ｏライト信号出力
（ＩＯＷ）はメモリリードする割当時間の前半部分がパ
ルスとして出力される。
Ｏインターフェイス３，４，５，６へのＩ／Ｏリード信
号出力（ＩＯＲ）は情報転送する時間部分のメモリライ
トする割当時間と同じであり、Ｉ／Ｏライト信号出力
（ＩＯＷ）はメモリリードする割当時間の前半部分がパ
ルスとして出力される。
【００１８】
【発明の効果】以上説明したように本発明によれば、割
り込みを行ったりＤＭＡＣを採用することなく情報転送
回路が実現可能となり、マイクロプロセッサの処理能力
を有効に活用することができ、また、マイクロプロセッ
サのプログラムはメモリのアクセスのみで情報転送のた
めの処理を一切行う必要がないため、プログラムの構造
を簡単にできるという従来にない優れた情報転送回路装
置そ提供することができる。
り込みを行ったりＤＭＡＣを採用することなく情報転送
回路が実現可能となり、マイクロプロセッサの処理能力
を有効に活用することができ、また、マイクロプロセッ
サのプログラムはメモリのアクセスのみで情報転送のた
めの処理を一切行う必要がないため、プログラムの構造
を簡単にできるという従来にない優れた情報転送回路装
置そ提供することができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１における情報転送制御回路の具体例を示す
回路図である。
回路図である。
【図３】図２の動作を示すタイミングチャートである。
【図４】図１内に開示したランダムアクセスメモリのメ
モリマップを示す説明図である。
モリマップを示す説明図である。
１ マイクロプロセッサ ２ 双方向バッファ ３，４，５，６ Ｉ／Ｏインターフェイス ７ ＯＲゲート ８ 情報転送制御回路 ９ セレクタ １０ ランダムアクセスメモリ
Claims (2)
- 【請求項１】 複数のＩ／Ｏインターフェイスと、この
各Ｉ／Ｏインターフェイスとの間で相互に情報転送を行
うマイクロプロセッサとを備えた情報転送回路におい
て、 前記各Ｉ／Ｏインターフェイスとマイクロプロセッサと
の間にＲＡＭメモリを設け、 このＲＡＭメモリに書き込んだ情報と前記各Ｉ／Ｏイン
ターフェイスの変化情報との相互転送、又は前記ＲＡＭ
メモリに書き込んだ情報と前記マイクロプロセッサ側の
情報との相互転送を、それぞれ許容する情報転送制御回
路を装備し、 この情報転送制御回路は、前記ＲＡＭメモリを介して前
記マイクロプロセッサと前記各Ｉ／Ｏインターフェイス
との間で情報転送が競合した場合、前記各Ｉ／Ｏインタ
ーフェイスとの間の情報転送を優先せしめる優先転送制
御機能を備えている、 ことを特徴とする情報転送回路装置。 - 【請求項２】 複数のＩ／Ｏインターフェイスと、この
各Ｉ／Ｏインターフェイスとの間で相互に情報転送を行
うマイクロプロセッサとを備えた情報転送回路におい
て、 前記各Ｉ／Ｏインターフェイスとマイクロプロセッサと
の間にＲＡＭメモリを設け、 このＲＡＭメモリに書き込んだ情報と前記各Ｉ／Ｏイン
ターフェイスの変化情報との相互転送、又は前記ＲＡＭ
メモリに書き込んだ情報と前記マイクロプロセッサ側の
情報との相互転送を、それぞれ許容する情報転送制御回
路を装備し、 前記ＲＡＭメモリとマイクロプロセッサとの間に、前記
ＲＡＭメモリへのアドレス入力に際し前記マイクロプロ
セッサ側と情報転送制御回路側とが競合した場合に前記
情報転送制御回路からの指令に従って何れか一方を選択
するセレクタを装備し、前記情報転送制御回路は、前記ＲＡＭメモリを介して前
記マイクロプロセッサ と前記各Ｉ／Ｏインターフェイス
との間で情報転送が競合した場合、前記各Ｉ／Ｏインタ
ーフェイスとの間の情報転送を優先せしめる優先転送制
御機能を備えている、 ことを特徴とする情報転送回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6968292A JP2845015B2 (ja) | 1992-02-19 | 1992-02-19 | 情報転送回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6968292A JP2845015B2 (ja) | 1992-02-19 | 1992-02-19 | 情報転送回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05233536A JPH05233536A (ja) | 1993-09-10 |
| JP2845015B2 true JP2845015B2 (ja) | 1999-01-13 |
Family
ID=13409884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6968292A Expired - Lifetime JP2845015B2 (ja) | 1992-02-19 | 1992-02-19 | 情報転送回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845015B2 (ja) |
-
1992
- 1992-02-19 JP JP6968292A patent/JP2845015B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05233536A (ja) | 1993-09-10 |
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