JP2843155B2

JP2843155B2 - 非同期時分割通信出力の平滑化方法及びそれを実施するための装置並びに非同期時分割通信の流れを制御する方法

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Publication number: JP2843155B2
Application number: JP345091A
Authority: JP
Inventors: ボイールピエール; ロアードイボン; セルベルミッシェル
Original assignee: Individual
Current assignee: Individual
Priority date: 1990-01-19
Filing date: 1991-01-16
Publication date: 1999-01-06
Anticipated expiration: 2014-01-06
Also published as: AU1008292A; AU634622B2; CA2032301C; EP0438009B1; FR2657482B1; US5299191A; CA2032301A1; AU6941791A; JPH04212545A; EP0478008B1; EP0478008A2; AU632007B2; DE69033655D1; US5297140A; DE69018052D1; DE69018052T2; FR2657482A1; EP0478008A3; DE69033655T2; EP0438009A1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、仮想回路を使用する非
同期時間通信出力(asynchronous time communication o
utput)の平滑化(smoothing) するための方法及びそれを
実施するための装置、並びに非同期時分割通信の流れを
制御する方法に関する。

【０００２】

【従来技術】非同期時間多重信号(asynchronous time m
ultiplex) によって搬送されるパケットやセルの流れを
制御するシステムは公知の技術である。出力の送信と同
一通信資源の分割は、非同期時間技術の主要な課題とな
っている。従来技術の一例として、EP-A-108028 明細書
に記載の構造を有する非同期時間多重信号が想起されよ
う。この多重信号においては、データは長さが同一であ
るパケットによって伝送され、各データの先端には長さ
の一定なラベルが付加され、このラベルによって該パケ
ットが属する仮想回路が識別される。以下の記述では、
現在の慣行に従って斯かるラベルとこれに続くパケット
を「セル」と呼ぶ。非同期時間多重方式によれば、同一
のサポートで伝送する場合、即ち非同期時間多重信号に
よって伝送する場合、各セルは異なる仮想回路に属して
いることが可能である。任意の多重信号に対する仮想回
路の最大個数は、各仮想回路を識別するラベルの一部を
構成するビットの長さによって決定される。

【０００３】時間多重信号の割当ては、一般に該信号に
アクセス可能な異なるソースの稼働率の統計に依存す
る。その結果、瞬時の過負荷による待ち行列のあふれに
起因する情報の損失が発生する可能性がある。当然なが
らこうした情報の損失は最小限にとどめなければならな
いが、その解決は容易ではない。理由は、異なるソース
から供給される情報の流れが非連続的、間欠的であるか
らである。また端末によっては、通信の開始時に割当て
られた出力より高い出力のセルを故意にネットワーク内
に注入する端末もある。

【０００４】既にEP-A-293314 明細書及びEP-A-293315
明細書では、パケットの流れの制御に関する方法とシス
テムについて述べられており、特に非同期時間多重信号
によって搬送されるパケットに重点が置かれている。同
様に、US-A-4475192明細書及びUS-A-46111322 明細書で
は呼量制御について述べられている。このテーマに関連
するものとして、ジョナサン・Ｓ・ターナー（Jonathan
S. Turner）による「輻湊制御（Conjection Contro
l）」の第５章（1987年５月、レイクコモにおける第５
回ＩＴＣセミナー [5th ITC Seminar, Lake Como, May
1987])がある。この文書では特に「リーキーバケット」
なる名称の装置が定義されている。一般的に、これらの
流れ制御方式においては、受信されたセルの個数が受信
開始時に設定された個数を越えると、過剰セルは削除さ
れる。斯かる個数は、最大許容伝搬時間のばらつきに対
応する時間に準じて評価される。この伝搬時間のばらつ
きは、現在、１０^-10のオーダーという極めて低い関連
損失率に対して評価されている。

【０００５】こうした既存の方法、システム及び装置
は、過剰出力の削除条件を良く満たしている。しかしな
がら、同一の仮想回路に属する一連のセルが連続もしく
は略連続してバースト発生すると、該セルの個数が測定
周期における許容個数を越えない場合でも、バーストに
よって時間通信ネットワークの下流で瞬時の過負荷が起
こる危険がある。実際、ネットワークが吸収できるバー
ストの持続周期は、予想伝搬時間のばらつきの振幅より
少ないことは明らかである。これらのバースト即ちセル
の「かたまり(lump)」は、ソースによって生成されるば
かりでなく、非同期時間の流れにおける上流多重過程に
おいても生成される可能性があることに留意すべきであ
る。

【０００６】

【発明の目的】本発明は、セルの受信されたバ−ストを
通常の間隔にあけられたセル内に再送信することを目的
とし、更に長過ぎるバ−ストの場合に過剰なセルを消去
することを他の目的とする。

【０００７】本発明の特徴によれは、非同期時分割多重
出信号を供給するために非同期時分割多重入り信号によ
り搬送されるセルから形成された非同期時間通信出力を
平滑化するための方法において、夫々の入りセルを、非
同期時分割多重方式出力における再送信の実際の時間に
対応するアドレスでバッファメモリ内に配置する段階
と、前記入りセルが属する通信に割り当てられた周期の
関数として前記実際の再送信時間を決定し、前記周期が
非同期時分割多重方式出力で再送信されるセルどうしの
間の理論的最小周期に対応するようにする段階と、前記
周期の関数として理論的送信時間を計算することによっ
て前記バッファメモリに入力する前記セルの前記アドレ
スを構成する段階と、時間的に前記理論的送信時間以降
になる実際の送信時間に対応する第１の空きアドレスを
前記バッファメモリ内で検索する段階と、を有すること
を特徴とする方法が提供される。

【０００８】本発明の他の特徴によれば、非同期時分割
多重入り信号により搬送されるセルから形成された非同
期時分割通信の流れを制御し、非同期時分割多重出信号
を生成して、夫々の入りセルを非同期時分割多重出信号
の実際の再送信時に対応するアドレスでバッファメモリ
内に配置する方法において、前記バッファメモリ内に記
憶され、かつ単一の通信に属する１つの入りセルの到着
時において未だ送信されていない該通信のセルの数を、
該通信に割り当てられる最大セル数と比較し、前記セル
数が前記最大セル数を越えるとき、該入りセルを再送信
しないことを特徴とする方法が提供される。

【０００９】

【実施例】図１のシステムは、入力待ち行列(queue) Ｆ
ｉＦｏ、算術論理演算ユニットＵＡＬとアドレスマルチ
プレサ(multiplexer) ＭＸ１とに接続された状態メモリ
ＭＣＯ、アドレスマルチプレサＭＸ２に接続された空き
アドレスメモリＭＡＤ、アドレスマルチプレサＭＸ３に
接続されたバッファメモリＭＴ、ＡＮＤゲートＰ１及び
Ｐ２、タイムベースクロック(time base clock) ＢＴ及
びマイクロプロセッサ制御ユニットＵＣからなる。

【００１０】待ち行列ＦｉＦｏの入力には多重入り信号
(incoming multiplex)ＸＥが供給される。ゲートＰ１は
時分割多重信号(time division multiplex) ＸＳを送信
する。

【００１１】上記の実施例において時分割多重入り信号
ＸＥは、EP-A-108028 明細書に記載される非同期時分割
多重の形式であるが、該信号よりなるパケット（ここで
はセルと呼ぶ）は 424ビットの並列形式で生成されてい
るものとする。 424ビットなるサイズは、1989年にＣＣ
ＩＴＴで採用されたセルのサイズに対応するサイズであ
る。メモリＦｉＦｏは、EP-A-113307 明細書記載のアラ
イメント(alignment)待ち行列に類似した待ち行列であ
り、その役割は、到着する入力を図１のシステムのロー
カルクロック(local clock) に適応させることである。
従って待ち行列ＦｉＦｏから出力される各セルは、ロー
カルクロックに同期しており、 424本の配線からなる線
束Ｆｅへと出力される。斯かる配線のうち、最初の16本
（ＥＱｅ）はラベルＶｃｉｅを構成する最初の16ビット
を伝送する。このラベルは、セルを搬送する仮想回路、
即ち該当する通信を識別するためのものである。待ち行
列ＦｉＦｏはまた出力ＰＰを有する。この出力は同一名
称の信号を搬送するものであって、斯かる名称は、時間
入力の間隔(interval)が空きであるか占有されているか
を示す。信号ＰＰは、EP-A-113307 明細書の図１に示さ
れているように取得される。その結果的、メモリＦｉＦ
ｏから出る 425本の配線に出力が行なわれる。信号ＰＰ
は第 425本目の配線によって搬送される。第 425本目の
配線は、回路ＵＡＬの同一名称の入力に接続される。

【００１２】状態メモリＭＣＯは、ランダムアクセスが
行なわれるランダムアクセスメモリであって、システム
が最大限処理可能な通信と同数のゾーンからなるメモリ
である。各ゾーンは次の６つ部分に分割され、各部分は
下記の内容を記憶する。・最後に到着したセル（ｔｄｅ）の理論的送信時間・理論的最小周期(period)（ｐｍ）・最後に送信されたセル（ｔｄｌ）の理論的送信時間・最小遅れ（ｄｍ）・数値ＮＭ・数値Ｎ

【００１３】メモリＭＣＯには、上記の６つ部分に夫々
対応する６個の入力ａ１〜ａ６がある。またこのメモリ
ＭＣＯは、上記セクションと同一の名称を有する６個の
出力を含む。最後に、このメモリのアドレス入力は、３
個の入力を有するマルチプレサＭＸ１の出力へと接続さ
れている。

【００１４】マルチプレサＭＸ１の第一入力は、入りセ
ル(incoming cell) のラベルＶｃｉｅを有する線束ＥＱ
ｅへと接続され、その第二入力は、出力セルのラベルＶ
Ｃｉｓを有する線束ＥＱｓへと接続され、その第三入力
ＵＣａは、制御ユニットＵＣの対応する出力へと接続さ
れている。マルチプレサＭＸ１の制御入力は、タイムベ
ースＢＴの出力Ｅ，Ｓ及びＵへと接続されている。

【００１５】タイムベースＢＴはローカル時間(local t
ime)ｔを提供し、この各要素時間(elementary time)
は、入りセルの受信と出セル(outgoing cell) の送信と
に対応している。図２に示されるように、事情の時間的
推移に追従するための時間ｔは、24ビット単位で与えら
れる。該単位の上位部である最初の部分は８ビットから
なり、これに続く下位部は16ビットからなる。後述する
ように、最初の８ビット部によって長期的事象のマーク
付けが行なわれ、第二の16ビット部によってメモリＭＴ
のアドレス指定、即ち該メモリの各動作周期におる事象
のマーク付けが行なわれる。

【００１６】上記のように定義された時間ｔｄｅは、32
ビット単位で与えられる。該単位の最初の部分は８ビッ
ト、第二の部分は16ビット（時間ｔ）から夫々なる。第
三の部分は８ビットからなる少数部である。少数部の役
割に関しては後述する。正常な動作では、時間ｔｓｅは
同一通信の先行セルの理論的送信時間から導き出され
る。即ち時間ｔｓｅは、理論的送信時間に該通信のセル
の理論的最小周期の再送信を示す値ｐｍを加算して求め
られる。時間ｔｄｅが理論的時間と呼ばれる理由は、異
なる通信に属するセルの理論的送信時間の間に矛盾が発
生する可能性があり、このため該セルの実際の送信時間
と理論的時間との間に差が発生することがあるためであ
る。

【００１７】周期ｐｍは24ビット単位で与えられる。各
単位は、メモリＭＴのアドレス指定に間接的に貢献する
16ビットの部分と、少数部である８ビットの部分とから
なる。周期ｐｍは、２個の連続するセルの再送信時間を
理論的に分離するための最小時間に相当する。斯かる再
送信時間の分離はいわゆる「スペック」効果を防ぎ、こ
れよってセルの出力を平滑化するために行なわれる。

【００１８】少数部は、多重出信号(outgoing multiple
x)ＸＳの出力の約数(submultiple)とは必ずしも限らな
い任意の出力選択を許容する。

【００１９】最後に送信されたセルの理論的送信時間ｔ
ｄｌは32ビット単位で符号化されてｔｄｅとなる。この
送信時間は、該通信の最後のセルが送信されるべき理論
的時間（実際の送信時間は少し遅れる場合でも）に相当
する。

【００２０】最大遅れ時間ｄｍは、24ビット単位で符号
化されてｐｍとなり、ネットワーク内の任意のセルが許
容する最大遅れ時間に相当する。この場合、序文で言及
した伝搬時間の許容ばらつきが考慮される。斯かるばら
つきを考慮するにあたり、この時点ｄｍまでの出力を平
滑化しても良い。同一通信においてセルの連続バースト
が発生したためこの遅れ時間が保証されない場合は、該
セルは破壊される。遅れ時間ｄｍは、異なる通信セル間
で可能な優先順位の関数として変化しても良い。

【００２１】タイムベースＢＴは、ローカル時間ｔを供
給するほか、各要素時間に対して６個の連続する信号ｔ
１〜ｔ６を供給する。斯かる６個の信号が一要素時間を
占有する。時間ｔ１及びｔ２は入りセルの到着に対応す
る処理のために使用され、時間ｔ３及びｔ４は出力セル
の送信に対応する処理のために使用され、時間ｔ５及び
ｔ６は制御ユニットＵＣによるメモリＭＣＯへのアクセ
スの処理のために使用される。更に出力ｔ１及びｔ２は
信号Ｅを供給するために接続され、出力ｔ３及びｔ４は
信号Ｓを供給するために接続され、出力ｔ５及びｔ６は
信号Ｕを供給供給するために接続される。信号Ｅ，Ｓ及
びＵは特にマルチプレサＭＸ１〜ＭＸ３を制御するため
に機能する。

【００２２】メモリの読み出しはｔ１，ｔ３及び５で実
行され、書き込みは演算に続いてｔ２，ｔ４及びｔ６で
実行される。

【００２３】バッファメモリＭＴは、ランダムアクセス
が行なわれるランダムアクセスメモリであって、以下に
定義される個数の空間からなるメモリである。各空間は
次の４つの部分に分割され、各部分は下記の内容を蓄積
する。・任意のセルの有効データＤＯＮのフィールド・対応するセルのラベルＶｃｉｅ・このセルの理論的送信時間ｔｄｅ・「１」に設定されると、読み出し中にアドレス指定
された空間に送信可能なセルが含まれていることを示す
ビットｂ５

【００２４】メモリＭＴは４個の入力を有し、夫々デー
タＤＯＮ、ラベルＶｃｉｅ、理論的送信時間ｈｔｅ、ビ
ットｂｅに対応している。同様にメモリＭＴは４個の出
力を有し、夫々参照記号ＤＯＮ、Ｖｃｉｓ、ｔｄｓｅ、
ｂｅｓで示される。出力ＤＯＮ及びＶｃｉｓは 424本の
配線からなる線束中で再結合され、夫々 424個のＡＮＤ
ゲートＰ１の第一入力に接続される。斯かるゲートの第
二の入力は出力ｂｅｓに接続されている。メモリＭＴの
アドレス指定入力はマルチプレクサＭＸ３の出力に接続
されている。

【００２５】マルチプレクサＭＸ３の第一の入力はメモ
リ回路ＭＡＤの出力に接続され、その第二の入力はタイ
ムベースＢＴの現在の時間ｔを受信する。その制御入力
はタイムベースＢＴの出力Ｅ及びＳに接続される。

【００２６】メモリＭＡＤは、ランダムアクセスが行な
われるメモリであって、このメモリはメモリＭＴと同数
の空間からなる。各空間は１ビットの容量を有し、メモ
リＭＴの一つの空間と一対一に対応している。メモリＭ
ＡＤは入力ｄｉｓｐｏを有し、この入力は、メモリＭＴ
が書き込みモードであるか読み出しモードであるかに応
じて「１」又は「０」に設定される。またメモリＭＡＤ
は、一つの出力Ａｄｄと２個のアドレス入力Ａｄｒ１及
びＡｄｒ２とを有する。この入力Ａｄｒ１はマルチプレ
クサＭＸ２の出力に接続され、その入力の一つがメモリ
ＭＡＤの出力Ａｄｄに接続され、マルチプレクサＭＸ２
の第二の入力は、タイムベースＢＴのローカル時間ｔを
受信する。マルチプレクサＭＸ２の制御入力は、タイム
ベースＢＴの出力Ｅ及びＳに接続される。アドレス入力
Ａｄｒ２は、ゲートＰ２の出力に接続される。

【００２７】メモリＭＡＤの出力Ａｄｄは、マルチプレ
クサＭＸ３の第一の入力へと接続される。メモリ回路Ｍ
ＡＤにおいては、一つの空間が「０」を含んでいる場合
は該空間が空きであることを意味し、「１」を含んでい
る場合は占有されていることを意味する。メモリＭＡＤ
はその出力Ａｄｄに対して常に空き空間のアドレスを提
供するが、このアドレスは16ビットのフィールドの２進
値から予め選択されたものである。この２進値は、該セ
ルの理論的送信時間ｈｔｅ、即ちゲートＰ２の第一の入
力に印加される信号ａ１（後述する）から導き出され
る。ゲートＰ２の第二の入力は、タイムベースＢＴの出
力Ｅ（ｔ１と等しい）へと接続される。これは、メモリ
ＭＡＤの入力Ａｄｒ２が、該メモリの空き空間のアドレ
スＡｄｄを検出する目的のためにのみ入りセルの処理中
にアクティブとされることを意味する。メモリＭＴと同
等なメモリがFR-A-2617602明細書の「メモリセルに類す
る論理ソースの可用性を記憶し、かつ空き資源のアドレ
スを設定するための回路」に記述されている。実際には
メモリＭＡＤは、ｈｔｅにより指定される空間を走査し
て該指定空間が占有されていればこれに続く空間を走査
する手段と、アドレスがＡｄｄによって提供される最初
の空きセルを検出した時点で走査を停止する手段を有す
る。

【００２８】図３は、メモリＭＣＯに接続された算術論
理演算ユニットＵＡＬの構成図である。これは算術演算
部ＵＡＲと論理決定部ＵＤＬとからなる。図４に示され
る論理決定部ＵＤＬは、４個の加算器ＡＤＤ１〜ＡＤＤ
４、ゼロ近似試験回路ＴＶ２、５個の包含的論理和ゲー
トＰ３〜Ｐ７、及び５個の比較器ＣＯＭ１〜ＣＯＭ５か
らなる。

【００２９】算術演算部ＵＡＲは、入力ｔｄｅ、ｔｄ
ｌ、ｄｍ、Ｅ、Ｌ、Ｎ、ＮＭ、ｔ及びｐｍを有する。ま
た算術演算部ＵＡＲは、出力ｔ−ｐｍ、Ｎ＋１、ｔｓ
ｅ、ｂ１、ｂ２、ｂ３、ｃ１、ｄ１、ｅ１、ｆ１及びｆ
２を有する。

【００３０】回路ＡＤＤ１は算術加算器であって、その
２個の入力は入力ｔｄｅ及びｐｍへ、その出力は出力ｔ
ｓｅへと夫々接続されている。出力ｔｓｅは時間（ｔｄ
ｍ＋ｐｍ）を供給する。

【００３１】回路ＡＤＤ２は算術加算器であって、３個
の入力を有し、そのうち第一の入力は入力ｔｄｌへ、第
二の入力は入力ｄｍへと夫々接続され、該加算器の第三
の入力は値ＣＭＴを常に受信する。この値はメモリＭＴ
内の空間の個数に相当する。例えば値ＣＭＴは２¹⁶、即
ち65536 と設定される。指数16は、図２に示されるｔの
第二部にある16ビットに対応する。上位ｔの８ビットに
より、バッファメモリＭＴの各周期ではゼロ値が許容さ
れず、タイムベースＢＴの２²⁴要素時間ごとにのみゼロ
を通過することが許容される。この単位要素時間は、タ
イムベースＢＴの周期Ｔに該当する。

【００３２】値（ｔｄｌ＋ｄｍ＋２¹⁶）を供給する加算
器ＡＤＤ２の出力Ｐは、その上位ビット用のゲートＰ５
を介して間接的に比較器ＣＯＭ４の入力Ｐｃへと接続さ
れる。回路ＡＤＤ３は代数加算器であって、２個の制御
入力と２個の入力とを有し、該２個の制御入力は入力Ｅ
及びＬに接続され、該２個の入力のうち１個は入力Ｎに
接続され、他の１個の入力は常に値「１」を受信する。
このため、入力Ｅが起動されると回路ＡＤＤ３は「１」
を値Ｎに加算し、入力Ｌが起動されると回路ＡＤＤ３は
「１」を値Ｎから減算する。このように回路ＡＤＤ３の
出力は、（Ｎ＋１）もしくは（Ｎ−１）のいずれかを供
給する。また該出力は、比較器ＣＤＭ３の出力Ｎ±１と
第一入力とに接続される。

【００３３】回路ＡＤＤ４は算術減算器であって、その
２個の入力は入力ｔ及びｐｍへと接続される。この算術
演算器の出力は値（ｔ−ｐｍ）を供給し、出力ｔ−ｐｍ
へと接続される。

【００３４】回路ＴＶＺは、３個の入力ｚ１〜ｚ３と１
個の出力Ｙとを有する。入力ｚ１〜ｚ３は、入力ｔｄ
ｌ、加算器ＡＤＤ２の出力Ｐ、及び入力ｔの上位ビット
配線へと夫々接続される。またこれらのビット配線は、
ゲートＰ４〜Ｐ６の第一入力に接続される。出力Ｙは、
その入力に印加された３個の上位ビットのうちの１個の
２進値が他の２個のビットの２進値と異なる場合、
「１」に設定される。出力Ｙは、ゲートＰ４〜Ｐ６の第
二入力へと接続される。更に、入力ｔｄｅの上位ビット
配線はゲートＰ３の第一入力に接続される。ゲートＰ３
の第二入力は、回路ＴＶＺの出力Ｙへと接続される。最
後に、出力ｔｓｅの上位ビット配線はゲートＰ７の第一
入力に接続され、ゲートＰ７の第二入力も出力Ｙに接続
される。

【００３５】Ｙ＝０である場合、ｔｄｅ、ｔｓｅ、ｔｄ
ｌ、Ｐ及びｔの値の夫々の上位ビットは、それに対応す
る排他的論理和ゲートを通過しても変化しない。Ｙ＝１
である場合、上位ビットの値はゲートＰ３〜Ｐ７の出力
が残りの下位ビットと接続されて、タイムベースＢＴの
１周期の値ゼロを含まないゾーンにおいてすべての値を
とるようにし、それによって、それらをＴ／２の値に対
する比較器ＣＯＭ１、ＣＯＭ２、ＣＯＭ４及びＣＯＭ５
において明確に比較することが可能となる。

【００３６】比較器ＣＯＭ１では、その２個の入力ｔｄ
ｌｃ及びｔｄｅｃをゲートＰ４及びＰ３へと夫々接続し
ている。ｔｄｅｃがｔｄｅｌより大きい場合に出力ｂ１
が起動されると、出力ｂ２はｔｄｌｅがｔｄｌｃに等し
い場合に起動され、出力ｂ３はｔｄｅｃがｔｄｌｃより
小さい場合に起動される。

【００３７】比較器ＣＯＭ２では、入力ｔｃをゲートＰ
６の出力に接続し、入力ｔｄｌｃをゲートＰ４の出力に
接続している。比較器ＣＯＭ２の出力ｃ１は、ｔｃがｔ
ｄｌｃより小さい場合に起動され、該比較器の出力ｃ２
は、ｔｃがｔｄｌｃと等しいかもしくはこれより大きい
場合に起動される。

【００３８】比較器ＣＯＭ３では、その第一入力でＮ±
１を受信し、その第二入力を入力ＮＭへと接続する。こ
の比較器の出力ｄ１は、Ｎ±１がＮＭより大きい場合に
起動される。

【００３９】比較器ＣＯＭ４では入力ｔｃを上位ビット
に対応するゲートＰ６の出力と、下位ビットに対応する
入力ｔとに接続し、入力Ｐｃを上位ビットに対応するゲ
ートＰ５の出力と、残りの下位ビットに対応する出力Ｐ
とに接続する。比較器ＣＯＭ４の出力ｃ１は、ｔｃがＰ
ｃより大きい場合に起動され、その出力ｅ２は、ｔｃが
Ｐｃと等しいかもしくはこれより小さい場合に起動され
る。

【００４０】比較器ＣＯＭ５では、入力ｔｃを比較器Ｃ
ＯＭ４と並列に接続された入力ｔｃを有し、入力ｔｓｅ
ｃを上位又は最上位配線のためのゲートＰ７の出力に接
続され、更に残りの下位又は最下位のビットのため加算
器ＡＤＤ１の出力と接続されている。この比較器ＣＯＭ
５の出力ｆ１は、ｔｃがｔｓｅｃより小さい場合に出力
される。これは正常な場合の第一の形式である。これに
対して出力ｆ２は、ｔｃがｔｓｅｃより大きい場合に出
力される。これは正常な場合の第二の形式である。

【００４１】加算器ＡＤＤ１の生成する出力信号ｔｓｅ
は、最小周期ｐｍと、先行セルｔｄｅの理論的送信時間
とを合計した時間に相当する。図２に、時間ｔｓｅ（ｔ
ｄｅｐｍ）がｔｄｅと同様に32ビット単位で符号化さ
れ、その一部が少数部であることを示す。減算器ＡＤＤ
４の生成する信号ｔ−ｐｍは、最小周期ｐｍに等しい値
の現在の時間ｔに先行する時間に相当する。この時間も
また32ビット単位で符号化され、その一部は少数部とな
る。該時間は、図７に関連して後述するように、再初期
化で使用される。信号ＮＭ及びＮ±１は、少数部なしに
24ビット単位で符号化される。信号ＮＭは、通信のため
メモリＭＴ内で待っているセルの最大数を示す数値に対
応する。同じように、信号Ｎ±１は比較器ＣＯＭ３内の
最大数ＮＭと比較される数値である。加算器ＡＤＤ２の
生成する信号Ｐは、最後に送信されたセルの理論的送信
時間と、２個のセル間の最大遅れ時間ｄｍと、メモリＭ
Ｔの空間の数との合計時間ｔｄｌに相当する。従って時
間Ｐにおいて、メモリＭＴ内で待っているすべてセルが
送信される。このため後述するように、圧縮の対象であ
る現在の時間ｔが時間Ｐとなる。

【００４２】比較器ＣＯＭ１の信号ｂ１は、ｔｄｅｃが
ｔｄｌｃより大きい場合に「１」に設定される。これ
は、通信中にセル形成部が到着すると、最後に到着した
セルの理論的送信時間は、同一通信中において最後のセ
ルが送信された理論的時間より遅いことを意味する。こ
れは正常の場合である。信号ｂ２が「１」に設定されて
いる場合も正常であるが、このとき上記の二種類の理論
的時間は等しい。一方信号ｂ３が「１」に設定されてい
る場合は誤りの場合である。ある通信に属するセルの理
論的送信時間が、同一通信内で既に送信された他のセル
の理論的時間に先行することはできない。

【００４３】比較器ＣＯＭ２により生成する信号ｃ１が
「１」に設定されている場合、ｔｃがｔｄｌｃより小さ
いことを意味する。これは誤りの場合である。理由は、
ｔｄｌｃは既に送信されたセルの時間ｔｅに相当するか
らである。出力信号ｃ２が「１」に設定されている場合
は正常である。

【００４４】比較器ＣＯＭ３の出力信号ｄ１が「１」に
設定されている場合、メモリは通信の開始時に同意され
たセルの個数より多い個数のセルを受領することにな
る。この同意されたセルの個数はＮＭである。従ってこ
の場合は誤りである。比較器ＣＯＭ４の出力信号ｅ１が
「１」に設定されている場合、ｔｅがＰｃより大きいこ
とを意味する。信号ｃ２が「１」に設定されている場合
は正常である。

【００４５】この比較器の出力信号ｆ１が「１」に設定
されている場合、ｔｃがｔｓｅｃより小さいかもしくは
これに等しいことを意味する。これは後述するように正
常な場合の第一の形式である。出力信号ｆ２が「１」に
設定されている場合、ｔｃがｔｓｅｃより大きいことを
意味する。これは正常な場合の第二の形式である。

【００４６】比較器ＣＯＭ５の信号ｆ１及びｆ２は、後
述するように、正常な場合の二つの形式に対応する。

【００４７】以下で論理決定部ＵＤＬが自己宛ての信号
ｂ１〜ｅ２の関数として様々な場合を処理するその方法
を詳しく考察するが、その前に、図５と図６とを参照し
て現行の正常な動作を二種類の場合に別けて説明する。
ここで、値ｐｍは４個の要素時間を示す。

【００４８】図５の時間線図において、・線ｔ）は、ローカル時間ｔの展開を部分的に示して
いる。ここでは要素時間ｔ19〜ｔ41に相当する。・線ｉ）は、通信ｉの入りセルを示す。ここではｉ１
〜ｉ６である。また通信の開始時点ではないと仮定す
る。・線ｔｄｅ）は、メモリＭＣＯの通信ｉに相当するゾ
ーン内に連続して入力された異なる値ｔｄｅを示す。・線ｔｓｅ）は、回路ＵＡＲの対応する出力における
異なる値ｔｓｅを示す。・線ｈｔｅ）は、連続する値であるｈｔｅを示す。・線Ａｄｒ２）は、メモリＭＡＤがメモリＭＩＴ内に
おける次の空き空間のアドレスを検索できるようにメモ
リＭＡＤに供給された異なる初期アドレスを示す。・線ａｄｄ）は、メモリＭＡＤによって連続的に決定
されるアドレスを示す。斯かるアドレスの決定は、ＭＴ
の同一アドレスにも各値ｈｔｃが記録されていることを
確認することによって行なわれる。ただし、各値はこの
アドレスと異なることがある。・線ｔｄｌｃ）は、セルの各読み出し時の連続値ｔｄ
ｌｅを示す。値ｔｄｌｅは、論理決定部ＵＤＬで処理さ
れたのち、呼び出されてｔｄｌの形式で通信ｉに対応す
るゾーンに記憶される。・線ｔｄｌ）は、連続値ｔｄｌのみを示す。・線Ｎ）は、通信ｉのセルであって、メモリＭＩＴに
記憶されるセルの連続番号を示す。・線ｉ′）は、通信ｉのセルの出力回数、即ちｉ１〜
ｉ５に対応するｉ′１〜ｉ′５を示す。

【００４９】図６の時間線図においては同一の等級（ク
ラス）を採用した。図５において、セルｉ１〜ｉ５は、
４個の要素時間のうち３個からなる周期ｐｍに従って本
発明のシステムの入力に到着する。残りの１個の要素時
間ｉ４は遅れ時間をともなって到着する。ただちにメモ
リＭＡＤ内における空きアドレスの検索が行なわれる
が、セルｉ２の蓄積はここでは除外される。従ってセル
ｉ′１〜ｉ′５は相互間の間隔を与えられたのち、ただ
ちにセルｉ１〜ｉ５の到着時間で出力される。ここで、
上記周期ｐｍは、２個の再送信させるセルの間の最小理
論的周期であることが想起されよう。図５に示されるよ
うに、入りセルは実質的に斯かる同一周期ｐｍと見なさ
れ、通常は再送信されるセルも同様に周期ｐｍと見なさ
れることがわかる。

【００５０】図６において、セルにｉ２は最小周期ｐｍ
に準じていない。入りセルｉ３〜ｉ５は互いに非常に接
近して到着するが、続くセルは明らかに遅れて到着す
る。しかしながら、出力セルｉ１〜ｉ４は相互間の充分
な間隔が与えられていることがわかる。これは、本発明
によるシステムが平滑化を実行することを証明してい
る。また図６では、バーストの発生時には数値Ｎが急速
に増加していることを示している。バーストｉ３〜ｉ５
が継続していれば、数値Ｎは最大値ＮＭを上回ることに
なったはずである。この場合、従来技術ではバーストの
最後のセルが削除されていた。

【００５１】図５と図６に示された二つの例は正常な例
であって、これを利用して誤りの場合や他の正常な場合
を決定することができる。こうした様々な場合について
以下で図７〜図９を参照して詳しく説明する。

【００５２】図３に示されるように、論理決定回路の入
力は、Ｎ±１、ｔ−ｐｍ、ｔｓｅ、ｂ１、ｂ３、ｃ１、
ｃ２、ｄ１、ｅ１、ｅ２、ｆ１、ｆ２、ＡＭ、ｂｓ、Ｐ
Ｐ、ｔｄｌｅ、ｔ及びｔ１〜ｔ６である。次に入りセル
の到着時点、出力セルの送信時点、及び中央処理ユニッ
トのアクセス時に連続して実行される処理について説明
する。

【００５３】入りセルが到着すると、このセルは図７に
示されるようにｔ１に続いてｔ２で処理される。この入
りセルが属する通信ｉに対応するメモリＭＣＯ内のゾー
ンは、マルチプレクサＭＸ１によってアドレス指定され
る。このマルチプレクサＭＸ１は、入力Ｅ＝ｔ１＋ｔ２
と該セルのラベルＶｅｉｅとによってコミューテート(c
ommutate) される。メモリＭＣＯの前記ゾーンの状態は
ｔ１で読み出され、その出力信号は回路ＵＡＲへと供給
される。回路ＵＡＲは信号ｂ１〜ｆ２を供給する。

【００５４】図７の表に示された様々な空間は、信号ｂ
１〜ｆ２（第一の回線）によって定義される事象の関数
として実行されるアクションを代表している。斯かる信
号は第二の回線に入力される条件と関連付けられてい
る。従って以下の場合が成立する。

【００５５】1) 信号ｂ３が、他の信号ｂ２〜ｃ２に関
わりなく常に「１」に設定される場合。通常の場合、時
間ｔｄｅは時間ｔｄｌに等しいか或いはこれより長い。
理由は、ｔｄｌが送信されたセルに対応し、ｔｄｅが該
同一セルもしくはこれ以後のセルに対応しているからで
ある。従ってこれは誤りの場合である。しかしながら本
発明のシステムによれば、入りセルを考慮に入れる決定
がなされる。ｔ２において、信号ａ１〜ａ６は次の値を
とる。ｔ即ち現在の時間、ｘ、ｔ−ｐｍ、ｘ、ｘ、１、
ｘをとる場合、これはＭＣＯ内の該ゾーンに既にある値
が変化しないことを示す。時間ｔｄｌの時点で、ｔ−ｐ
ｍ値を割り当てることによってｔｄｌをｔｄｃと異なる
数値にしていることが特に注目すべき点である。同様に
注目すべき点は、数値Ｎが値１をとることによって、蓄
積された通信ｉのセルが存在することが示されるという
点である。更に、ｔの16下位ビットに対応する信号ａ１
の16ビットは、信号Ｅによって開放されるゲートＰ２を
介してメモリＭＡＤの入力Ａｄｒ２に供給される。メモ
リＭＡＤは、メモリＭＴ内の空き空間のｔに等しいか、
もしくはこれより高いアドレスの検索を開始する。ａ１
の32配線からなる線束は常にゲートＰ２を介して延長さ
れ、メモリＭＴの入力ｈｔｅへと達する。配線ｂｅは
「１」へと設定される。マルチプレクサＭＸ３によって
アドレス指定されるメモリＭＴは、入りセル、時間ｈｔ
ｅ、及びビットｂｅを対応する空間へと蓄積する。最後
にメモリＭＡＤは、アドレス空間Ａｄｄの配線ｂｅに接
続された入力ｄｉｓｐｏにあるビット「１」を入力す
る。この場合の書き込みアドレスは、Ｅによって制御さ
れるマルチプレクサＭＸ２によって伝送される。

【００５６】2) ｃ１が、信号ｅ１、ｂ２、ｂ１、ｃ２
及びｅ２に関わりなく常に「１」に設定される場合。こ
の場合は正常な生成が行なわれない。従ってこれは誤り
の例である。ここでは、入りセルを考慮することが決定
され、上記 1) の場合と同一のアクションがとられる。

【００５７】3) ｅ１及びｂ２が、信号ｄ１、ｂ２、ｃ
２及びｅ２に関わりなく常に「１」と設定される場合。
これは次のことを意味する。即ち、ｔｄｌ、ｄｍ、及び
メモリＭＴの読み出し周期（上記の例では２¹⁶）を合計
した時間Ｐが経過すると、メモリＭＴ内で待ち状態にあ
る通信ｉのすべてのセルが読み出されたことが確認され
る。ただし、この通信の新たなセルが極めて最近の時点
で提示されていないものとする。ここでは、入りセルを
考慮することが決定され、上記 1) の場合と同一のアク
ションがとられる。

【００５８】4) ｄ１が、ｂ２、ｃ２及びｅ２に関わり
なく「１」に設定される場合。ｔ１において、メモリＭ
ＣＯのゾーンを読み出す場合、通信ｉのセルであってメ
モリＭＴ内で待ち状態にあるセルの個数Ｎは、ＮＭより
大きい可能性がある。ＮＭは通信ｉの開始時に同意され
たセルの個数である。ここでは入りセルを書き込まない
ことが決定され、該セルは削除される。対応するゾーン
内の既存のデータは変化しない。

【００５９】5) ｂ２及びｆ２が、ｃ２及びｅ２に関わ
りなく「１」に設定される場合。この場合は通信ｉのた
めに送信するセルが不在であることを意味する。ここで
は入りセルが考慮され、上記 1) の場合と同一のアクシ
ョンがとられる。この例は通信ｉの成立後の最初の例に
相当する点が注目される。

【００６０】6) ｂ２及びｆ１が、ｃ２及びｅ２に関わ
りなく「１」に設定される場合。これは正常な動作の場
合の第二の型式のを意味する。入りセルは考慮される。
ｔ２において、ｔｓｅの値は新しい時間ｔｄｅとなり、
ついでａ１とゲートＰ２とを介してメモリＭＡＤの入力
Ａｄｒ２のアドレス指定を行ない、アクションの終了後
は下記の 7) と同一の値をとる。またＮの値は１単位増
加される。

【００６１】7) ｃ２及びｅ２が「１」に設定される場
合。これは正常な動作の場合の第一の型式を意味する。
入りセルは考慮される。ｔ２において、ｔｓｅの値は新
しい時間ｔｄｅとなり、ついでａ１とゲートＰ２とを介
してメモリＭＡＤの入力Ａｄｒ２のアドレス指定を行な
う。ａ２及びａ５の制御は変化しない。Ｎの値は１単位
増加され、ａ６で配列される。

【００６２】出力セルの送信時に、該セルの属する通信
ｉに対応するメモリＭＣＯのゾーンはマルチプレクサＭ
Ｘ１によってアドレス指定される。このマルチプレクサ
ＭＸ１は、入力Ｓ＝ｔ３＋ｔ４と、メモリＭＴが供給す
るセルのラベルＶｃｉｓとによって整流される。メモリ
ＭＣＯの前記ゾーンの状態はｔ３で読み出され、その出
力信号は回路ＵＡＲへと供給される。この回路ＵＡＲは
信号ｂ１〜ｆ２を供給する。

【００６３】メモリＭＴの一空間からセルが読み出せる
のは、関連するビットｂｅが「１」に設定されている場
合のみであることに注目することが重要である。

【００６４】図８の表に示される各種の空間は、信号ｂ
１〜ｆ２（第一の回線）によって定義される事象の関数
として実行されるアクションを代表している。斯かる信
号は第二の回線に入力される条件と関連付けられてい
る。従って以下の場合が成立する。

【００６５】1) ｂ３が、ｃ１、ｅ１、ｂ２、ｅ２及び
ｅ２に関わりなく「１」に設定される場合。これは入り
セルの到着時と同様な誤りの場合であり、該到着時と同
じ理由で誤りとされる。時間ｔｄｅ及びｔｄｌに対して
現在の時間ｔの値が割り当てられる。Ｎとｂｅは「０」
に夫々設定される。他のフィールドであるｐｍ、ｄｍ及
びＮＭは変化しない。

【００６６】2) ｃ１が、ｅ１、ｂ２、ｃ２及びｅ２に
関わりなく「１」に設定される場合。入りセルの到着時
点と同じ理由で、これも誤りの場合である。実行される
アクションは上記 1) の場合と同一である。

【００６７】3) ｅ１及びｂ２が「１」に設定される場
合。これは異常な場合である。実際には、時間ｔｄｅが
時間ｔｄｌに等しいため、待ち状態の通信のセルは存在
しない。ここで、メモリＭＣＯのアドレス指定は、メモ
リＭＴの読み出し中に該セルのラベルＶｃｉｓによって
実行される。また時間ｔがＰより長いということは、最
後のセルの送信後、バッファメモリＭＴの読み出しの１
周期をやや上回る時間が経過したことを意味する。これ
により、すべてのセルが読み出されたことが確認され
る。上記 1) の場合と同一のアクションが実行される。
ｅ１が「１」に設定されていてもｂ２が「０」である場
合、最後の入りセルは極めて最近到着したことを意味す
ることが注目すべき点である。この場合、下記4) の場
合のように送信を行なう必要がある。

【００６８】4) ｃ２及びｅ２が「１」に設定され、ｂ
１が「１」に設定される場合。これは出力セルを正常に
読み出す場合である。メモリＭＴの供給する時間ｔｄｌ
ｅを使用し、ａ３を介して、メモリＭＣＯの対応するゾ
ーンの時間ｔｄｌの古い値が更新される。またａ６を介
して数値Ｎが減少される。これは回路ＵＡＲの加算器Ａ
ＤＤ３が減算器として機能したためである。Ｓによって
制御されるマルチプレクサＭＸ２を介して、メモリＭＡ
Ｄが現在の時間ｔによってアドレス指定される。配線ｂ
ｅは、メモリＭＡＤの対応する空間を「０」に設定す
る。このことは、該空間が空きであることを意味する。
最後に、配線ｂｅはメモリＭＴの対応するビットを
「０」に設定する。メモリＭＣＯのゾーンの他のフィー
ルドは変化しない。

【００６９】5) ｃ２及びｅ２が「１」に、ｂ２及びｆ
１が「１」に夫々設定される場合。これは正常な場合で
あって、上記 4) の場合と同一のアクションが実行され
る。

【００７０】6) ｃ２及びｅ２が「１」に、ｆ２及びｂ
２が「１」に夫々設定される場合。これは誤りの場合で
ある。理由は、１個のセルが読まれたのち、理論上他の
セルは存在しないはずだからである。上記 1) の場合と
同一のアクションが実行される。

【００７１】中央処理ユニットＵＣによるメモリＭＣＯ
のアクセスのために、マルチプレクサＭＸ１が信号Ｕ＝
ｔ５＋ｔ６によって接続される。中央処理ユニットＵＣ
は、その分析の対象となるゾーンのアドレスＵＣを自己
に対して供給する。選択されたゾーンの状態はｔ５で読
み出され、その出力信号はユニットＵＡＲへと供給され
る。ｔ６においては、ユニットＵＤＬから出力された演
算の結果や論理決定の結果のデータが前記ゾーン内に再
度書き込まれる。本発明のシステムの動作時には、ユニ
ットＵＣがメモリＭＡＤ及びＭＴに介入するすることは
ない。中央処理ユニットＵＣによるメモリＭＣＯへのア
クセスは、いくつかの機能、たとえば更新や通信の初期
化などに相当する。

【００７２】図９の表に示された各種の空間は、信号ｂ
３、ｃ１、ｂ２、ｃ２及びｅ２（第一の回線）によって
定義される事象の関数として、更新のために実行される
アクションを代表している。斯かる信号は第二の回線に
入力される条件と関連付けられている。従って以下の場
合が成立する。

【００７３】1) ｂ３が、ｃ１、ｂ２、ｃ２及びｅ２の
状態に関わりなく「１」に設定される場合。これは誤り
の場合である。理由は、時間ｔｄｉが時間ｔｄｅを上回
ることはあり得ないからである。該ゾーンには、ｔｄｅ
の値と、現在の時間ｔに等しいｔｄｉの値とが書き込ま
れる。また数値Ｎには値「０」が与えられる。他のフィ
ールドであるｐｍ、ｄｍ及びＮＭは変化しない。

【００７４】2) ｃ１が、ｂ２、ｃ２及びｅ２の状態に
関わりなく「１」に設定される場合。これも誤りの場合
であって上記 1) の場合と同一のアクションが実行され
る。

【００７５】3) ｂ２が、ｃ２及びｅ２に関わりなく
「１」に設定される場合。これは、該通信において送信
待ちのセルがない正常な時点の場合である。実際には、
通信は一定時間の間起動されておらず、該通信のゾーン
内にあるｔｄｅとｔｄｉの値は、先行するアクティビテ
ィか、もしくは中央処理ユニットＵＣによる先行時間設
定のいずれかに準じて定まる。実行されるアクションは
上記 1) の場合と同一である。

【００７６】4) ｂ２及びｆ２が「１」に設定される場
合。これは正常な場合であって、ゾーンのフィールドが
変更されることはない。

【００７７】5) ｃ２及びｅ２が「１」に設定される場
合。これも正常な場合であって、ゾーンのフィールドが
変更されることはない。

【００７８】第二の機能においては、中央処理ユニット
ＵＣがメモリＭＣＯの初期化、新たな通信の開始、もし
くは更新のいずれかのためにメモリＭＣＯに介入する。
この介入の目的は、メモリＭＣＯの初期化、新たな通信
の開始、もしくは更新のいずれかである。この場合、ア
ドレスＵＣａは上位の追加アドレスビットを含んでい
る。このビットは「１」に設定され、該機能を単なる更
新機能から区別する役割を果している。従って中央処理
ユニットＵＣは、接続ＡＭを介して、ユニットＵＡＬに
おける演算や決定から独立して出力配線ａ１〜ａ６にア
クセスする。該ゾーンの６個のセクションは直接位置決
めされる。この場合、時間ｔｄｅ及びｔｄｌが現在の時
間ｔの値をとることが注目される点である。中央処理ユ
ニットＵＣによるメモリＭＣＯの更新は周期的に実行さ
れる。中央処理ユニットは、少なくともＴ／２より短い
時間でメモリＭＣＯの全体を走査する。ここでＴは、既
に説明したように、タイムベースＢＴの１周期に該当す
る。このようにして、中央処理ユニットＵＣは、タイム
ベースＢＴが供給する正確な時間ｔに近い通信に関する
すべての値を保持する。この動作により、これらすべて
の時間値は、常にＴ／２より小さな値の間隔で互いに区
別されることになる。

【００７９】以上のように、任意の通信におけるいずれ
かの時間値の上位ビットが他の時間値の上位ビットと異
なる場合、これら時間値の合計は、タイムベースＢＴが
ゼロへと移行する時間に近い。この場合、値Ｔ／２を比
較前のすべての時間値に加算してから該時間値の比較を
行なうことが望ましい。これらの時間値はＴ／２の附近
にある。斯かる比較においては時間上の順序が考慮され
る。この加算の実行もしくは不実行は、回路ＴＶＺと、
図３に示されるゲートＰ３〜Ｐ７とによって決定され
る。

【００８０】本システムは、値Ｐの演算で上マージンを
とることによって単純化することが可能である。値ｔが
ｔｄｅより大きければ、Ｎ＝０である場合に限って更新
が可能である。実際には、Ｎがゼロ以外である場合、通
信が起動状態であるため更新は常に行なわれる。

【００８１】ｔがｔｄｅより小さい場合、中央処理ユニ
ットその他を介してゼロクリアがなされないため誤りと
なる。この場合、更新が不可欠となる。

【００８２】上記の単純化の結果、メモリＭＣＯ内のフ
ィールドｔｄｌ及びｄｍと、メモリＭＴ内のフィールド
ｔｄｌｅとが不用となる。またｔｄｅ＝ｔｄｌという条
件は、Ｎ＝０という条件に置き換えられる。

【００８３】Ｎ＝０であれば、プラッタはいずれの場合
でも更新される。また入りセルの受信時にはプラッタの
更新が考慮され、値ＮはＮ＝１と設定される。出力セル
の再送信又は中央処理ユニットＵＣによる更新の時点で
は、Ｎはゼロの値をとる。すべての値は、図７から図９
に示される列１上に位置決めされる。ただしフィールド
ａ３は存在しない。

【００８４】Ｎがゼロ以外であってｔがｔｄｅより大き
い場合、入りセルが考慮されて値（Ｎ＋１）がフィール
ドａｂに設定される。出力セルが考慮されると、値（Ｎ
−１）がフィールドａｂに設定される。中央処理ユニッ
トによる更新が行なわれても、なんらかの変更が生ずる
わけではない。ｔがｔｄｅより小さい場合は、更新が行
なわれる。

【００８５】中央処理ユニットＵＣによって初期化が行
なわれると、フィールドｔｄｅ、ｐｍ、ｔｄｌ及びｄｍ
は「０」に設定される。ついで、通信を搬送するために
選択された仮想回路に対応する各ゾーンが漸次初期化さ
れる。即ち更新によってフィールドｐｍ及びｄｍがまず
初期化され、続いてフィールドｔｄｅ及びｔｄｌが初期
化される。

【００８６】バッファメモリＭＴにあふれが生じた場
合、メモリＭＴには空きアドレスは存在せず、入りセル
は拒絶される。

【図面の簡単な説明】

【図１】本発明によるシステムの構成図である。

【図２】図１のシステムで使用する時間もしくは間隔
に対応するワードの構造を示す図である。

【図３】図１のシステムで使用する算術論理演算ユニ
ットの構成図である。

【図４】図３のユニットにおける算術演算部の構成図
である。

【図５】本発明によるシステムの一動作例を説明する
ための時間の流れ図である。

【図６】本発明によるシステムの他の動作例を説明す
るための時間の流れ図である。

【図７】図１のユニットの論理演算部における論理分
割の表である。

【図８】図７と同様の論理分割の表である。

【図９】図７と同様の論理分割の表である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ピエールボイールフランス国．エフ−22300 ラニオン, ケルリゴナン，パークアンデンヴェド３ (72)発明者イボンロアードフランス国．エフ−22300 ラニオン, セルベル，ゴアアルスティヴェル（番地なし) (72)発明者ミッシェルセルベルフランス国．エフ−22300 ラニオン, ルリュセルベル（番地なし) (56)参考文献特開平２−170645（ＪＰ，Ａ) 特開平３−150944（ＪＰ，Ａ) 特開平１−157148（ＪＰ，Ａ) ＩＥＥＥＣｏｍｍｕｎｉｃａｔｉｏｎｓＭａｇａｚｉｎｅＶｏ１．24 Ｎｏ．10 ｐ８−15 1989年電子情報通信学会秋季全国大会Ｂ−262 信学技法ＩＮ89−７信学技法ＳＳＥ89−69 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 12/56 H04L 12/28

Claims

(57)【特許請求の範囲】

【請求項１】非同期時分割多重出信号（ＸＳ）を供給
するために非同期時分割多重入り信号（ＸＥ）により搬
送されるセルから形成された非同期時間通信出力を平滑
化するための方法において、 (a) 夫々の入りセルを、非同期時分割多重方式出力（Ｘ
Ｓ）における再送信の実際の時間（ｔ）に対応するアド
レス（Ａｄｄ）でバッファメモリ（ＭＴ）内に配置する
段階と、 (b) 前記入りセルが属する通信に割り当てられた周期
（ｐｍ）の関数として前記実際の再送信時間を決定し、
前記周期（ｐｍ）が非同期時分割多重方式出力で再送信
されるセルどうしの間の理論的最小周期に対応するよう
にする段階と、を有し、前記周期（ｐｍ）の関数として理論的送信時間（ｔｓ
ｅ）を計算することによって前記バッファメモリ（Ｍ
Ｔ）に入力する前記セルの前記アドレス（Ａｄｄ）を構
成する段階と、時間的に前記理論的送信時間（ｔｓｅ）以降になる実際
の送信時間（ｔ）に対応する第１の空きアドレス（Ａｄ
ｄ）を前記バッファメモリ（ＭＴ）内で検索する段階
と、を更に有することを特徴とする方法。
【請求項２】前記入りセルの到着時間（ｔ）が、前記
入りセルが属する前記通信に割り当てられた前記周期
（ｐｍ）に前記同一の通信の先行するセルについて求め
た前記理論的送信時間（ｔｄｅ）を加算して計算した理
論的送信時間（ｔｓｅ）より遅くない場合には、その計
算した時間、又は前記入りセルの到着時間（ｔ）が、前
記理論的送信時間（ｔｓｅ）より遅い場合には、前記入
りセルの実際の到着時間（ｔ）のいずれかを選択するこ
とによって、入りセルの前記理論的送信時間（ｔｓｅ）
を検出する段階を更に有する請求項１記載の方法。
【請求項３】請求項１又は２記載の方法を実施するた
めの装置であって、バッファメモリ（ＭＴ）と、状態メモリ（ＭＣＯ）と、
タイムベースクロック（ＢＴ）と、算術論理演算ユニッ
ト（ＵＡＬ）とを有し、前記バッファメモリ（ＭＴ）は、メモリー空間に分割さ
れ、夫々の空間が通信の有効データフィールドが記憶さ
れる第１の部分（ＤＯＮ）と、前記通信のラべルが記憶
される第２の部分（Ｖｃｉｅ）と、前記関連空間の占有
又は空き状態を表わすビットが記憶される第３の部分
（ｂｅ）とからなる３つの部分を有し、上記状態メモリ（ＭＣＯ）は、領域群に分割され、夫々
の領域が前記非同期時分割多重入り信号（ＸＥ）で送信
された通信と一対一で対応して、前記入りセルと同じ通
信に属する先行セルの理論的送信時間を記憶する第１の
部分（ｔｄｅ）と、前記通信に割り当てられた周期（ｐ
ｍ）を記憶する第２の部分（ｐｍ）と、前記バッファメ
モリに記憶されていて前記同じ通信の前記入りセルの到
着時間にまだ送信されていないセルの個数を記憶する第
３の部分（Ｎ）とからなる３つの部分を有し、前記バッファメモリ（ＭＴ）の空間アドレスに対応する
夫々の要素時間の実際の時間（ｔ）を供給するためのタ
イムベースクロック（ＢＴ）を含む手段と、理論的送信時間（ｔｓｅ）の識別と、前記理論的時間と
到着時間（ｔ）の比較と、前記比較の結果の関数として
現在の入りセルのアドレス（Ａｄｄ）の決定に継がる計
算を行う前記算術論理演算ユニット（ＵＡＬ）を含む手
段と、を更に有することを特徴とする装置。
【請求項４】前記出力の平滑化を、 (1) 前記バッファメモリに記憶されていて単一の通信に
属する入りセルの到着時間にまだ送信されていない前記
通信の第１のセル数（Ｎ）を前記通信に割り当てられた
最大数（ＮＭ）において比較し、 (2) セルの個数（Ｎ）が前記最大数（ＮＭ）を越える場
合には、前記入りセルを再送信しない、流れ制御処理によって完了する段階を更に有する請求項
１または２記載の方法。
【請求項５】前記状態メモリ（ＭＣＯ）の複数の領域
を更に有し、前記状態メモリ（ＭＣＯ）の夫々の領域が
最大数が記憶される第４の部分（ＮＭ）を有し、前記第
１の個数（Ｎ）と最大数とを比較するための前記算術論
理演算ユニット（ＵＡＬ）を有し、これに応じて前記入
りセルの処理を禁止するための手段を有する請求項３記
載の装置。
【請求項６】前記出力の前記平滑化を、 (1) 前記バッファメモリに蓄積されていて単一の通信に
属する入りセルの到着時間にまだ送信されていない前記
通信の第１のセル数（Ｎ）を前記通信に割り当てられた
最大数（ＮＭ）において比較することと、 (2) セル数（Ｎ）が前記最大数（ＮＭ）を越える場合に
は、前記入りセルを再送信しないこと、に応じた流れ制御処理によって完了するための手段と、前記バッファメモリ（ＭＴ）において見られる１ビット
空間と同数の空間を含む利用可能なアドレスのメモリ
（ＭＡＤ）を有し、１ビットの前記空間の夫々が前記バ
ッファメモリの関連空間の第３の部分の内容を再複写
し、前記利用可能なアドレスのメモリが決定した一つの
アドレスから前記アドレスを横断する順序で１ビットの
これらの空間を走査するための手段を含む手段と、利用可能で空き記憶領域を表わす１ビットの第１の空間
を発見することに応じて前記走査を停止し、前記決定し
たアドレスが前記処理した入りセルの前記理論的送信時
間に対応する手段と、前記走査の終了に応じて再送信の実際の時間と前記バッ
ファメモリ（ＭＴ）の関連空間の占有状態を決定するた
めの手段と、を更に有する請求項３または５記載の装置。
【請求項７】前記セルが２進値に関して識別されるこ
とと前記２進値がいつかの最上位ビット位置を含み時間
帯に分割され、タイムベースクロック信号の１周期のゼロの値の両側に
位置している比較２進値に応じてこれらの最上位ビット
に「１」を加えてゼロの値を有さない時間帯の内部に変
換した値の比較を行うための手段を有する請求項１記載
の方法を実施するための装置。
【請求項８】前記ゼロへの近似を発見するための検出
回路手段を更に有し、この検出回路手段の出力が比較し
ようとする値がゼロに近付いた時に出力され、複数の２入力排他的論理和ゲートと、比較しようとする値の最上位ビットを夫々前記２入力ゲ
ートの対応する一方の第１の入力に適用し、前記２入力
ゲートの第２の入力が前記ゼロ近似検出回路手段の出力
へ接続することと、前記入力ゲートに対応する入力を有する複数の比較器
と、対応する比較器の対応する入力に前記２入力ゲートの出
力を適用するための手段と、を有する請求項７記載の装置。
【請求項９】非同期時分割多重出信号（ＸＳ）を生成
するのに非同期時分割多重入り信号（ＸＥ）により受け
取ったセルから形成される非同期時分割通信の流れを制
御する方法であって、夫々の入りセルを非同期時分割多重出信号（ＸＳ）の実
際の再送信時（ｔ）に対応するアドレス（Ａｄｄ）でバ
ッファメモリ（ＭＴ）内に配置する段階と、前記バッファメモリ（ＭＴ）内に記憶され、かつ個々の
通信に属する１つの入りセルの到着時において未だ送信
されていない該通信のセルの数（Ｎ）を、該通信に割り
当てられる最大セル数（ＮＭ）と比較する段階と、前記セル数（Ｎ）が前記最大セル数（ＮＭ）を越える
時、該入りセルを再送信しない段階と、を有することを特徴とする方法。
【請求項１０】状態メモリ（ＭＣＯ）と算術論理演算
ユニット（ＵＡＬ）とを有し、前記状態メモリ（ＭＣ
Ｏ）が複数のゾーンに分かれ、その各々のゾーンが非同
期時分割多重入り信号（ＸＥ）により受信される通信に
一対一に対応しており、前記各々のゾーンが２つの部分
（Ｎ，ＮＭ）を含み、この第１の部分（Ｎ）に、該同通信における次の入りセ
ルの到着時に未だ送信されていなかった該通信のセルの
数が前記バッファメモリ（ＭＴ）内に記憶される段階
と、第２の部分（ＮＭ）に、該通信に割り当てられる最大セ
ル数が記憶される段階と、演算に使用されると共に、前記算術論理演算ユニット
（ＵＡＬ）が、前記第１の部分（Ｎ）に記憶されたセル
の数と前記第２の部分（ＮＭ）の間に記憶された最大セ
ル数とを比較する段階と、前記第１の部分（Ｎ）が前記第２の部分（ＮＭ）を越え
る時、該入りセルの再送信を阻止する段階と、を有する請求項９記載の方法。