JP2836245B2

JP2836245B2 - チップ内クロックの同期化方式

Info

Publication number: JP2836245B2
Application number: JP2331130A
Authority: JP
Inventors: 十四広宮本; 茂幸岡山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-11-29
Filing date: 1990-11-29
Publication date: 1998-12-14
Anticipated expiration: 2013-12-14
Also published as: JPH04205011A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術と発明が解決しようとする課題課題を解決するための手段作用実施例発明の効果〔概要〕複数個のチップからなる装置であって、基本クロック
（CLK）を各チップに分配し、各チップにおいては、該
分配された基本クロック（CLK）を分周してチップ内ク
ロック（CLK1）とし動作する装置において、各チップ内
の分周されたクロック（CLK1）を外部で分周されたクロ
ック（CLK2）に基づいて同期化する際、該外部で分周さ
れたクロック（CLK2）に同期したリセット信号（RESE
T）を解除することによって、チップ内クロック（CLK
1）を特定の位相状態とする同期化方式に関し、基本クロック（CLK）の周波数が向上しても、正確
に、各チップ内のクロック（CLK1）を同期化して、シス
テムの信頼度を向上させることを目的とし、該リセット信号（RESET）を供給中は、上記基本クロ
ック（CLK）より周波数の低いクロックを供給し、該リ
セット信号（RESET）が解除された後、上記外部クロッ
ク（CLK2）に同期して、上記基本クロック（CLK）に切
り換わる基本クロック（CLK0）を各チップに供給する回
路手段を設けて、該回路手段により、該基本クロック
（CLKO）を各チップに供給し、上記分周された外部クロ
ック（CLK2）に同期し、該基本クロック（CLK0）とは特
定の位相関係にあるリセット信号（RESET）により、各
チップをリセットし、該リセット信号（RESET）を解除
してチップ内のクロック（CLK1）を特定の位相状態とし
た後、上記分周された外部クロック（CLK2）に同期し
て、上記クロック（CLK0）を上記元の基本クロック（CL
K）に切り換えて、各チップ内のクロック（CLK1）を、
分周された外部クロック（CLK2）に同期化するように構
成する。

〔産業上の利用分野〕

本発明は、複数個のチップからなる装置であって、基
本クロック（CLK）を各チップに分配し、各チップにお
いては、該分配された基本クロック（CLK）を分周して
チップ内クロック（CLK1）とし動作する装置において、
各チップ内の分周されたクロック（CLK1）を外部で分周
されたクロック（CLK2）に基づいて同期化する際、該外
部で分周されたクロック（CLK2）に同期したリセット信
号（RESET）を解除することによって、チップ内クロッ
ク（CLK1）を特定の位相状態とする同期化方式に関す
る。

複数個のチップから構成される装置、例えば、マイク
ロコンピュータ等においては、中央処理装置（CPU），
制御メモリ（ROM），主記憶装置（MS），入出力制御装
置（IOC）等のチップを、例えば、プリント板上に搭載
し、それぞれのチップには、例えば、40MHzの基本クロ
ック（CLK）を供給し、それぞれのチップで、例えば、2
0MHzに分周した内部クロック（CLK1）を生成し、公称20
MHzのマイクロコンピュータを構築する。

この場合、各チップ内の分周された内部クロック（CL
K1）の位相が合っていないと、システムとしては動作し
ない。

そこで、通常、チップの外部において、該基本クロッ
ク（CLK）を分周して外部クロック（CLK2）を生成し、
該外部クロック（CLK2）に同期したリセット信号（RESE
T）を生成し、該リセット信号（RESET）を各チップのリ
セット端子に入力し、該リセット信号（RESET）を解除
することによって、チップ内クロック（CLK1）を特定の
位相状態とすることで、各チップ内のクロック（CLK1）
を同期化することが行われる。

然し、最近の基本クロック（CLK）の高速化に伴い、
該基本クロック（CLK）を分周して生成した外部クロッ
ク（CLK2）に基づいてリセット信号（RESET）を生成
し、各チップの内部クロック（CLK1）を特定の位相状態
とする方式では、該外部クロック（CLK2）を一定時間ホ
ールドして、該内部クロック（CLK1）を特定の位相状態
にセットアップすることが困難になってきたことから、
各チップ内のクロック（CLK1）を正確に同期化すること
が難しく、該基本クロック（CLK）の周波数が高くなっ
ても、正確に各チップ内クロック（CLK1）を同期化する
ことができるリセット方式が必要とされるようになって
きた。

〔従来の技術と発明が解決しようとする課題〕

第３図は従来のチップ内クロックの同期化方式を説明
する図であり、（ａ）は複数個のチップからなる装置の
構成例を示し、（ｂ）は従来の同期化回路の構成例を示
し、（ｃ）は従来の同期動作の動作タイムチャートを示
している。

前述のように、複数チップをプリント板上に搭載して
構築するマイクロコンピュータ等は、（ａ）図に示した
ように、中央処理装置（CPU），主記憶装置（MS），制
御記憶装置（ROM），入出力制御装置（IOC）といった複
数個のチップがバスを介して接続されており、例えば、
40MHzの基本クロック（CLK）が各チップに分配され、各
チップにおいて、該基本クロック（CLK）を分周して、
内部クロック（CLK1）を生成し、該生成された内部クロ
ック（CLK1）に基づいて動作している。

この場合、各チップの内部クロック（CLK1）の位相が
あっていないと、マイクロコンピュータとしては機能し
ないので、（ｂ）図に示したように、該基本クロック
（CLK）を外部で分周した外部クロック（CLK2）を生成
し、該外部クロック（CLK2）に同期したリセット信号
（RESET）を各チップ、例えば、中央処理装置（CPU）の
リセット端子（RST）に入力し、該リセット信号（RESE
T）を解除することにより、該中央処理装置（CPU）内の
分周された内部クロック（CLK1）の位相を特定の位相状
態、例えば、（ｃ）図に示した如き、‘0'レベルにする
ことで、該分周された外部クロック（CLK2）に同期し、
分周された内部クロック（CLK1）を生成することができ
る。

その為には、該リセット信号（RESET）を一定時間ホ
ールド（Ｈ）した後、上記内部クロック（CLK1）の位相
を特定の位相状態にセットアップする為のセットアップ
時間（Ｓ）が必要であるが、（ｂ）図に示したタイミン
グでは、基本クロック（CLK）の１周期内で、該ホール
ドタイム（Ｈ）と，セットアップタイム（Ｓ）とを確保
する必要があり、最近のように、該基本クロックが、例
えば、前述のように、40Mhzと高速化されてくると、そ
の１周期の期間である25nsの間に、十分なホールドタイ
ム（Ｈ）と，セットアップタイム（Ｓ）とを確保するこ
とが困難になってきた。

従って、該中央処理装置（CPU）のチップ内クロック
（CLK1）の位相を、正確に、特定の位相状態にリセット
することができないという問題があった。

本発明は上記従来の欠点に鑑み、複数個のチップから
なる装置であって、基本クロック（CLK）を各チップに
分配し、各チップにおいては、該分配された基本クロッ
ク（CLK）を分周してチップ内クロック（CLK1）として
使用するシステムにおいて、各チップ内の分周されたク
ロック（CLK1）を外部で分周されたクロック（CLK2）に
基づいて同期化する際、該外部で分周されたクロック
（CLK2）に同期したリセット信号（RESET）を解除する
ことによって、チップ内クロック（CLK1）を特定の位相
状態とする際、上記基本クロック（CLK）の周波数が向
上しても、正確に、各チップ内のクロック（CLK1）を同
期化して、システムの信頼度を向上させることができる
チップ内同期化方式を提供することを目的とするもので
ある。

〔課題を解決するための手段〕

第１図は本発明の原理を説明する図であり、（ａ）は
原理構成図を示し、（ｂ）は動作タイムチャートを示し
ている。

上記の問題点は下記の如くに構成したチップ内外同期
化方式によって解決される。

複数個のチップからなる装置であって、基本クロック
（CLK）を各チップに分配し、各チップにおいては、該
分配された基本クロック（CLK）を分周してチップ内ク
ロック（CLK1）とし動作する装置において、各チップ内の分周されたクロック（CLK1）を外部で分
周されたクロック（CLK2）に基づいて同期する際、該外
部で分周されたクロック（CLK2）に同期したリセット信
号（RESET）を解除することによって、チップ内クロッ
ク（CLK1）を特定の位相状態とする同期化方式をとり、該リセット信号（RESET）を供給中は、上記基本クロ
ック（CLK）より周波数の低いクロックを供給し、該リ
セット信号（RESET）が解除された後、上記外部クロッ
ク（CLK2）に同期して、上記基本クロック（CLK）に切
り換わる基本クロック（CLK0）を各チップに供給する回
路手段10を設けて、該回路手段10により、該基本クロック（CLK0）を各チ
ップに供給し、上記分周された外部クロック（CLK2）に
同期し、該基本クロック（CLK0）とは特定の位相関係に
あるリセット信号（RESET）により、各チップをリセッ
トし、該リセット信号（RESET）を解除してチップ内の
クロック（CLK1）を特定の位相状態とした後、上記分周
された外部クロック（CLK2）に同期して、上記クロック
（CLK0）を上記元の基本クロック（CLK）に切り換え
て、各チップ内のクロック（CLK1）を、分周された外部
クロック（CLK2）に同期化するように構成する。

〔作用〕

先ず、複数個のチップからなる装置であって、基本ク
ロック（CLK）を各チップに分配し、各チップにおいて
は、該分配された基本クロック（CLK）を分配してチッ
プ内クロック（CLK1）とする装置において、各チップ内
の分周されたクロックCLK1）を外部で分周されたクロッ
ク（CLK2）に基づいて同期する際、該外部で分周された
クロック（CLK2）に同期したリセット信号（RESET）を
解除することによって、チップ内クロック（CLK1）を特
定の位相状態とすることで、該分周された外部クロック
（CLK2）に同期した内部クロック（CLK1）を得る同期化
方式をとる際、本発明においては、該リセット信号（RE
SET）を供給中は、上記基本クロック（CLK）より周波数
の低いクロック、例えば、分周された外部クロックと同
じ周波数のクロックを供給し、該リセット信号（RESE
T）が解除され、チップ内のクロック（CLK1）を特定の
位相状態とした後で、上記外部クロック（CLK2）に同期
して、上記基本クロック（CLK）に切り換わる基本クロ
ック（CLK0）を各チップに供給するようにしたものであ
る。

従って、上記リセット信号（RESET）が解除されたタ
イミングでは、基本クロック（CLK）より周波数が低い
クロックが供給されていることから、該リセット信号
（RESET）の解除をホールドする時間（Ｈ），及び、該
解除信号で、チップ内部の分周されたクロック（CLK1）
を、特定の位相状態、例えば、‘0'状態にセットアップ
する時間（Ｓ）を十分にとることができ、安定して、正
確に、チップ内のクロック（CLK1）の位相合わせ、引い
ては、該内部クロック（CLK1）を分周された外部クロッ
ク（CLK2）に同期化を行うことができる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図は本発明の原理を説明する図であり、第
２図は本発明の一実施例を示した図であって、（ａ）は
同期化回路の構成例を示し、（ｂ）は同期化時の動作タ
イムチャートを示している。

本発明においては、基本クロック（CLK）を外部で分
周した外部クロック（CLK2）に基づいて、該外部クロッ
ク（CLK2）に同期したリセット信号（RESET）信号を生
成して、各チップに供給し、該リセット期間中、各チッ
プに供給する基本クロック（CLK）の周波数を低く、例
えば、分周された周波数のクロック（CLK0）としてお
き、該リセット信号（RESET）が解除された後、少なく
とも、各チップの内部のクロック（CLK1）の位相を特定
の状態、例えば、‘0'状態に保持した後において、該ク
ロック（CLK0）の周波数を元の基本クロック（CLK）に
切り換える回路手段が本発明を実施するのに必要な手段
である。尚、全図を通して同じ符号は同じ対象物を示し
ている。

以下、第１図を参照しながら、第２図によって、本発
明のクロック内同期化方式を説明する。

先ず、基本クロック（CLK）を、Ｄ型フリップフロッ
ク（FF1）１で分周し、外部クロック（CLK2）を生成す
る。

該生成した外部クロック（CLK2＊）をシフトクロック
とし、Ｄ型フリップフロップ（FF2）2,（FF3）3,（FF
4）４からなるシフトレジスタのクロック端子（CK）に
入力しておき、リセット端子（Ｒ）に入力されているリ
セット１信号を、あるタイミングで‘オン’とする。

すると、該外部クロック（CLK2＊）に同期して、該リ
セット１信号がシフトされ、（ｂ）図のタイムチャート
に示した如くに、FF2 Q,FF3 Q,FF4 Qが出力される。

該シフトレジスタのＤ型フリップフロップ（FF3）３
の否定信号（FF3 Q＊）を、前述の各チップ、本実施例
では、中央処理装置（CPU）７に対するリセット信号（R
ESET）とする。

そして、該シフトレジスタのＤ型フリップフロップ
（FF4）４の否定信号（FF4 Q＊）と、上記Ｄ型フリップ
フロップ（FF1）１（CLK2）とを論理積回路（AND）５で
理論積をとることにより、該Ｄ型フリップフロップ（FF
4）４が‘オン’となる迄の期間、（ｂ）図ので示し
た如き、上記基本クロック（CLK）より周波数の低い、
具体的には、分周された外部クロック（CLK2）と同じク
ロック信号が論理和回路（OR）６に出力される。

該論理和回路（OR）６では、基本クロック（CLK）
と、上記外部クロック（CLK2）とが論理和された信号
（基本クロック:CLK0）が生成され、該中央処理装置（C
PU）７に対する外部クロックとして入力される。

該中央処理装置（CPU）７では、内部の図示されてい
ない分周回路により、該外部クロック（CLK0）を分周し
て、内部クロック（CLK1）を生成する。

従って、上記リセット信号（RESET）が解除されるま
での期間は、該基本クロック（CLK0）を分周しており、
該リセット信号（RESET）が解除された時点で、該中央
処理装置（CPU）の内部クロック（CLK1）の位相状態
を、特定の状態、例えば、‘0'レベルにセットアップす
る。

本発明においては、このリセット信号（RESET）を入
力されている基本クロック（CLK0）に同期してホールド
し（このホールド期間を‘H'で示す）、該内部クロック
（CLK1）を‘0'レベルにセットアップする（このセット
アップ期間を‘S'で示す）のに、第３図に示した従来方
式に比較して、（ｂ）図に示されている如くに、２倍の
期間（例えば、50ns）を使用することができ、安定にセ
ットアップを行うことができる。

該セットアップが終了した後の、上記Ｄ型フリップフ
ロップ（FF4）４が‘オン’となったタイミングで、上
記論理積回路（AND）５の論理積条件が解除される結
果、論理和回路（OR）６の出力信号は、それまでの基
本クロック（CLK）より周波数の低いクロックから、本
来の基本クロック（CLK）に切り換わる為、中央処理装
置（CPU）の分周回路においては、外部クロック（CLK
2）に同期し、基本クロック（CLK）を分周した内部クロ
ック（CLK1）を得ることができる。

このように、本発明は、基本クロック（CLK）を外部
で分周した外部クロック（CLK2）に基づいて、該外部ク
ロック（CLK2）に同期したリセット信号（RESET）信号
を生成して、各チップに供給し、該リセット期間中、各
チップに供給する基本クロック（CLK）の周波数を低
く、例えば、分周された周波数のクロック（CLK0）とし
ておき、該リセット信号（RESET）が解除された後、少
なくとも、各チップの内部のクロック（CLK1）の位相を
特定の状態、例えば、‘0'状態に保持（セットアップ）
した後において、該クロック（CLK0）の周波数を元の基
本クロック（CLK）に切り換えるようにした所に特徴が
ある。

〔発明の効果〕

以上、詳細に説明したように、本発明のチップ内クロ
ック同期化方式は、複数個のチップからなる装置であっ
て、基本クロック（CLK）を各チップに分配し、各チッ
プにおいては、該分配された基本クロック（CLK）を分
周して使用する装置において、各チップ内の分周された
クロック（CLK1）を外部で分周されたクロック（CLK2）
に基づいて同期する際、該外部で分周されたクロック
（CLK2）に同期したリセット信号（RESET）を解除する
ことによって、チップ内クロック（CLK1）を特定の位相
状態とする同期化方式にとり、該リセット信号（RESE
T）を供給中は、上記基本クロック（CLK）より周波数の
低いクロックを供給し、該リセット信号（RESET）が解
除された後、上記外部クロック（CLK2）に同期して、上
記基本クロック（CLK）に切り換わる基本クロック（CLK
0）を各チップに供給する回路手段を設けて、該回路手
段により、該基本クロック（CLK0）を各チップに供給
し、上記分周された外部クロック（CLK2）に同期し、該
基本クロック（CLK0）とは特定の位相関係にあるリセッ
ト信号（RESET）により、各チップをリセットし、該リ
セット信号（RESET）を解除してチップ内のクロック（C
LK1）を特定の位相状態とした後、上記分周された外部
クロック（CLK2）に同期して、上記クロック（CLK0）を
上記元の基本クロック（CLK）に切り換えて、各チップ
内のクロック（CLK1）を、分周された外部クロック（CL
K2）に同期化するようにしたものであるので、基本クロ
ック（CLK）の周波数が高くなっても、安定して、正確
に、該チップ内のクロックを同期化し、装置の信頼度を
向上させることができる効果がある。

【図面の簡単な説明】

第１図は本発明の原理を説明する図，第２図は本発明の一実施例を示した図，第３図は従来のチップ内クロックの同期化方式を説明す
る図，である。図面において、１〜４はＤ型フリップフロップ（FF1〜FF4），５は論理積回路（AND），６は論理和回路（OR）， CLKは基本クロック， CLK0は各チップに入力する基本クロック， CLK1は各チップ内の分周された内部クロック， CLK2は分周された外部クロック， RESETは各チップに送出するリセット信号，をそれぞれ示す。

Claims

(57)【特許請求の範囲】

【請求項１】複数個のチップからなる装置であって、基
本クロック（CLK）を各チップに分配し、各チップにお
いては、該分配された基本クロック（CLK）を分周して
チップ内クロック（CLK1）とし動作する装置において、各チップ内の分周されたクロック（CLK1）を外部で分周
されたクロック（CLK2）に基づいて同期化する際、該外
部で分周されたクロック（CLK2）に同期したリセット信
号（RESET）を解除することによって、チップ内クロッ
ク（CLK1）を特定の位相状態とする同期化方式をとり、該リセット信号（RESET）を供給中は、上記基本クロッ
ク（CLK）より周波数の低いクロックを供給し、該リセ
ット信号（RESET）が解除された後、上記分周された外
部クロック（CLK2）に同期して、上記基本クロック（CL
K）に切り換わる基本クロック（CLK0）を各チップに供
給する回路手段（10）を設けて、該回路手段（10）により、該基本クロック（CLK0）を各
チップに供給し、上記分周された外部クロック（CLK2）
に同期し、該基本クロック（CLK0）とは特定の位相関係
にあるリセット信号（RESET）により、各チップをリセ
ットし、該リセット信号（RESET）を解除してチップ内
のクロック（CLK1）を特定の位相状態とした後、上記分
周された外部クロック（CLK2）に同期して、上記クロッ
ク（CLK0）を上記元の基本クロック（CLK）に切り換え
て、各チップ内のクロック（CLK1）を、分周された外部
クロック（CLK2）に同期化することを特徴とするチップ
内クロック同期化方式。