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JPH023210B2 - - Google Patents

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Publication number
JPH023210B2
JPH023210B2 JP59078830A JP7883084A JPH023210B2 JP H023210 B2 JPH023210 B2 JP H023210B2 JP 59078830 A JP59078830 A JP 59078830A JP 7883084 A JP7883084 A JP 7883084A JP H023210 B2 JPH023210 B2 JP H023210B2
Authority
JP
Japan
Prior art keywords
output
counter
input
clock
pulse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59078830A
Other languages
English (en)
Other versions
JPS6020227A (ja
Inventor
Ii Changu Ihyua
Jei Guratsuso Roorensu
Jei Guruodeisu Arugaadasu
Ii Moogan Kyaroru
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS6020227A publication Critical patent/JPS6020227A/ja
Publication of JPH023210B2 publication Critical patent/JPH023210B2/ja
Granted legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/78—Generating a single train of pulses having a predetermined pattern, e.g. a predetermined number

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、選択可能な周波数及び基準位相を有
する出力タイミング・パルス信号を生じることが
できる高周波タイミング・ジエネレータに係る。
〔従来技術〕
デイジタル・コンピユータの動作は、典型的に
は相互に一定の関係を有する多数のタイミング・
パルス・シーケンスを必要とする。該コンピユー
タの動作速度を増すためには、そのようなタイミ
ング・シーケンスを生ぜしめるために用いられる
パルス・ジエネレータの出力周波数を高めて、タ
イミング・パルス・シーケンスの周波数をより高
くし且つそのようなパルスの異なるシーケンスの
間の遅延時間を短かくする必要がある。同様に、
論理及びメモリ回路をテストするために用いられ
るシステムは、開発及び製造のために高速度の動
作を必要とする。
第２図は、本発明と同じ一般的な型の従来技術
によるプログラム可能なタイミング・ジエネレー
タを示すブロツク図である。クロツク源１１の出
力がカウンタ１２のクロツク入力（CLK）に加
えられる。カウンタ１２の２進カウント出力ビツ
トが比較器１３の第１入力ポートの対応する入力
ビツトに加えられ、該比較器の第２入力ポートは
デイジタル・タイミング・パルス間隔制御ワード
Ｄ＝DN2N＋……＋D121＋D020を受取る。比較器
１３からの比較出力はANDゲート１４の一方の
入力に加えられ、ANDゲート１４の他方の入力
はクロツク源１１からの出力を受取る。ANDゲ
ート１４の出力は、カウンタ１２のリセツト入力
（RST）に加えられ、又線１５上の出力タイミン
グ・パルス信号を形成する。
動作に於て、比較器１３の第２入力ポートに入
力されるデイジタル・ワードは、所望の出力タイ
ミング・パルス間隔に対応する値にセツトされ
る。カウンタ１３の出力がその値に等しくなると
き、比較器１３の出力が論理１になる。それか
ら、ANDゲート１４は、クロツク信号の単一パ
ルスを線１５に供給し、該クロツク信号は又カウ
ンタ１２をリセツトする。次に、カウンタ１２は
そのカウントを再びゼロから開始し、カウンタ１
２の出力が比較器１３の第２入力ポートに加えら
れたデータ・ワードの値に再び等しくなるとき
に、もう１つのタイミング・パルスが発生され
る。
IBM Technical Disclosure Bulletin、第20
巻、第３号、1977年８月、第1027頁に於て、
Chang等は、約200MHz迄の周波数で動作するこ
とができるプログラム可能なタイミング・ジエネ
レータについて開示している。そのシステムは、
５乃至2500ナノ秒迄連続的にプログラム可能なサ
イクル時間を有し、或る特定のパルス・シーケン
スに関する時間の遅延はゼロからそのサイクル時
間迄プログラム可能である。EXCLUSIVE−OR
回路を用いてデイジタル周波数カウンタの出力を
１組の基準制御ビツトと比較することにより、基
準タイミング・パルスが発生される。カウンタは
該基準タイミング・パルスによつてリセツトさ
れ、それからシーケンスのカウントが再び開始さ
れる。基準タイミング・パルスの期間内に、再び
EXCLUSIVE−OR回路を用いて周波数カウンタ
出力を１組の遅延制御ビツトと比較することによ
り、遅延したパルスが発生される。その遅延パル
スを同期した微細遅延パルスとゲートさせること
により、20ナノ秒以下の可変の遅延が生ぜしめら
れる。
上述の２つの従来技術によるプログラム可能な
タイミング・ジエネレータに於ては、出力タイミ
ング・パルスの最大周波数が、比較に達する度に
カウンタをリセツトする必要があることによつて
制限されている。即ち、カウンタのリセツト動作
は、比較的遅い動作であり、ジエネレータが動作
することができる最大周波数を限定する。
米国特許第4321687号明細書は、一連のシフ
ト・レジスタの内容がコンピユータに記憶されて
いる複数の基準制御ビツト（マスク・セツト）と
比較される、コンピユータ制御によるタイミン
グ・システムについ開示している。それらのシフ
ト・レジスタは初めにコンピユータでロードされ
たパターンを含み、このパターンは周知のシフ
ト・レジスタ技術によりクロツク・パルス・ジエ
ネレータからのタイミング・パルスを用いて一連
のレジスタを経て進められる。各クロツク・パル
スの後に、シフト・レジスタに含まれているビツ
ト・パターンがマスク・セツトの各ビツトと順次
的に比較され、２つのパターンの間に一致が検出
される度にパルスが発生される。このシステムの
速度は、全てコンピユータ制御の下に、各クロツ
ク・パルスの後にシフト・レジスタの内容が１組
の記憶レジスタに転送され、マスクが記憶装置か
ら取出され、順次的に比較が行われる必要がある
ことによつて、限定されている。
〔発明が解決しようとする問題点〕
本発明の目的は、上述の従来技術によるプログ
ラム可能なタイミング・ジエネレータの如く周波
数に於て、限定されない、タイミング・パルス・
ジエネレータを提供することであり、更に具体的
には、今日入手される構成素子を用いて500MHz
又はそれ以上の周波数で動作することができるプ
ログラム可能なタイミング・パルス・ジエネレー
タを提供することである。
〔問題点を解決するための手段〕
本発明は、連続的に循環するカウントを生じる
手段と、上記カウントをパルス間隔制御デイジタ
ル・ワードと比較する手段と、所定のビツト位置
のみに於いて上記カウント及び上記デイジタル・
ワードのビツトが比較されるように上記比較手段
の所定のビツトを選択的に禁止する手段とを有す
る、プログラム可能なタイミング・ジエネレータ
を提供する。
上記の“連続的に循環するカウントを生じる”
ということは、カウント中はいかなるときもリセ
ツトすることなく、それ自体で連続的に反復する
カウントを生じることを意味する。上記の連続的
に循環するカウントを生じる手段は、同期的２進
カウンタであることが好ましい。上記の禁止手段
は、各々カウンタの各ビツトから第１入力を受取
り、禁止データ・ワードの各ビツトから第２入力
を受取り、上記比較手段の一方の入力ポートの各
ビツト入力に結合された出力を有する、複数の
ANDゲートであつてもよい。上記比較手段の他
方の入力ポートは入力制御デイジタル・ワードを
受取るように結合されている。クロツク源は、ク
ロツク・パルス発振器と、該クロツク・パルス発
振器の出力に結合された同期入力、微細制御入力
信号を受取るように結合された微細周波数制御入
力、及び２進カウンタのクロツク入力に結合され
た出力を有する位相ロツク・ループとよりなつて
もよい。出力タイミング・パルス信号を発生する
ために、他のANDゲートの一方の出力が遅延素
子を経て上記クロツク・パルス源に結合されてい
る。そのANDゲートの他方の入力は上記比較手
段の比較出力端子に結合されている。
〔実施例〕
第１図のブロツク図を参照して、本発明による
プログラム可能なタイミング・ジエネレータにつ
いて説明する。線３０上のクロツク源２１の出力
が位相ロツク・ループ（PLL）２２の同期入力
に加えられる。クロツク源２１は、例えば、
Hewlett−Packard社製の8660A型（商品名）ク
ロツク源であつてもよい。微細遅延制御回路２３
は位相ロツク・ループ２２の位相制御入力に供給
される。位相ロツク・ループ２２及び微細遅延制
御回路２３の詳細な構成については、第３図に関
連して後述する。
この例に於ては、クロツク源２１の出力の周波
数の８倍の周波数を有する位相ロツク・ループの
出力が、カウンタ２４のクロツク入力に加えられ
る。カウンタ２４は同期２進カウンタであるべき
である。カウンタ２４への入力クロツク信号の周
波数が、普通のカウンタにとつては高すぎる場合
には、高速フリツプ・フロツプを用いて、カウン
タの初めの１つ又は２つのビツト位置を構成する
ことが可能である。カウンタ２４のカウント出力
線は、対応するANDゲート２９−０乃至２９−
Ｎの第１入力に結合されている。ANDゲート２
９−０乃至２９−Ｎの第２入力は、禁止制御信号
Ｍ（Ｍ＝MN2N＋……＋M121＋M020）の各々のビ
ツトM0乃至MNを受取る。ANDゲートの出力は
比較器２５の第１入力ポートの対応するビツト位
置に加えられる。比較器２５の第２入力ポートは
パルス間隔制御デイジタル・ワードＤの各々のビ
ツト（D0〜DN）を受取る。
比較器２５の２つの入力ポート上に生じた値が
同一であるときに論理１状態にある、比較器２５
の比較出力が、ANDゲート２７の一方の入力に
加えられ、ANDゲート２７の他方の入力はカウ
ンタ２４へのクロツク信号と同一であるが遅延素
子２６により遅延しているクロツク信号を受取
る。出力タイミング・パルス信号がANDゲート
２７の出力線２８上に生じる。
動作に於て、カウンタ２４は、連続的に循環す
るカウント、即ちゼロのカウントから2N−１のカ
ウントへ進みそして再びゼロへ戻るカウントを生
じる。カウンタ２４はいかなるときもリセツトさ
れる必要はないが、タイミング・ジエネレータが
用いられているシステムの他の部分に回路を単に
同期させるために、回路動作開始時にカウンタ２
４にリセツト信号を供給することが望ましい場合
もある。
カウンタ２４からの出力ビツトがいずれも禁止
されない場合、即ちM0乃至MNが全て論理１状態
である場合には、カウンタ２４からの出力ビツト
線が比較器２５の第１入力ポートに直接結合さ
れ、該比較器に於てパルス間隔制御ワードＤ全体
の対応するビツトと比較される。その場合には、
ワードＤの他が何であろうと、比較器２５の出力
は、2N−１のクロツクの期間のうちの１つのクロ
ツクの期間の間、即ちカウンタ・サイクル時間中
の１つのクロツクの期間の間、論理１状態にな
る。カウンタ出力がゼロである時間間隔に関する
その論理１状態の位置は、Ｄの値によつて決定さ
れる。例えば、Ｄ＝15であれば、比較器２５の出
力に於ける論理１は第15クロツクの期間の間生じ
る。比較器２５の出力が論理１状態であるとき、
単一のクロツク・パルスがANDゲート２７から
出力線２８上に出力される。それから、ANDゲ
ート２７が、次のカウンタ・サイクルの次の対応
するクロツクの期間迄、比較器２５の出力によつ
て禁止される。
本発明によれば、カウンタの出力ビツトを選択
的に禁止することにより、カウンタ・サイクルの
周期を可変にすることができる。例えば、M0＝
M1＝１及びM2＝M3＝……MN＝０をセツトする
ことにより、カウンタ２４からの出力ビツト20及
び21を除く全てが禁止された場合には、比較器２
５にとつては、カウンタ２４は４クロツク周期だ
けのサイクル時間を有する。同様にして、カウン
タ・サイクルの周期を所望の値（2k）Ｔにセツト
することができ、上記ｋは正の整数であり、クロ
ツク周期Ｔ＝１／f0であり、f0は位相ロツク・ル
ープ２２により生じたクロツク信号の周波数であ
る。マスタ・クロツク源２１の周波数が可変にさ
れ、位相ロツク・ループの出力周波数を同一範囲
に亘つて可変にできることが好ましい。言う迄も
なく、ゼロ状態であるＭのビツトに対応するビツ
ト位置データ・ワードＤのビツトも又ゼロにセツ
トされるべきである。そうでない場合には、D0
乃至DNを供給する線の各々にANDゲートが直列
に挿入されるべきであり、それらのANDゲート
の出力は比較器２５の第２入力ポートの各ビツト
入力に加えられ、そのようなANDゲートの第１
入力は各ビツトD0乃至DNを受取り、第２入力は
信号M0乃至MNを受取る。
次に、第４図を参照して、本発明によるプログ
ラム可能なタイミング・ジエネレータの動作を特
定の例について説明する。カウンタ２４へのクロ
ツク入力が図の最上部に示されており、カウンタ
の実際の（禁止されていない）カウント出力が中
央に16進法により示されている。この例では、
D0＝D1＝１、D2＝D3＝……＝DN＝０、M0＝M1
＝M2＝１、及びM3＝M4＝……＝MN＝０である
ものとする。この場合、比較器２５の出力は、カ
ウンタ２４の出力ビツト20，21及び22が各々１、
１及び０の状態であるときは常に、論理１状態に
なる。これは、カウンタ出力に対して、３（……
00011）、Ｂ（……01011）、13（……10011）等の16
進法で生じる。
上記記載から明らかなように、カウンタ出力が
ゼロ状態であるときから出力タイミング・パル
ス・シーケンスの第１パルスが発生される迄の時
間TD＝DXT（ＤはワードＤの値、この例ではＤ
＝３；Ｔはクロツク周期）であり、出力タイミン
グ・パルス間の時間即ち出力タイミング・パルス
の周期TC＝（2j）Ｔであり、ｉは論理１状態にあ
るＭの下位ビツトの数である。クロツク周期Ｔは
変数であるので、システムの限界内で任意の値の
TCを得ることができる。
次に、第３図に於て、位相ロツク・ループ２２
及び微細遅延制御回路２３の或る好ましい配置に
ついて説明する。クロツク源２１からの線３０上
の出力信号は位相検出器４１の一方の入力に加え
られ、該検出器の他方の入力には周波数分割器４
２の出力が加えられる。前述の如く、本明細書に
記載されているタイミング・ジエネレータの例に
於ては、位相ロツク・ループ２２の出力周波数が
クロツク源２１の８倍であるべきである。そのた
めに、周波数分割器４２は８分の１の周波数分割
器であるべきである。位相検出器４１の出力はア
ナログ信号加算回路４５の一方の入力に加えら
れ、該加算回路の出力は増幅器４４により増幅さ
れて、電圧制御発振器（VCO）４３の周波数制
御入力に加えられる。電圧制御発振器４３の出力
は、周波数分割器４２の入力を供給し、又カウン
タ２４のクロツク入力に加えられる位相ロツク・
ループ回路２２の出力を形成する。微細遅延制御
回路２３はデイジタル−アナログ（Ｄ／Ａ）変換
器４６として実現されることが好ましい。それか
ら、デイジタル−アナログ変換器４６へのデイジ
タル入力ビツトD-1乃至D-oは、デイジタル−ア
ナログ変換器４６から所望の出力アナログ電圧を
生じるように操作される。従つて、アナログ信号
加算回路４５によりデイジタル−アナログ変換器
４６の出力を位相検出器４１の出力と加算するこ
とによつて、位相ロツク・ループ２２からの出力
位相を微細に調節することができる。デイジタル
−アナログ変換器４６の出力を適切に較正するこ
とにより、微細遅延制御TFの範囲が期間Ｔ内で
あるように、ビツトD-o乃至D-1をデータ・ワー
ドＤの一部として用いることができる。従つて、
全遅延TTは、TT＝TF＋TDである。
〔発明の効果〕
本発明によれば、従来の如く動作周波数が制限
されず、高周波ででも動作可能である、プログラ
ム可能なタイミング・パルス・ジエネレータが得
られる。
【図面の簡単な説明】
第１図は本発明によるプログラム可能なタイミ
ング・ジエネレータを示すブロツク図、第２図は
従来技術によるプログラム可能なタイミング・ジ
エネレータを示すブロツク図、第３図は第１図に
於けるタイミング・ジエネレータの位相ロツク・
ループ及び関連する微細遅延回路を詳細に示す
図、第４図は第１図のタイミング・ジエネレータ
の動作を説明するためのタイミング図である。 １１，２１…クロツク源、１２，２４…カウン
タ、１３，２５…比較器、１４，２７，２９−
０，２９−１，……２９−Ｎ…ANDゲート、１
５，２８，３０…線、２２…位相ロツク・ルー
プ、２３…微細遅延制御回路、２６…遅延素子、
４１…位相検出器、４２…周波数分割器、４３…
電圧制御発振器、４４…増幅器、４５…アナログ
信号加算回路、４６…デイジタル／アナログ変換
器、M0，M1，……，MN…禁止データ・ワード
のビツト、D0，D1，……，DN…パルス間隔制御
デイジタル・ワードのビツト。

Claims (1)

    【特許請求の範囲】
  1. １ 連続的に循還するカウントを生じる手段と、
    上記カウントをパルス間隔制御デイジタル・ワー
    ドと比較する手段と、所定のビツト位置のみに於
    て上記カウント及び上記デイジタル・ワードのビ
    ツトが比較されるように上記比較手段の所定のビ
    ツトを選択的に禁止する手段とを有する、プログ
    ラム可能なタイミング・ジエネレータ。
JP59078830A 1983-07-11 1984-04-20 プログラム可能なタイミング・ジエネレ−タ Granted JPS6020227A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/512,856 US4608706A (en) 1983-07-11 1983-07-11 High-speed programmable timing generator
US512856 1995-08-09

Publications (2)

Publication Number Publication Date
JPS6020227A JPS6020227A (ja) 1985-02-01
JPH023210B2 true JPH023210B2 (ja) 1990-01-22

Family

ID=24040877

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59078830A Granted JPS6020227A (ja) 1983-07-11 1984-04-20 プログラム可能なタイミング・ジエネレ−タ

Country Status (4)

Country Link
US (1) US4608706A (ja)
EP (1) EP0131233B1 (ja)
JP (1) JPS6020227A (ja)
DE (1) DE3477716D1 (ja)

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