JPH04205011A - チップ内クロックの同期化方式 - Google Patents
チップ内クロックの同期化方式Info
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- JPH04205011A JPH04205011A JP2331130A JP33113090A JPH04205011A JP H04205011 A JPH04205011 A JP H04205011A JP 2331130 A JP2331130 A JP 2331130A JP 33113090 A JP33113090 A JP 33113090A JP H04205011 A JPH04205011 A JP H04205011A
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- chip
- reset
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- clk
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- 238000000034 method Methods 0.000 title claims description 15
- 230000001360 synchronised effect Effects 0.000 claims description 24
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 5
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術と発明が解決しようとする課題課題を解決す
るための手段 作用 実施例 発明の効果 〔概要〕 複数個のチップからなる装置であって、基本クロック（
ＣＬＫ）を各チップに分配し、各チップにおいては、該
分配された基本クロック（ＣＬＫ）を分周してチップ内
クロック（ＣＩＪ１）とし動作する装置において、各チ
ップ内の分周されたクロック（ＣＬＫ１）を外部で分周
されたクロック（ＣＬＫ２）に基づいて同期化する際、
該外部で分周されたクロック（ＣＬＫ２）に同期したリ
セット信号（ＲＥＳＥＴ）を解除することによって、チ
ップ内クロック（ＣＬＫ１）を特定の位相状態とする同
期化方式に関し、 基本クロック（ＣＬＸ）の周波数が向上しても、正確に
、各チップ内のクロック（ＣＬＫ１）を同期化して、シ
ステムの信軌度を向上させることを目的とし、該リセッ
ト信号（ＲＥＳＥＴ）を供給中は、上記基本クロック（
ＣＬＫ）より周波数の低いクロックを供給し、該リセッ
ト信号（ＲＥＳＥＴ）が解除された後、上記外部クロッ
ク（ＣＬＫ２）に同期して、上記基本クロック（ＣＬＫ
）に切り換わる基本クロック（ＣＬＫ０）を各チップに
供給する回路手段を設けて、該回路手段により、該基本
クロック（ＣＬＫ０）を各チップに供給し、上記分周さ
れた外部クロック（ＣＬＫ２）に同期し、該基本クロッ
ク（ＣＬＫ０）とは特定の位相関係にあるリセット信号
（ＲＥＳＥＴ）により、各チップをリセットし、該リセ
ット信号（ＲＥＳＥＴ）を解除してチップ内のクロック
（ＣＬＫ１）を特定の位相状態とした後、上記分周され
た外部クロック（ＣＬに２）に同期して、上記クロック
（ＣＬＫ０）を上記光の基本クロック（ＣＬＫ）に切り
換えて、各チップ内のクロック（ＣＬＫ１）を、分周さ
れた外部クロック（ＣＬＫ２）に同期化するように構成
する。
るための手段 作用 実施例 発明の効果 〔概要〕 複数個のチップからなる装置であって、基本クロック（
ＣＬＫ）を各チップに分配し、各チップにおいては、該
分配された基本クロック（ＣＬＫ）を分周してチップ内
クロック（ＣＩＪ１）とし動作する装置において、各チ
ップ内の分周されたクロック（ＣＬＫ１）を外部で分周
されたクロック（ＣＬＫ２）に基づいて同期化する際、
該外部で分周されたクロック（ＣＬＫ２）に同期したリ
セット信号（ＲＥＳＥＴ）を解除することによって、チ
ップ内クロック（ＣＬＫ１）を特定の位相状態とする同
期化方式に関し、 基本クロック（ＣＬＸ）の周波数が向上しても、正確に
、各チップ内のクロック（ＣＬＫ１）を同期化して、シ
ステムの信軌度を向上させることを目的とし、該リセッ
ト信号（ＲＥＳＥＴ）を供給中は、上記基本クロック（
ＣＬＫ）より周波数の低いクロックを供給し、該リセッ
ト信号（ＲＥＳＥＴ）が解除された後、上記外部クロッ
ク（ＣＬＫ２）に同期して、上記基本クロック（ＣＬＫ
）に切り換わる基本クロック（ＣＬＫ０）を各チップに
供給する回路手段を設けて、該回路手段により、該基本
クロック（ＣＬＫ０）を各チップに供給し、上記分周さ
れた外部クロック（ＣＬＫ２）に同期し、該基本クロッ
ク（ＣＬＫ０）とは特定の位相関係にあるリセット信号
（ＲＥＳＥＴ）により、各チップをリセットし、該リセ
ット信号（ＲＥＳＥＴ）を解除してチップ内のクロック
（ＣＬＫ１）を特定の位相状態とした後、上記分周され
た外部クロック（ＣＬに２）に同期して、上記クロック
（ＣＬＫ０）を上記光の基本クロック（ＣＬＫ）に切り
換えて、各チップ内のクロック（ＣＬＫ１）を、分周さ
れた外部クロック（ＣＬＫ２）に同期化するように構成
する。
本発明は、複数個のチップからなる装置であって、基本
クロック（ＣＬＫ）を各チップに分配し、各チップにお
いては、該分配された基本クロック（ＣＬＫ）を分周し
てチップ内クロック（ＣＩＪ１）とし動作する装置にお
いて、各チップ内の分周されたクロック（ＣＬＫ１）を
外部で分周されたクロック（ＣＬＫ２）に基づいて同期
化する際、該外部で分周されたクロック（ＣＬＫ２）に
同期したリセット信号（ＲＥＳＥＴ）を解除することに
よって、チップ内クロック（ＣＬＫ１）を特定の位相状
態とする同期化方式に関する。
クロック（ＣＬＫ）を各チップに分配し、各チップにお
いては、該分配された基本クロック（ＣＬＫ）を分周し
てチップ内クロック（ＣＩＪ１）とし動作する装置にお
いて、各チップ内の分周されたクロック（ＣＬＫ１）を
外部で分周されたクロック（ＣＬＫ２）に基づいて同期
化する際、該外部で分周されたクロック（ＣＬＫ２）に
同期したリセット信号（ＲＥＳＥＴ）を解除することに
よって、チップ内クロック（ＣＬＫ１）を特定の位相状
態とする同期化方式に関する。
複数個のチップから構成される装置、例えば、マイクロ
コンピュータ等においては、中央処理装置（ＣＰＵ）、
制御メモリ（ＲＯＭ） 、主記憶装置（ＭＳ） 、入出
力制御装置（ＩＯＣ）等のチップを、例えば、プリント
板上に搭載し、それぞれのチップには、例えば、４０
ＭＨｚの基本クロック（ＣＬＫ）を供給し、それぞれの
チップで、例えば、２０ ＭＨｚに分周した内部クロッ
ク（ＣＬＫ１）を生成し、公称２０ ＭＨｚのマイクロ
コンピュータを構築する。
コンピュータ等においては、中央処理装置（ＣＰＵ）、
制御メモリ（ＲＯＭ） 、主記憶装置（ＭＳ） 、入出
力制御装置（ＩＯＣ）等のチップを、例えば、プリント
板上に搭載し、それぞれのチップには、例えば、４０
ＭＨｚの基本クロック（ＣＬＫ）を供給し、それぞれの
チップで、例えば、２０ ＭＨｚに分周した内部クロッ
ク（ＣＬＫ１）を生成し、公称２０ ＭＨｚのマイクロ
コンピュータを構築する。
この場合、各チップ内の分周された内部クロック（ＣＬ
Ｋ１）の位相が合っていないと、システムとしては動作
しない。
Ｋ１）の位相が合っていないと、システムとしては動作
しない。
そこで、通常、チップの外部において、該基本クロック
（ＣＬＫ）を分周して外部クロック（ＣＬＫ２）を生成
し、該外部クロック（ＣＬＫ２）に同期したリセット信
号（ＲＥＳＥＴ）を生成し、該リセット信号（ＲＥＳＥ
Ｔ）を各チップのリセット端子に入力し、該リセット信
号（ＲＥＳＥＴ）を解除することによって、チップ内ク
ロック（ＣＬＫ１）を特定の位相状態とすることで、各
チップ内のクロック（ＣＬＫ１）を同期化することが行
われる。
（ＣＬＫ）を分周して外部クロック（ＣＬＫ２）を生成
し、該外部クロック（ＣＬＫ２）に同期したリセット信
号（ＲＥＳＥＴ）を生成し、該リセット信号（ＲＥＳＥ
Ｔ）を各チップのリセット端子に入力し、該リセット信
号（ＲＥＳＥＴ）を解除することによって、チップ内ク
ロック（ＣＬＫ１）を特定の位相状態とすることで、各
チップ内のクロック（ＣＬＫ１）を同期化することが行
われる。
然し、最近の基本クロック（ＣＬＫ）の高速化に伴い、
該基本クロック（ＣＬＫ）を分周して生成した外部クロ
ック（ＣＬＫ２）に基づいてリセット信号（ＲＥＳＥＴ
）を生成し、各チップの内部クロック（ＣＬＫ１）を特
定の位相状態とする方式では、該外部クロック（ＣＬＫ
２）を一定時間ホールドして、該内部クロック（ＣＬＫ
ｌ）を特定の位相状態にセットアツプすることが困難に
なってきたことから、各チップ内のクロック（ＣＬＫ１
）を正確に同期化することが難しく、該基本クロック（
ＣＬＫ）の周波数が高くなっても、正確に各チップ内ク
ロック（ＣＬＫ１）を同期化することができるリセット
方式が必要とされるようになってきた。
該基本クロック（ＣＬＫ）を分周して生成した外部クロ
ック（ＣＬＫ２）に基づいてリセット信号（ＲＥＳＥＴ
）を生成し、各チップの内部クロック（ＣＬＫ１）を特
定の位相状態とする方式では、該外部クロック（ＣＬＫ
２）を一定時間ホールドして、該内部クロック（ＣＬＫ
ｌ）を特定の位相状態にセットアツプすることが困難に
なってきたことから、各チップ内のクロック（ＣＬＫ１
）を正確に同期化することが難しく、該基本クロック（
ＣＬＫ）の周波数が高くなっても、正確に各チップ内ク
ロック（ＣＬＫ１）を同期化することができるリセット
方式が必要とされるようになってきた。
〔従来の技術と発明が解決しようとする課題〕第３図は
従来のチップ内クロックの同期化方式を説明する図であ
り、（ａ）は複数個のチップからなる装置の構成例を示
し、（ｂ）は従来の同期化回路の構成例を示し、（ｃ）
は従来の同期動作の動作タイムチャートを示している。
従来のチップ内クロックの同期化方式を説明する図であ
り、（ａ）は複数個のチップからなる装置の構成例を示
し、（ｂ）は従来の同期化回路の構成例を示し、（ｃ）
は従来の同期動作の動作タイムチャートを示している。
前述のように、複数チップをプリント板上に搭載して構
築するマイクロコンピュータ等は、（ａ）図に示したよ
うに、中央処理袋ｆ （ＣＰＵ） 、主記憶装置（耶）
、制御記憶装置（ＲＯＭ） 、入出力制御装置（１０Ｃ
）といった複数個のチップがバスを介して接続されてお
り、例えば、４Ｑ ＭＨｚの基本クロック（ＣＬＫ）が
各チップに分配され、各チップにおいて、該基本クロッ
ク（ＣＩＪ）を分周して、内部クロック（ＣＩＪ１）を
生成し、該生成された内部クロック（ＣＬＫｌ）に基づ
いて動作している。
築するマイクロコンピュータ等は、（ａ）図に示したよ
うに、中央処理袋ｆ （ＣＰＵ） 、主記憶装置（耶）
、制御記憶装置（ＲＯＭ） 、入出力制御装置（１０Ｃ
）といった複数個のチップがバスを介して接続されてお
り、例えば、４Ｑ ＭＨｚの基本クロック（ＣＬＫ）が
各チップに分配され、各チップにおいて、該基本クロッ
ク（ＣＩＪ）を分周して、内部クロック（ＣＩＪ１）を
生成し、該生成された内部クロック（ＣＬＫｌ）に基づ
いて動作している。
この場合、各チップの内部クロック（ＣＬＫ１）の位相
があっていないと、マイクロコンピュータとしては機能
しないので、（ｂ）図に示したように、該基本クロック
（ＣＬＫ）を外部で分周した外部クロック（ＣＬＫ２）
を生成し、該外部クロック（ＣＬＫ２）に同期したリセ
ット信号（ＲＥＳＥＴ）を各チップ、例えば、中央処理
装置（ＣＰＵ）のリセット信号（Ｒ５Ｔ）に入力し、該
リセット信号（ＲＥＳＥＴ）を解除することにより、該
中央処理袋Ｗ （（１：ＰＵ）内の分周された内部クロ
ック（ＣＬＫ１）の位相を特定の位相状態、例えば、（
ｃ）図に示した如き、“０゛ レヘルにすることで、該
分周された外部クロック（ＣＬＫ２）に同期し、分周さ
れた内部クロック（ＣＬＫｌ、）を生成することができ
る。
があっていないと、マイクロコンピュータとしては機能
しないので、（ｂ）図に示したように、該基本クロック
（ＣＬＫ）を外部で分周した外部クロック（ＣＬＫ２）
を生成し、該外部クロック（ＣＬＫ２）に同期したリセ
ット信号（ＲＥＳＥＴ）を各チップ、例えば、中央処理
装置（ＣＰＵ）のリセット信号（Ｒ５Ｔ）に入力し、該
リセット信号（ＲＥＳＥＴ）を解除することにより、該
中央処理袋Ｗ （（１：ＰＵ）内の分周された内部クロ
ック（ＣＬＫ１）の位相を特定の位相状態、例えば、（
ｃ）図に示した如き、“０゛ レヘルにすることで、該
分周された外部クロック（ＣＬＫ２）に同期し、分周さ
れた内部クロック（ＣＬＫｌ、）を生成することができ
る。
その為には、該リセット信号（ＲＥＳＥＴ）を一定時間
ホールド（Ｈ）シた後、上記内部クロック（ＣＬＫ１）
の位相を特定の位相状態にセットアツプする為のセット
アツプ時間（Ｓ）が必要であるが、（ｂ）図に示したタ
イミングでは、基本クロック（ＣＬＫ）の１周期内で、
該ホールドタイム（Ｈ） と、セットアツプタイム（Ｓ
）とを確保する必要があり、最近のように、該基本クロ
ックが、例えば、前述のように、４０ Ｍｈｚと高速化
されてくると、その１周期の期間である２５ ｎｓの間
に、十分なホールドタイム（Ｈ）と、セットアツプタイ
ム（Ｓ） とを確保することが困難になっきた。
ホールド（Ｈ）シた後、上記内部クロック（ＣＬＫ１）
の位相を特定の位相状態にセットアツプする為のセット
アツプ時間（Ｓ）が必要であるが、（ｂ）図に示したタ
イミングでは、基本クロック（ＣＬＫ）の１周期内で、
該ホールドタイム（Ｈ） と、セットアツプタイム（Ｓ
）とを確保する必要があり、最近のように、該基本クロ
ックが、例えば、前述のように、４０ Ｍｈｚと高速化
されてくると、その１周期の期間である２５ ｎｓの間
に、十分なホールドタイム（Ｈ）と、セットアツプタイ
ム（Ｓ） とを確保することが困難になっきた。
従って、該中央処理装置 （ＣＰＵ）のチップ内クロッ
ク（ＣＬＫ１）の位相を、正確に、特定の位相状態にリ
セットすることができないという問題があった。
ク（ＣＬＫ１）の位相を、正確に、特定の位相状態にリ
セットすることができないという問題があった。
本発明は上記従来の欠点に鑑み、複数個のチップからな
る装置であって、基本クロック（ＣＬＫ）を各チップに
分配し、各チップにおいては、該分配された基本クロッ
ク（ＣＬＫ）を分周してチップ内クロック（ＣＩＪ １
）として使用するシステムにおいて、各チップ内の分
周されたクロック（ＣＬＫ１）を外部で分周されたクロ
ック（ＣＬＫ２）に基づいて同期化する際、該外部で分
周されたクロック（ＣＬＫ２）に同期したリセット信号
（ＲＥＳＥＴ）を解除することによって、チップ内クロ
ック（ＣＬＫ１）を特定の位相状態とする際、上記基本
クロック（ＣＬＫ）の周波数が向上しても、正確に、各
チップ内のクロック（ＣＬＫ１）を同期化して、システ
ムの信頼度を向上させることができるチップ内同期化方
式を提供することを目的とするものである。
る装置であって、基本クロック（ＣＬＫ）を各チップに
分配し、各チップにおいては、該分配された基本クロッ
ク（ＣＬＫ）を分周してチップ内クロック（ＣＩＪ １
）として使用するシステムにおいて、各チップ内の分
周されたクロック（ＣＬＫ１）を外部で分周されたクロ
ック（ＣＬＫ２）に基づいて同期化する際、該外部で分
周されたクロック（ＣＬＫ２）に同期したリセット信号
（ＲＥＳＥＴ）を解除することによって、チップ内クロ
ック（ＣＬＫ１）を特定の位相状態とする際、上記基本
クロック（ＣＬＫ）の周波数が向上しても、正確に、各
チップ内のクロック（ＣＬＫ１）を同期化して、システ
ムの信頼度を向上させることができるチップ内同期化方
式を提供することを目的とするものである。
第１図は本発明の詳細な説明する図であり、（ａ）は原
理構成図を示し、（ｂ）は動作タイムチャートを示して
いる。
理構成図を示し、（ｂ）は動作タイムチャートを示して
いる。
上記の問題点は下記の如くに構成したチップ内外同期化
方式によって解決される。
方式によって解決される。
複数個のチップからなる装置であって、基本クロック（
ＣＬＫ）を各チップに分配し、各チップにおいては、該
分配された基本クロック（ＣＩＪ）を分周してチップ内
クロック（ＣＬＫ１）とし動作する装置において、 各チップ内の分周されたクロック（ＣＬＫ１）を外部で
分周されたクロック（ＣＬＫ２）に基づいて同期する際
、該外部で分周されたクロック（ＣＬＫ２）に同期した
リセット信号（ＲＥＳＥＴ）を解除することによって、
チップ内クロック（ＣＬＫ１）を特定の位相状態とする
同期化方式をとり、 該リセット信号（ＲＥＳＥＴ）を供給中は、上記基本ク
ロック（ＣＬＫ）より周波数の低いクロックを供給し、
該リセット信号（ＲＥＳＥＴ）が解除された後、上記外
部クロック（ＣＬに２）同期して、上記基本クロック（
ＣＬＫ）に切り換わる基本クロック（ＣＬＫ０）を各チ
ップに供給する回路手段１０を設けて、該回路手段１０
により、該基本クロック（ＣＬＫ０）を各チップに供給
し、上記分周された外部クロック（ＣＬＫ２）に同期し
、該基本クロック（ＣＬＫ０）とは特定の位相関係にあ
るリセット信号（ＲＥＳＥＴ）により、各チップをリセ
ットし、該リセ・ノド信号（ＲＥＳＥＴ）を解除してチ
ップ内のクロック（ＣＬＫ１）を特定の位相状態とした
後、上記分周された外部クロック（ＣＬＫ２）に同期し
て、上記クロック（ＣＬＫ０）を上記元の基本クロック
（ＣＬＫ）に切り換えて、各チップ内のクロック（ＣＬ
Ｋ１）を、分周された外部クロック（ＣＬＫ２）に同期
化するように構成する。
ＣＬＫ）を各チップに分配し、各チップにおいては、該
分配された基本クロック（ＣＩＪ）を分周してチップ内
クロック（ＣＬＫ１）とし動作する装置において、 各チップ内の分周されたクロック（ＣＬＫ１）を外部で
分周されたクロック（ＣＬＫ２）に基づいて同期する際
、該外部で分周されたクロック（ＣＬＫ２）に同期した
リセット信号（ＲＥＳＥＴ）を解除することによって、
チップ内クロック（ＣＬＫ１）を特定の位相状態とする
同期化方式をとり、 該リセット信号（ＲＥＳＥＴ）を供給中は、上記基本ク
ロック（ＣＬＫ）より周波数の低いクロックを供給し、
該リセット信号（ＲＥＳＥＴ）が解除された後、上記外
部クロック（ＣＬに２）同期して、上記基本クロック（
ＣＬＫ）に切り換わる基本クロック（ＣＬＫ０）を各チ
ップに供給する回路手段１０を設けて、該回路手段１０
により、該基本クロック（ＣＬＫ０）を各チップに供給
し、上記分周された外部クロック（ＣＬＫ２）に同期し
、該基本クロック（ＣＬＫ０）とは特定の位相関係にあ
るリセット信号（ＲＥＳＥＴ）により、各チップをリセ
ットし、該リセ・ノド信号（ＲＥＳＥＴ）を解除してチ
ップ内のクロック（ＣＬＫ１）を特定の位相状態とした
後、上記分周された外部クロック（ＣＬＫ２）に同期し
て、上記クロック（ＣＬＫ０）を上記元の基本クロック
（ＣＬＫ）に切り換えて、各チップ内のクロック（ＣＬ
Ｋ１）を、分周された外部クロック（ＣＬＫ２）に同期
化するように構成する。
先ず、複数個のチップからなる装置であって、基本クロ
ック（ＣＩＪ）を各チップに分配し、各チップにおいて
は、該分配された基本クロック（ＣＬＫ）を分周してチ
ップ内クロック（ＣＬＫ１）とする装置において、各チ
ップ内の分周されたクロック（ＣＬＫ１）を外部で分周
されたクロック（ＣＬＫ２）に基づいて同期する際、該
外部で分周されたクロック（ＣＬＫ２）に同期したリセ
ット信号（ＲＥＳＥＴ）を解除することによって、チッ
プ内クロック（ＣＬＫ１）を特定の位相状態とすること
で、該分周された外部クロック（ＣＬＫ２）に同期した
内部クロック（ＣＬＫ１）を得る同期化方式をとる際、
本発明においては、該リセット信号（ＲＥＳＥＴ）を供
給中は、上記基本クロック（ＣＬＫ）より周波数の低い
クロック、例えば、分周された外部クロックと同じ周波
数のクロックを供給し、該リセット信号（ＲＥＳＥＴ）
が解除され、チップ内のクロック（ＣＬＫ１）を特定の
位相状態とした後で、上記外部クロック（ＣＬＫ２）に
同期して、上記基本クロック（ＣＩＪ）に切り換わる基
本クロック（ＣＬＫ０）を各チップに供給するようにし
たものである。
ック（ＣＩＪ）を各チップに分配し、各チップにおいて
は、該分配された基本クロック（ＣＬＫ）を分周してチ
ップ内クロック（ＣＬＫ１）とする装置において、各チ
ップ内の分周されたクロック（ＣＬＫ１）を外部で分周
されたクロック（ＣＬＫ２）に基づいて同期する際、該
外部で分周されたクロック（ＣＬＫ２）に同期したリセ
ット信号（ＲＥＳＥＴ）を解除することによって、チッ
プ内クロック（ＣＬＫ１）を特定の位相状態とすること
で、該分周された外部クロック（ＣＬＫ２）に同期した
内部クロック（ＣＬＫ１）を得る同期化方式をとる際、
本発明においては、該リセット信号（ＲＥＳＥＴ）を供
給中は、上記基本クロック（ＣＬＫ）より周波数の低い
クロック、例えば、分周された外部クロックと同じ周波
数のクロックを供給し、該リセット信号（ＲＥＳＥＴ）
が解除され、チップ内のクロック（ＣＬＫ１）を特定の
位相状態とした後で、上記外部クロック（ＣＬＫ２）に
同期して、上記基本クロック（ＣＩＪ）に切り換わる基
本クロック（ＣＬＫ０）を各チップに供給するようにし
たものである。
従って、上記リセット信号（ＲＥＳＥＴ）が解除された
タイミングでは、基本クロック（ＣＬＫ）より周波数が
低いクロックが供給されていることから、該リセット信
号（ＲＥＳＥＴ）の解除をホールドする時間（Ｈ）、及
び、該解除信号で、チップ内部の分周されたクロック（
ＣＩＪ１）を、特定の位相状態、例えば、＋０１状態に
セットアツプする時間（Ｓ）を十分にとることができ、
安定して、正確に、チップ内のクロック（ＣＬＫ１）の
位相合わせ、引いては、該内部クロック（ＣＩＪ１）を
分周された外部クロック（ＣＬＫ２）に同期化を行うこ
とができる効果がある。
タイミングでは、基本クロック（ＣＬＫ）より周波数が
低いクロックが供給されていることから、該リセット信
号（ＲＥＳＥＴ）の解除をホールドする時間（Ｈ）、及
び、該解除信号で、チップ内部の分周されたクロック（
ＣＩＪ１）を、特定の位相状態、例えば、＋０１状態に
セットアツプする時間（Ｓ）を十分にとることができ、
安定して、正確に、チップ内のクロック（ＣＬＫ１）の
位相合わせ、引いては、該内部クロック（ＣＩＪ１）を
分周された外部クロック（ＣＬＫ２）に同期化を行うこ
とができる効果がある。
以下本発明の実施例を図面によって詳述する。
前述の第１図は本発明の詳細な説明する図であり、第２
図は本発明の一実施例を示した図であって、（ａ）は同
期化回路の構成例を示し、（ｂ）は同期化時の動作タイ
ムチャートを示している。
図は本発明の一実施例を示した図であって、（ａ）は同
期化回路の構成例を示し、（ｂ）は同期化時の動作タイ
ムチャートを示している。
本発明においては、基本クロック（ＣＬＫ）を外部で分
周した外部クロック（ＣＬＫ２）に基づいて、該外部ク
ロック（ＣＬＫ２）に同期したリセット信号（ＲＥＳＥ
Ｔ）信号を生成して、各チップに供給し、該リセット期
間中、各チップに供給する基本クロック（ＣＬＫ）の周
波数を低く、例えば、分周された周波数のクロック（Ｃ
ＬＫ０）としておき、該リセット信号（ＲＥＳＥＴ）が
解除された後、少なくとも、各チップの内部のクロック
（ＣＬＫ１）の位相を特定の状態、例えば、０゜状態に
保持した後において、該クロック（ＣＬＫ０）の周波数
を元の基本クロック（ＣＬＫ）に切り換える回路手段が
本発明を実施するのに必要な手段である。
周した外部クロック（ＣＬＫ２）に基づいて、該外部ク
ロック（ＣＬＫ２）に同期したリセット信号（ＲＥＳＥ
Ｔ）信号を生成して、各チップに供給し、該リセット期
間中、各チップに供給する基本クロック（ＣＬＫ）の周
波数を低く、例えば、分周された周波数のクロック（Ｃ
ＬＫ０）としておき、該リセット信号（ＲＥＳＥＴ）が
解除された後、少なくとも、各チップの内部のクロック
（ＣＬＫ１）の位相を特定の状態、例えば、０゜状態に
保持した後において、該クロック（ＣＬＫ０）の周波数
を元の基本クロック（ＣＬＫ）に切り換える回路手段が
本発明を実施するのに必要な手段である。
尚、企図を通して同じ符号は同じ対象物を示している。
以下、第１図を参照しながら、第２図によって、本発明
のクロック内同期化方式を説明する。
のクロック内同期化方式を説明する。
先ず、基本クロック（ＣＬＫ）を、Ｄ型フリップフロッ
プ（ＦＦ１） １で分周し、外部クロック（ＣＬＫ２）
を生成する。
プ（ＦＦ１） １で分周し、外部クロック（ＣＬＫ２）
を生成する。
該生成した外部クロック（ＣＬＫ２京）をシフトクロッ
クとし、Ｄ型フリップフロップ（ＦＦ２） ２．（ＦＦ
３）３、（ＦＦ４） ４からなるシフトレジスタのクロ
ック端子（ＣＫ）に入力しておき、リセット端子（Ｒ）
に入力されているリセット１信号を、あるタイミングで
゛オン゛ とする。
クとし、Ｄ型フリップフロップ（ＦＦ２） ２．（ＦＦ
３）３、（ＦＦ４） ４からなるシフトレジスタのクロ
ック端子（ＣＫ）に入力しておき、リセット端子（Ｒ）
に入力されているリセット１信号を、あるタイミングで
゛オン゛ とする。
すると、該外部クロック（ＣＬＫ２ｍ）に同期して、該
リセット１信号がシフトされ、（ｂ）図のタイムチャー
トに示した如くに、ＦＦ２０．ＦＦ３ Ｑ、ＦＦ４ Ｑ
が出力される。
リセット１信号がシフトされ、（ｂ）図のタイムチャー
トに示した如くに、ＦＦ２０．ＦＦ３ Ｑ、ＦＦ４ Ｑ
が出力される。
該シフトレジスタのＤ型フリップフロップ（ＦＦ３）３
の否定信号（ＦＦ３ Ｑｍ）を、前述の各チップ、本実
施例では、中央処理装置（ＣＰＵ） ７に対するリセッ
ト信号（ＲＥＳＥＴ） とする。
の否定信号（ＦＦ３ Ｑｍ）を、前述の各チップ、本実
施例では、中央処理装置（ＣＰＵ） ７に対するリセッ
ト信号（ＲＥＳＥＴ） とする。
そして、該シフトレジスタのＤ型フリップフロップ（Ｆ
Ｆ４） ４の否定信号（ＦＦ４ Ｑｍ）と、上記り型フ
リップフロップ（ＦＦ１） １（ＣＬＫ２） とを論理
積回路（ＡＮＤ） ５で論理積をとることにより、該り
型フリップフロップ（ＦＦ４） ４が゛オン” となる
迄の期間、（ｂ）図の■で示した如き、上記基本クロッ
ク（ＣＩＪ）より周波数の低い、具体的には、分周され
た外部クロック（ＣＬＫ２）と同じクロック信号が論理
和回路（ＯＲ） ６に出力される。
Ｆ４） ４の否定信号（ＦＦ４ Ｑｍ）と、上記り型フ
リップフロップ（ＦＦ１） １（ＣＬＫ２） とを論理
積回路（ＡＮＤ） ５で論理積をとることにより、該り
型フリップフロップ（ＦＦ４） ４が゛オン” となる
迄の期間、（ｂ）図の■で示した如き、上記基本クロッ
ク（ＣＩＪ）より周波数の低い、具体的には、分周され
た外部クロック（ＣＬＫ２）と同じクロック信号が論理
和回路（ＯＲ） ６に出力される。
該論理和回路（ＯＲ） ６では、基本クロック（ＣＬＫ
）と、上記外部クロック（ＣＬＫ２）とが論理和された
信号■（基本クロック： ＣＬＫ０）が生成され、該中
央処理装置ｔ（ＣＰＵ） ７に対する外部クロックとし
て入力される。
）と、上記外部クロック（ＣＬＫ２）とが論理和された
信号■（基本クロック： ＣＬＫ０）が生成され、該中
央処理装置ｔ（ＣＰＵ） ７に対する外部クロックとし
て入力される。
該中央処理装置（ＣＰＵ） ７では、内部の図示されて
いない分周回路により、該外部クロック（ＣＬＫ０）を
分周して、内部クロック（ＣＬＫｌ）を生成する。
いない分周回路により、該外部クロック（ＣＬＫ０）を
分周して、内部クロック（ＣＬＫｌ）を生成する。
従って、上記リセット信号（ＲＥＳＥＴ）が解除される
までの期間は、該基本クロック（ＣＬＫ０）を分周して
おり、該リセット信号（ＲＥＳＥＴ）が解除された時点
で、該中央処理装置（ＣＰＵ）の内部クロック（ＣＬＫ
ｌ）の位相状態を、特定の状態、例えば、°０゛ レ
ベルにセットアツプする。
までの期間は、該基本クロック（ＣＬＫ０）を分周して
おり、該リセット信号（ＲＥＳＥＴ）が解除された時点
で、該中央処理装置（ＣＰＵ）の内部クロック（ＣＬＫ
ｌ）の位相状態を、特定の状態、例えば、°０゛ レ
ベルにセットアツプする。
本発明においては、このリセット信号（ＲＥＳＥＴ）を
入力されている基本クロック（ＣＬＫ０）に同期してホ
ールドしくこのホールド期間を°Ｈ゛で示す）、ｓＫ
内部クロック（ＣＬＫ１）を°０°レベルにセットアン
プする （このセットアツプ期間を“Ｓ゛で示す）のに
、第３図に示した従来方式に比較して、（ｂ）図に示さ
れている如くに、２倍の期間（例えば、５０ｎｓ）を使
用することができ、安定にセットアツプを行うことがで
きる。
入力されている基本クロック（ＣＬＫ０）に同期してホ
ールドしくこのホールド期間を°Ｈ゛で示す）、ｓＫ
内部クロック（ＣＬＫ１）を°０°レベルにセットアン
プする （このセットアツプ期間を“Ｓ゛で示す）のに
、第３図に示した従来方式に比較して、（ｂ）図に示さ
れている如くに、２倍の期間（例えば、５０ｎｓ）を使
用することができ、安定にセットアツプを行うことがで
きる。
該セットアツプが終了した後の、上記り型フリップフロ
ップ（ＦＦ４） ４が“オン゛ となったタイミングで
、上記論理積回路（ＡＮＤ） ５の論理積条件が解除さ
れる結果、論理和回路（ＯＲ） ６の出力信号■は、そ
れまでの基本クロック（ＣＬＫ）より周波数の低いクロ
ックから、本来の基本クロック（ＣＬＫ”）に切り換わ
る為、中央処理袋ｆ （ＣＰＵ）の分周回路においては
、外部クロック（ＣＬＫ２）に同期し、基本クロック（
ＣＬＫ）を分周した内部クロック（ＣＬＫ１）を得るこ
とができる。
ップ（ＦＦ４） ４が“オン゛ となったタイミングで
、上記論理積回路（ＡＮＤ） ５の論理積条件が解除さ
れる結果、論理和回路（ＯＲ） ６の出力信号■は、そ
れまでの基本クロック（ＣＬＫ）より周波数の低いクロ
ックから、本来の基本クロック（ＣＬＫ”）に切り換わ
る為、中央処理袋ｆ （ＣＰＵ）の分周回路においては
、外部クロック（ＣＬＫ２）に同期し、基本クロック（
ＣＬＫ）を分周した内部クロック（ＣＬＫ１）を得るこ
とができる。
このように、本発明は、基本クロック（ＣＬＫ）を外部
で分周した外部クロック（ＣＬＫ２）に基づいて、該外
部クロック（ＣＬＫ２）に同期したリセット信号（ＲＥ
ＳＥＴ）信号を生成して、各チップに供給し、該リセッ
ト期間中、各チップに供給する基本クロック（ＣＬＸ）
の周波数を低く、例えば、分周された周波数のクロック
（ＣＬＫ０）としておき、該リセット信号（ＲＥＳＥＴ
）が解除された後、少なくとも、各チップの内部のクロ
ック（ＣＬＫ１）の位相を特定の状態、例えば、０゛
状態に保持（セットアツプ）した後において、該クロッ
ク（ＣＬＫ０）の周波数を元の基本クロック（ＣＬＫ）
に切り換えるようにした所に特徴がある。
で分周した外部クロック（ＣＬＫ２）に基づいて、該外
部クロック（ＣＬＫ２）に同期したリセット信号（ＲＥ
ＳＥＴ）信号を生成して、各チップに供給し、該リセッ
ト期間中、各チップに供給する基本クロック（ＣＬＸ）
の周波数を低く、例えば、分周された周波数のクロック
（ＣＬＫ０）としておき、該リセット信号（ＲＥＳＥＴ
）が解除された後、少なくとも、各チップの内部のクロ
ック（ＣＬＫ１）の位相を特定の状態、例えば、０゛
状態に保持（セットアツプ）した後において、該クロッ
ク（ＣＬＫ０）の周波数を元の基本クロック（ＣＬＫ）
に切り換えるようにした所に特徴がある。
以上、詳細に説明したように、本発明のチップ内クロッ
ク同期化方式は、複数個のチップからなる装置であって
、基本クロック（ＣＬＫ）を各チップに分配し、各チッ
プにおいては、該分配された基本クロック（ＣＬＫ）を
分周して使用する装置において、各チップ内の分周され
たクロック（ＣＩＪ１）を外部で分周されたクロック（
ＣＬＫ２）に基づいて同期する際、該外部で分周された
クロック（ＣＬＫ２）に同期したリセット信号（ＲＥＳ
ＥＴ）を解除することによって、チップ内クロック（Ｃ
ＬＫ１）を特定の位相状態とする同期化方式にとり、該
リセット信号（ＲＥＳＥＴ）を供給中は、上記基本クロ
ック（ＣＬＫ）より周波数の低いクロックを供給し、該
リセット信号（ＲＥＳＥＴ）が解除された後、上記外部
クロック（ＣＬＫ２）に同期して、上記基本クロック（
ＣＬＫ）に切り換わる基本クロック（ＣＩＪ０）を各チ
ップに供給する回路手段を設けて、該回路手段により、
該基本クロック（ＣＬＸ０）を各チップに供給し、上記
分周された外部クロ・ンク（ＣＩＪ２）に同期し、該基
本クロック（ＣＬＫ０）とは特定の位相関係にあるリセ
ット信号（ＲＥＳＥＴ）により、各チップをリセットし
、該リセット信号（ＲＥＳＥＴ）を解除してチップ内の
クロック（ＣＬＫ１）を特定の位相状態とした後、上記
分周された外部クロック（ＣＬＫ２）に同期して、上記
クロック（ＣＩＪ０）を上記元の基本クロック（ＣＬＫ
）に切り換えて、各チップ内のクロック（ＣＬＫ１）を
、分周された外部クロック（ＣＬＫ２）に同期化するよ
うにしたものであるので、基本クロック（ＣＬＫ）の周
波数が高くなっても、安定して、正確に、該チップ内の
クロックを同期化し、装置の信頼度を向上させることが
できる効果がある。
ク同期化方式は、複数個のチップからなる装置であって
、基本クロック（ＣＬＫ）を各チップに分配し、各チッ
プにおいては、該分配された基本クロック（ＣＬＫ）を
分周して使用する装置において、各チップ内の分周され
たクロック（ＣＩＪ１）を外部で分周されたクロック（
ＣＬＫ２）に基づいて同期する際、該外部で分周された
クロック（ＣＬＫ２）に同期したリセット信号（ＲＥＳ
ＥＴ）を解除することによって、チップ内クロック（Ｃ
ＬＫ１）を特定の位相状態とする同期化方式にとり、該
リセット信号（ＲＥＳＥＴ）を供給中は、上記基本クロ
ック（ＣＬＫ）より周波数の低いクロックを供給し、該
リセット信号（ＲＥＳＥＴ）が解除された後、上記外部
クロック（ＣＬＫ２）に同期して、上記基本クロック（
ＣＬＫ）に切り換わる基本クロック（ＣＩＪ０）を各チ
ップに供給する回路手段を設けて、該回路手段により、
該基本クロック（ＣＬＸ０）を各チップに供給し、上記
分周された外部クロ・ンク（ＣＩＪ２）に同期し、該基
本クロック（ＣＬＫ０）とは特定の位相関係にあるリセ
ット信号（ＲＥＳＥＴ）により、各チップをリセットし
、該リセット信号（ＲＥＳＥＴ）を解除してチップ内の
クロック（ＣＬＫ１）を特定の位相状態とした後、上記
分周された外部クロック（ＣＬＫ２）に同期して、上記
クロック（ＣＩＪ０）を上記元の基本クロック（ＣＬＫ
）に切り換えて、各チップ内のクロック（ＣＬＫ１）を
、分周された外部クロック（ＣＬＫ２）に同期化するよ
うにしたものであるので、基本クロック（ＣＬＫ）の周
波数が高くなっても、安定して、正確に、該チップ内の
クロックを同期化し、装置の信頼度を向上させることが
できる効果がある。
第１図は本発明の詳細な説明する図。
第２図は本発明の一実施例を示した図。
第３図は従来のチップ内クロックの同期化方式を説明す
る図。 である。 図面において、 １〜４はＤ型フリップフロップ（ＦＦＩ〜ＦＦ４） 。 ５は論理積回路（ＡＮＤ） 。 ６は論理和回路（ＯＲ） 。 ＣＬＫは基本クロック。 ＣＬＫＯは各チップに入力する基本クロック。 ＣＬＫＩは各チップ内の分周された内部クロック。 ＣＬ）［２は分周された外部クロック。 ＲＥＳＥＴは各チップに送出するリセット信号。 をそれぞれ示す。 第１図 第 ２ 図 （そのｌ） ＦＦ４ Ｑ （ｂ） 本発明の一実施例を示した図 第 ２ 図 （その２） （ｂ） 従来のチップ内クロックの同期化方式を説明する図第
３ 図 （その１）
る図。 である。 図面において、 １〜４はＤ型フリップフロップ（ＦＦＩ〜ＦＦ４） 。 ５は論理積回路（ＡＮＤ） 。 ６は論理和回路（ＯＲ） 。 ＣＬＫは基本クロック。 ＣＬＫＯは各チップに入力する基本クロック。 ＣＬＫＩは各チップ内の分周された内部クロック。 ＣＬ）［２は分周された外部クロック。 ＲＥＳＥＴは各チップに送出するリセット信号。 をそれぞれ示す。 第１図 第 ２ 図 （そのｌ） ＦＦ４ Ｑ （ｂ） 本発明の一実施例を示した図 第 ２ 図 （その２） （ｂ） 従来のチップ内クロックの同期化方式を説明する図第
３ 図 （その１）
Claims (1)
- 【特許請求の範囲】 複数個のチップからなる装置であって、基本クロック
（ＣＬＫ）を各チップに分配し、各チップにおいては、
該分配された基本クロック（ＣＬＫ）を分周してチップ
内クロック（ＣＬＫ１）とし動作する装置において、 各チップ内の分周されたクロック（ＣＬＫ１）を外部で
分周されたクロック（ＣＬＫ２）に基づいて同期化する
際、該外部で分周されたクロック（ＣＬＫ２）に同期し
たリセット信号（ＲＥＳＥＴ）を解除することによって
、チップ内クロック（ＣＬＫ１）を特定の位相状態とす
る同期化方式をとり、 該リセット信号（ＲＥＳＥＴ）を供給中は、上記基本ク
ロック（ＣＬＫ）より周波数の低いクロックを供給し、
該リセット信号（ＲＥＳＥＴ）が解除された後、上記分
周された外部クロック（ＣＬＫ２）に同期して、上記基
本クロック（ＣＬＫ）に切り換わる基本クロック（ＣＬ
Ｋ０）を各チップに供給する回路手段（１０）を設けて
、 該回路手段（１０）により、該基本クロック（ＣＬＫ０
）を各チップに供給し、上記分周された外部クロック（
ＣＬＫ２）に同期し、該基本クロック（ＣＬＫ０）とは
特定の位相関係にあるリセット信号（ＲＥＳＥＴ）によ
り、各チップをリセットし、該リセット信号（ＲＥＳＥ
Ｔ）を解除してチップ内のクロック（ＣＬＫ１）を特定
の位相状態とした後、上記分周された外部クロック（Ｃ
ＬＫ２）に同期して、上記クロック（ＣＬＫ０）を上記
元の基本クロック（ＣＬＫ）に切り換えて、各チップ内
のクロック（ＣＬＫ１）を、分周された外部クロック（
ＣＬＫ２）に同期化することを特徴とするチップ内クロ
ック同期化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331130A JP2836245B2 (ja) | 1990-11-29 | 1990-11-29 | チップ内クロックの同期化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2331130A JP2836245B2 (ja) | 1990-11-29 | 1990-11-29 | チップ内クロックの同期化方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04205011A true JPH04205011A (ja) | 1992-07-27 |
| JP2836245B2 JP2836245B2 (ja) | 1998-12-14 |
Family
ID=18240206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2331130A Expired - Fee Related JP2836245B2 (ja) | 1990-11-29 | 1990-11-29 | チップ内クロックの同期化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2836245B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010277608A (ja) * | 2010-09-01 | 2010-12-09 | Renesas Electronics Corp | クロック制御回路 |
| CN112613260A (zh) * | 2020-12-18 | 2021-04-06 | 中国电子科技集团公司第四十七研究所 | 一种芯片设计中异步时钟同步化约束方法 |
-
1990
- 1990-11-29 JP JP2331130A patent/JP2836245B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010277608A (ja) * | 2010-09-01 | 2010-12-09 | Renesas Electronics Corp | クロック制御回路 |
| CN112613260A (zh) * | 2020-12-18 | 2021-04-06 | 中国电子科技集团公司第四十七研究所 | 一种芯片设计中异步时钟同步化约束方法 |
| CN112613260B (zh) * | 2020-12-18 | 2024-04-23 | 中国电子科技集团公司第四十七研究所 | 一种芯片设计中异步时钟同步化约束方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2836245B2 (ja) | 1998-12-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |