JP2820456B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、DOPOS（Doped Polysilicon Silicon）エ
ミッタ構造のバイポーラトランジスタと、サイドウオー
ル付きゲート電極を有するLDD（Lightly Doped Drain）
構造のMOSトランジスタとを具える半導体装置の製造方
法に関するものである。

（従来の技術） BiCMOS半導体装置は、バイポーラトランジスタの高駆
動力、高速性等の利点と、CMOSデバイスの高集積性、低
消費電力性等の利点とを兼ね具えた装置として知られて
いる（例えば、文献I:「超高速MOSデバイス 超高速デ
ィジタルデバイス・シリーズ」培風館）。

このようなBiCMOS半導体装置のうち、特に、CMOSデバ
イスを構成するMOSFETをLDD構造としたものが集積度が
向上するという理由で注目されている（上記文献Ｉの
他、例えば、文献II:「アイ・イー・イー・イー トラ
ンザクション オン エレクトロン デバイス（IEEE T
RANSACTION ON ELECTRON DEVICE）Vol.ED−32,No.2,（1
985.2）」や文献III:「アイ・イー・イー・イー ジャ
ーナル オブ ソリッドステート サーキット（IEEE J
ounal of Solid−State circuits）Vol.SC−21,No.2,
（1986.34）」）。

先ず、この発明の説明に先立ち、この従来の典型的
な、バイポーラトランジスタと、サイドウオール付きゲ
ート電極を有するLDD構造のＰ及びNMOSトランジスタを
具えるCMOSデバイスとを同一ウエハに作り込む製造工程
につき簡単に説明し、その後に、この従来法の問題点に
つき説明する。

第２図（Ａ）〜（Ｊ）は、従来公知の、工程数が少な
くしかも低コストでBiCMOSを製造することが出来るとい
われているBiCMOS半導体装置の製造方法の説明に供する
製造工程図であり、各図は製造段階で得られた構造体の
断面を概略的に示してある。通常は、一枚のウエハに多
数のBiCMOSを作り込み、このようなウエハを同時に多数
枚につき製造処理を行うが、ある一枚のウエハの一つの
BiCMOSの製造につき代表して説明する。

先ず、従来周知の通り、Ｐ型シリコン基板10にN⁺型埋
込層12を埋め込んでさらにこの基板10上にＰ型エピタキ
シャル層14を設け、次にこのエピタキシャル層14の、埋
込層12の上側にＮ型コレクタ領域16を連続させて設け、
次にLOCOS法によってフィールド酸化膜（この場合にはS
iO₂膜）18を設けてバイポーラトランジスタ用区域20とN
MOS及びPMOSトランジスタ用区域22及び24とをそれぞれ
画成したウエハ26（又は下地或いは構造体と称する。）
を用意する（第２図（Ａ））。

次に、このウエハ26に、バイポーラNPNトランジスタ
のベース層28としてのＰ型拡散領域を拡散の深さ0.4μ
ｍで形成した後、MOSトランジスタのゲート絶縁膜とな
るゲート酸化膜（この場合にはSiO₂膜）30を形成する。
この時、バイポーラトランジスタ用区域20にもゲート酸
化膜30と同じ厚みの酸化膜（この場合にはSiO₂膜）32が
形成される。この状態を第２図（Ｂ）に示す。

次に、減圧CVD法により、ウエハ26の全面にポリシリ
コン膜を成長させた後、周知のフォトリソ・エッチング
技術を用いてNMOS及びPMOSトランジスタのそれぞれのゲ
ート電極34及び36を形成し、その後、これらゲート電極
34及び36をマスクとした周知のセルフアライン技術を用
いて、NMOSトランジスタ用区域22には低濃度不純物領域
（この場合にはN^-型ソース／ドレイン領域となる）38を
形成する（第２図（Ｃ））。

次に、この第２図（Ｃ）に示す構造体の上側全面に、
CVD法によりCVD膜（絶縁膜）としてP₂O₅の重量濃度を15
重量％としたPSG膜40を成長させる（第２図（Ｄ））。

次に、このPSG膜40に対しRIE（リアクティブイオンエ
ッチング）技術による異方性エッチングを行って、ゲー
ト電極34及び36の側壁に周知の通りのサイドウオール
（側壁酸化膜）42及び44を形成する。この時、このサイ
ドウオール付きゲート電極の部分及びフィールド酸化膜
18の部分以外の、バイポーラトランジスタ用区域20、NM
OS及びPMOSトランジスタ用区域22及び24のウエハ面が露
出する（第２図（Ｅ））。

次に、第２図（Ｅ）に示す構造体に対してドライ酸素
雰囲気中で熱処理を行って露出しているウエハ面及びゲ
ート電極のポリシリコン面に酸化膜46、48及び50を形成
する。この場合、バイポーラトランジスタ用区域20のベ
ース酸化膜46は後工程でのエッチングの際のエッチング
ストッパとなり、また、両MOSトランジスタ区域22及び2
4の酸化膜48及び50は後工程でのソース／ドレイン層用
の高濃度不純物領域を形成するためのイオン注入の際の
保護膜（プロテクト膜）としてそれぞれ作用する膜であ
る。従って、この膜厚はイオン注入が損なわれないよう
な、200Å程度の膜厚にしている。このようにして得ら
れた構造体の様子を第２図（Ｆ）に示す。

次に、バイポーラトランジスタ用区域20の酸化膜46
に、周知のフォトリソ・エッチング技術を用いてエミッ
タ拡散領域形成のための窓52を開けてウエハ面を露出さ
せ、然る後、この構造体の上側全面に、減圧CVD法によ
って、ポリシリコン膜54を成長させ、次いで、このポリ
シリコン膜54に、エミッタ拡散領域形成のための拡散源
を形成するためにAs（ヒ素）イオンを注入し、第２図
（Ｇ）に示す構造体を得る。

さらに、周知のフォトリソ・エッチング技術を用い
て、バイポーラトランジスタ用のエミッタ電極兼エミッ
タ拡散領域形成のための拡散源56をパターニングし、第
２図（Ｈ）に示すような構造体を得る。尚、この場合、
ゲート電極34及び36は酸化膜48及び50で被覆されている
ので、エッチングされない。

次に、イオン注入法を用いて、NMOSトランジスタ用区
域22にAsイオンを注入して先に設けた低濃度不純物領域
38を部分的にＮ型の高濃度不純物領域58に変える。残存
した低濃度不純物領域を38aで示す。続いて、イオン注
入法を用いて、PMOSトランジスタ用区域24にBF₂ ⁺を注入
して高濃度（P⁺型）不純物領域60を形成すると共に、バ
イポーラトランジスタ用区域20のベース拡散領域28にP⁺
型のベースコンタクト領域62及びコレクタ領域16にN⁺型
のコレクタコンタクト領域64を形成し、第２図（Ｉ）に
示すような構造体を得る。

次に、この構造体の上側に層間絶縁膜66として例えば
PSG膜をCVD法によって設けた後、ウエット酸素雰囲気中
で900℃で約30分間熱処理を行う。この熱処理によっ
て、このPSG膜66がフローして表面の平坦化が進む。こ
れと同時に、不純物を含む各領域も拡散して拡大する。
この拡大によりベース拡散領域28が当初の0.4μｍから
0.6μｍへと深く拡散してベース層68となり、ベースコ
ンタクト領域62がベースコンタクト層70となり、コレク
タコンタクト領域64がコレクタコンタクト層72となり、
拡散源56からベース拡散領域28従ってベース層68中にAs
不純物が拡散してエミッタ層74を形成する。これら各層
が作り込まれたコレクタ領域16がコレクタ層80となる。

さらに、この熱処理によって、低濃度及び高濃度不純
物領域38a及び58がソース又はドレイン（ここでは、ソ
ース／ドレインと表わす。）76となり、同様に高濃度不
純物領域60がソース／ドレイン層78となる。このように
して得られた構造体の様子を第２図（Ｊ）に示す。

次に、図示せずも、周知の通り、各トランジスタ間の
配線接続のためのコンタクトホールの形成、アルミニウ
ム等の金属その他の適当な材料で電極を形成してBiCMOS
半導体装置を完成する。

（発明が解決しようとする課題） しかしながら、このような従来方法で製造された構造
のBiCMOS半導体装置では、以下に説明するような２つの
問題点があった。

BiCMOS半導体装置の製造上の制約からバイポーラトラ
ンジスタを単独製造した場合に比べて、バイポーラトラ
ンジスタの高速性が十分に図れないこと。

形成されたバイポーラNPNトランジスタの電流増幅率
のバラツキが大きくLSIの収率を向上させることが出来
ないこと。

以下、これらの点につき、第３図及び第４図に示した
バイポーラトランジスタの完成時のモデルを参照して簡
単に説明する。第３図は、バイポーラトランジスタのコ
レクタ層80の上側のベース層68、エミッタ層74、ベース
酸化膜46及びポリシリコンからなるエミッタ電極56の部
分を拡大して概略的に示したモデル図であり、第４図
は、ベース層68及びエミッタ層74が、ウエハ26の表面で
どのような位置及び大きさ関係にあるかを概略的に示し
たモデル図で、表面と接するそれぞれの境界を82及び84
で示す。

先ず、問題点について説明する。

一般にバイポーラトランジスタの動作速度は、電流利
得帯域幅積又は遮断周波数（以下、F_Tと表わす。）が大
となるほど高速となることが知られている。そしてこの
F_Tは 1/2πF_T＝τ_ｅ＋τ_ｂ＋τ_ｘ＋τ_ｃ …（１） で与えられることが知られている（例えば文献IV「超高
速ディジタルデバイスシリーズ１超高速バイポーラデバ
シス」培風館）。なお（１）式の第１項のτ_ｅはエミッ
タ・ベース接合の充放電時定数、第２項のτ_ｂはベース
時定数、第３項のτ_ｘはコレクタ・空乏層キャリア走行
時間、及び第４項のτ_ｃはベース・エミッタ接合充放電
時間である。

そしてこのF_Tに関して上記（１）式の第２項のτ
_ｂ（ベース時定数）がキーポイントとされ（文献IV第44
頁第15行）、このτ_ｂは τ_ｂ＝W_B ²/nD_B …（２） で与えられる。ここで、W_Bはベース幅、ｎはベース内少
数キャリヤ分布に依存する定数、D_Bはベース内少数キャ
リヤの拡散定数である。従ってW_Bが狭くなれば二乗の関
係でF_Tが大きくなりつまり高速動作が可能になる。ま
た、一般にW_Bは電流増幅率を一定とした場合ベース層の
深さに依存しこれが浅い程狭くなる。

しかし、第２図を用いて説明した従来の製造方法では
ベース層形成をMOSトランジスタのゲート形成前に行な
っていたため、ベース層の深さは形成直後に0.4μｍで
あってもゲート形成以後の工程中の熱処理によって0.6
μｍまで深くなってしまう。この結果、F_Tが4.5GHz程度
のバイポーラトランジスタしか形成出来なかった。

また、F_Tに関して特に低電流領域では上記（１）式の
第１項のτ_ｅ（エミッタ・ベース接合の充放電時定数）
が支配的となることが知られている（文献IVの第45頁第
９行）。このτ_ｅは τ_ｅ＝kT/（qI_E×C_TE） …（３） で与えられる。ここで、C_TEはベース・エミッタ間容
量、ｋはボルツマン定数、ｑは電荷の量、Ｔは温度
（Ｋ）、I_Eはエミッタ電流である。従って温度が一定で
あればC_TEが小さくなる程F_Tが大きくなりつまり高速動
作が可能になる。

このベース・エミッタ間容量C_TEは、第３図に示す、
エミッタ層74とベース層68とのPN接合容量C_J及びエミッ
タ電極56とベース層68との間のベース酸化膜46の容量C
_OXとによって（４）式のように与えられることが知られ
ている。

C_TE＝C_J＋C_OX …（４） ここで、シリコンの比誘電率をε、空気の誘電率をε
_Ｏ、電荷量をｑ、エミッタ・ベース間のフェルミ電位を
V_bi(EB)とすると、 で与えられる。一方、C_OXは、酸化膜32の膜厚をｄと
し、SiO₂の比誘電率をεすると、 C_OX＝（εε_O/d）×（エミッタ電極とベース層との対向面積） …（６） で与えられる。

そこで、第４図のモデルにおいて、この容量C_TEを計
算により求める。境界82で囲まれたエミッタ面積（W₁×
W₂）は２μｍ×５μｍとし、エミッタ層74をベース拡散
領域28（ベース層68に対応）に作り込む際のマスク合わ
せ工程での合わせずれマージンW₃を通常の通り１μｍと
すると、境界84で囲まれた面積｛（W₁＋2W₃）×（W₂＋2
W₃）｝は４μｍ×７μｍとなる。まず、C_Jについては、
ベース・エミッタ接合のベース層68のキャリア濃度N_Bは
通常は３×10¹⁷イオン/cm³程度であり、エミッタ層74の
拡散の深さは通常0.3μｍ程度としており、また、V
_bi(EB)を0.7Vとし、ε＝12とすると、 C_J＝8.6fF となる。一方、C_OXはSiO₂膜32の膜厚は既に述べたよう
に200Åであり、その比誘電率εが3.5であるので、 C_OX＝27.9fF となる。従って、このC_OXの値はバイポーラトランジス
タを単独製造した場合の値に比較して約10倍程度大きな
値となっている。そして、 C_TE＝C_J＋C_OX＝36.5fF となり、バイポーラトランジスタ単独のC_TEよりも大き
くなってしまうため、（１）式のτ_ｅも大となり、従っ
て、低電流領域でのバイポーラトランジスタの高速性が
損なわれるという問題点があった。

C_OXの値を低減する第一の対策として、ベース酸化膜4
6の厚みｄを厚くする方法が考えられるが、従来法で
は、第２図（Ｂ）で説明したように、ゲート酸化膜形成
のための酸化膜をそのまま用いているため、この酸化膜
を厚くすると、第２図（Ｆ）の工程で説明したソース／
ドレイン層用の低濃度不純物領域38の形成のためのイオ
ン注入で、As（ヒ素）やＢ（ボロン）のイオンが注入さ
れない欠点がある。

また、第二の対策として、エミッタ電極のベース層に
対向する面積を小さくする方法もあるが、この方法であ
ると、マスク合せ時の合わせずれマージンW₃を小さくす
るか或いは無くすしかなく、このW₃を小さくすると、合
わせずれでエミッタ層を形成することが出来なくなると
いう欠点がある。

また、一般に、BiCMOS構造のデバイスを用いたBiCMOS
ゲートアレイ等は２入力NANDなどの回路形成素子をバイ
ポーラトランジスタとMOSトランジスタとの複合回路で
構成することが多く、第５図に示すような（文献「電子
情報通信学会論文誌ｃ」（1988.9）p.1250より引用）Ｒ
タイプ、Ｎタイプ及びＤタイプのいずれのBiCMOS論理ゲ
ートを用いても、最終段のバイポーラトランジスタのベ
ース電流を駆動するのはMOSトランジスタである。MOSト
ランジスタはその駆動能力が小さいので、バイポーラト
ランジスタのスイッチングの立ち上がり時に微小電流し
か供給出来ず、従って、バイポーラトランジスタの低電
流域での遮断周波数F_Tが高いほどスイッチングが速くな
る。このような観点からも、低エミッタ電流領域でより
高い遮断周波数F_Tであることが望まれている。

次に、問題点について説明する。

既に説明した通り、MOSデバイスをLDD構造とするため
ゲート電極にサイドウオールを設ける上述した従来の方
法では、第２図（Ｃ）〜第２図（Ｅ）で説明したよう
に、ゲート電極34の形成後、CVD膜例えばPSG膜40をウエ
ハ全面上に一旦設けてからRIEエッチングによってこのP
SG膜40の異方性エッチングを行っている。ところが、ウ
エハ全面に亙り一様な厚み（通常は4000Å程度）でこの
PSG膜40を設けるが、同一のウエハの中心部側と端縁部
側とでは厚みに３〜５％のバラツキが生じてしまう。ま
た、各ウエハ間でもその程度の厚みのバラツキが生じ
る。一方、RIEエッチングレートも同一ウエハ内はもと
より、異なるウエハ間で３〜10％程度のバラツキが生じ
る。このRIEエッチングで複数枚のシリコンウエハを同
時に適当な時間にわたりエッチングした時のエッチング
量のバラツキの状態を第５図に示す。なおこの第６図
は、横軸に度数をとり、縦軸にエッチング量をとって示
してある。この実験結果から、ウエハのエッチング量は
数Åから最大200Åに達していることが理解出来る。

ところで、例えば4000Åの膜厚のCVD膜（第２図
（Ｄ）に示す絶縁膜であるPSG膜40等）がサイドウオー
ル42及び44の部分を除きウエハの両MOSトランジスタ用
区域22及び24の上に残存すると、後工程で形成するイオ
ン注入の際のプロテクト酸化膜48及び50（第２図
（Ｆ））にバラツキが生じてしまう。その結果、高濃度
不純物領域58及び60深さにもバラツキが生じてしまうた
め、MOSFETの特性にも影響してしまう。このような事態
を回避するため、通常は、RIEエッチング時間を制御し
ている。しかしながら、仮に±５％の成膜のバラツキが
あるとすると、サイドウオール以外にはウエハ上に残存
させないようにエッチングするためには、PSG膜40の最
大膜厚が4200Åであるとして標準エッチング時間にその
10％〜30％のオーバーエッチング時間を追加する必要が
ある。MOSトランジスタ用区域22及び24でのPSG膜40の最
大膜厚が4200Åであるし、バイポーラトランジスタ用区
域20でのPSG膜40の膜厚が最小の3800Åであるとする
と、第２図（Ｅ）の工程で、ベース拡散領域28の表面が
400Åエッチング除去される恐れがあり、結果として第
２図（Ｊ）の最終のベース層68の深さが0.56μｍとなっ
てしまう。このように、同一ウエハ間はもとより、同時
処理される異なるウエハ間において、この区域20のPSG
膜40が最大膜厚4200Åである場合には拡散深さは0.6μ
ｍであるのに対し、最小膜厚が3800Åの場合にはそれよ
りも0.04μｍ（400Å）も深くなり、そのバラツキが７
％にも達する。

ところで、周知の通り、エミッタ接地の電流増幅率は
ベース幅W_B及びベース層内の総ホール数に強く依存して
おり、また、このベース幅W_Bはエミッタ電極56のエミッ
タ層74との接触部分の直下の、エミッタ層74とベース層
68との接合境界と、ベース層68とコレクタ層80との接合
境界との間のウエハ面に垂直な距離に対応するので、 W_B＝（ベースの深さ）−（エミッタの深さ） で与えられる。既に述べたように通常はエミッタ層の深
さを0.3μｍとしているので、上述したPSG膜40の最大膜
厚では、ベース幅W_B1は0.3μｍとなり、一方、最小膜厚
ではベース幅W_B2は0.24μｍとなるため、W_B2/W_B1＝0.8
従って20％もバラツクことになる。ベース層68内におい
ては、ホールキャリアがエミッタ層74側に偏在して分布
するため、ベース幅W_Bがわずかに変っても、エミッタ接
地の電流増幅率も大きくバラツクこととなる。

第７図は、この電流増幅率のバラツキの様子を示す図
であり、縦軸に電流増幅率を示してある。このような電
流増幅率のバラツキがあるため、BiCMOSのLSIの収率が
低下する。

そこで、この発明の目的は、MOSトランジスタのゲー
ト電極にサイドウオールを形成するためのRIEエッチン
グによってバイポーラトランジスタ用区域のベース拡散
領域がエッチングされる恐れがなく、さらに、エミッタ
電極とベース層との間の酸化膜容量（上述のC_OX）を低
減出来る製造方法を提供することにある。

（課題を解決するための手段） この目的の達成を図るためこの発明によれば、第１導
電型の半導体基板の表面の第１の領域にバイポーラトラ
ンジスタを具え、第２の領域にLDD構造のMOSトランジス
タを具える半導体装置の製造方法において、 前記第２の領域にゲート酸化膜、ゲート電極及び該ゲ
ート電極のサイドウォールを形成した後に、前記MOSト
ランジスタのソース及びドレインイ形成のための第１の
酸化膜を、所定の厚さで該第２の領域及び前記第１の領
域上に形成する工程と、 前記第１の領域上に形成された第１の酸化膜の、前記
第１の領域におけるエミッタ形成予定領域を含む一部に
対して、LOCOS法によりその膜厚を厚くして第２の酸化
膜とする工程と、 前記半導体基板の、前記第２の酸化膜の下方を含む所
定の領域に前記バイポーラトランジスタのベースを形成
する工程と、 前記第２の酸化膜に、前記エミッタ形成予定領域上を
露出させる窓を形成し、該窓及び該窓の周辺の前記第２
の酸化膜上にエミッタ電極を形成する工程と を含むことを特徴とする。

（作用） この発明の半導体装置の製造方法によれば、以下に説
明するような作用が得られる。

…工程順で見た場合ベース層は従来に比し後の工程で
形成されるので熱処理を受ける回数が減少しこの結果ベ
ース層深さが深まる程度が従来に比し小さくなる。

…サイドウオール付きゲート電極の形成が終了した後
にベース層を形成するので、ベース層がサイドウオール
形成時のRIEによってエッチングされてしまうことが全
く起きない。このため、ベース層深さのバラツキが非常
に小さくなるのでベース幅のバラツキも非常に小さく出
来る。

…ウエハのエミッタ層形成予定領域領域よりも一回り
広い領域にプロテクト酸化膜の膜厚より厚い膜厚のベー
ス酸化膜を形成し、その後このベース酸化膜にウエハの
エミッタ層形成成予定領域を露出する第二の窓を形成す
る。このベース酸化膜残存部分は、エミッタ電極の縁部
分でエミッタ電極とベース層とに挟まれ容量C_OXを構成
する絶縁膜になる。しかし、このベース酸化膜の膜厚は
従来のプロテクト酸化膜のそれより充分厚い（実施例の
例で云えば10倍厚い）ので、C_OXの値が非常に小さくな
る。然も、このベース酸化膜（第２の酸化膜）をLOCOS
法により形成するので、他の成膜方法例えばCVD法を用
いる場合に比べて、膜厚が均一でかつ比誘電率が安定な
（比誘電率の再現性が良い）第２の酸化膜が得られる。

（実施例） 以下、図面を参照して、この発明の半導体装置の製造
方法の好適実施例につき説明する。なお以下の実施例
は、シリコンのウエハにDOPOSエミッタ構造のバイポー
ラトランジスタと、サイドウオール付きゲート電極を有
するLDD構造のＰ及びNMOSトランジスタとを具えるBiCMO
S半導体装置の製造にこの発明を適用した例で説明す
る。しかし、この発明の製造方法はこの半導体装置の製
造にのみ適用されるものではない。例えばMOSトランジ
スタが、サイドウオール付きゲート電極を有するLDD構
造のPMOS又はNMOSトランジスタのみのBiMOS半導体装置
の製造に対してもこの発明を適用出来ることは明らかで
ある。また、以下の説明で用いる図面は、この発明が理
解出来る程度に、各構成成分の形状、寸法及び配置関係
を概略的に示してあるにすぎず、この発明は図示例にの
み限定されるものではない。また、以下説明する実施例
で挙げる諸条件は単なる好適例である。従って、この発
明はこれらの諸条件にのみ限定されるものではない。

第１図（Ａ）〜（Ｎ）は、この発明の製造方法による
BiCMOSの製造手順を説明するための図であり、主な工程
での装置の様子を断面図を以って示した工程図である。
なお、図中、断面を表わすハッチング等を一部省略して
示してある。

まず、ウエハ100を用意する。この実施例では、ウエ
ハ100として例えば比抵抗が10Ω・cmのＰ型シリコン基
板102自体としても良いが、この実施例では、第１図
（Ａ）に示すように、このＰ型シリコン基板102の（10
0）面上にエピタキシャル層104を設けてなる半導体本体
に第１の領域に当たるバイポーラトランジスタ用区域10
6、第２の領域に当たるNMOS及びPMOSトランジスタ用区
域108及び110を画成済みのものをウエハ100とする。こ
の例では、周知の通り、基板102の区域106及び110に相
当する領域夫々にアンチモン（Sb）をその表面から深さ
５μｍまで夫々拡散してシート抵抗20Ω／□のN⁺埋込み
層112を設け、その後にこの基板102の（100）面上に、
比抵抗が1.0Ωcm及び膜厚が2.0μｍの、ボロン（Ｂ）ド
ープのＰ型エピタキシャル層104を設け、さらに、バイ
ポーラトランジスタ用区域106及びPMOSトランジスタ用
区域110の、それぞれ埋込み層112の上側に連続させてエ
ピタキシャル層104の表面から２μｍの拡散深さで表面
不純物濃度が２×10¹⁶イオン/cm³となるようにそれぞれ
のトランジスタ形成のためのＮ領域114を設け、その
後、LOCOS法で膜厚7000Å程度のフィールド酸化膜（こ
こではSiO₂膜）116を形成してこのウエハ100を得る。

このように用意されたウエハ100に先ず以下に説明す
るようにサイドウオール付きゲート電極を形成する。

始めに、ウエハ100に例えば熱酸化法等の公知の方法
によりNMOS及びPMOSトランジスタのゲート絶縁膜となる
ゲート酸化膜（SiO₂膜）118を200Åの厚さにそれぞれ形
成する。このときウエハ100のバイポーラトランジスタ
用区域106にも絶縁膜（SiO₂膜）120が200Åの膜厚に形
成される（第１図（Ｂ））。続いて、ゲート絶縁膜118
及び絶縁膜の形成済みウエハ全面にわたり、減圧CVD法
によってポリシリコン膜（図示せず）を4000Åの膜厚で
一旦成長させ、続いて、周知のフォトリソ・エッチング
技術を用いて、Ｎ及びPMOSトランジスタのゲート電極12
2及び124をそれぞれ形成する。さらに、セルフアライン
技術を用いて表面濃度が４×10¹⁸イオン/cm³で拡散深さ
が0.2μｍのNMOSトランジスタの低濃度N^-ドレイン領域1
26を形成する。このようにして得た構造体を第１図
（Ｃ）に示した。

続いて、周知のCVD法により、第１図（Ｃ）に示した
この構造体上にサイドウオール形成材料としての例えば
P₂O₅の重量濃度が15Wt％のPSG膜128を4000Åの膜厚に形
成する（第１図（Ｄ））。

続いて、周知のRIE（リアクティブイオンエッチン
グ）法を用いた異方性エッチングにより、PSG膜128をゲ
ート電極122及び124の側壁部分にのみ残存するようにエ
ッチングする。これによりサイドウオール130及び132が
形成出来、さらにウエハ100のバイポーラトランジスタ
用区域106と、NMOS及びPMOSトランジスタ用区域108及び
110とが露出される（第１図（Ｅ））。

サイドウオール付きゲート電極122及び124の形成が終
了したウエハ100を、例えば950℃のドライ酸素雰囲気中
に30分放置して、このウエハ100に膜厚が200Åの酸化膜
134を形成する（第１図（Ｆ））。この酸化膜134は、後
に行なわれるベース酸化膜形成のための酸素不透過性膜
に窓を形成するためのエッチング時のエッチングストッ
プ層としての機能、さらに後に行なわれるバイポーラト
ランジスタのエミッタ電極形成のためのポリシリコンエ
ッチング時のエッチングストップ層としての機能、及び
MOSトランジスタのソース・ドレイン層形成のためのイ
オン注入用のプロテクト酸化膜としての機能を有する。
以下この酸化膜134を第１の酸化膜またはプロテクト酸
化膜134と称する。

次に、周知のCVD法によりプロテクト酸化膜134の形成
されたウエハ100上全面に酸素不透過性膜としての例え
ばSi₃N₄膜136を1000Åの膜厚に形成する（第１図
（Ｇ））。続いて、周知のフォトリソグラフィ技術及び
エッチング技術により、このSi₃N₄膜136の、ウエハ100
面上のエミッタ層形成予定領域に対応する領域よりも一
回り広い領域を除去して、このSi₃N₄膜136に窓136aを形
成する（第１図（Ｈ））。なお、酸素不透過性膜はSi₃N
₄膜以外の膜例えばポリシリコン膜等で構成しても良
い。

次に、ウエハ100の上述の窓136aから露出する部分領
域に、第２の酸化膜として、上述のプロテクト酸化膜13
4の膜厚（200Å）より厚い膜厚この例では2000Åのベー
ス酸化膜138をLOCOS法により形成し、その後Si₃N₄膜136
を除去する。続いて、このウエハ100のベース酸化膜138
下側の部分を含む所定部分即ちバイポーラトランジスタ
用区域106の一部分にベース層140を形成する。このベー
ス層140は、従来の任意好適な方法でＰ型不純物イオン
例えばB⁺を上記所定部分に加速電圧100Kevでイオン注入
した後、熱処理を行って拡散させて、その部分をＰ型に
変えて形成する。この実施例では拡散の深さを0.4μｍ
とし及び表面不純物濃度を５×10¹⁷イオン/cm³とする。
続いて、イオン注入法を用いて、NMOSトランジスタ区域
108のソース・ドレイン形成予定領域142と、バイポーラ
トランジスタ区域106のコレクタコンタクト取り出し領
域144とに、加速電圧40KeV及びドーズ量1.2×10¹⁶イオ
ン/cm³の条件でAs（砒素）を注入する。この状態を第１
図（Ｉ）に示す。なお、第１図（Ｉ）において146はベ
ースコンタクト取り出し領域を示す。このベースコンタ
クト取り出し領域146付近のベース層部分の拡散深さ
は、これの上側がプロテクト酸化膜134でありまた膜厚
がベース酸化膜138より薄いため、他のベース層部分よ
り深くなるが、図示例では同じ深さとして示してある。

次に、ウエハのエミッタ層形成予定領域より一回り広
い面積を有する上述のベース酸化膜138に、このエミッ
タ層形成成予定領域を露出する第二の窓138aを周知のリ
ソグラフィ技術及びエッチング技術によって形成する
（第１図（Ｊ））。

次に、この第二の窓138aの形成されたベース酸化膜13
8を含むウエハ100上にエミッタ電極形成材であってエミ
ッタ層形成用拡散源を含有するエミッタ電極形成材148
を形成する（第１図（Ｋ））。この実施例のエミッタ電
極形成材148は、減圧CVD法により膜厚が2000Åのポリシ
リコンを形成し、その後イオン注入法によりこのポリシ
リコンにAs（砒素）を2.0×10¹⁶イオン/cm³の条件で注
入することによって形成している。

次に、周知のフォトリソグラフィ技術及びエッチング
技術によって、上述のエミッタ電極形成材148をこれが
前記第二の窓138より一回り広い面積に残存するように
加工して、エミッタ層用拡散源を兼ねるエミッタ電極14
8aを形成する（第１図（Ｌ））。

次に、イオン注入法を用いてPMOSトランジスタ区域11
0のソース・ドレイン予定領域150と、バイポーラトラン
ジスタ区域106のベースコンタクト取り出し領域146と
に、BF₂ ⁺を加速電圧70KeV及びドーズ量1.2×10¹⁵イオン
/cm³の条件で選択的に注入する（第１図（Ｍ））。

次に、第１図（Ｍ）に示した構造体上に、層間絶縁膜
152を形成する。この実施例ではこの層間絶縁膜152を、
例えばCVD法によって形成したP₂O₅を20重量％含む膜厚6
000ÅのPSG膜としている。続いて、この構造体全体を90
0℃の温度で、ウエット酸素（O₂）雰囲気中で、30分間
にわたり熱処理を行って、このPSG膜152をフローさせて
表面の平坦化を行なう。これと同時に、この熱処理によ
って、エミッタ層用拡散源を兼ねるエミッタ電極148aか
らベース層140中にAs不純物が拡散してベース層140の一
部分が、ウエハ100の表面から深さ0.3μｍ程度のＮ型の
エミッタ層154に変わり、また、このベース層140はＮ領
域（コレクタ領域）114中に拡散して当初の拡散の深さ
0.4μｍから0.5μｍへと拡がる。さらにこの熱処理によ
って、不純物イオンの注入がなされていたソース・レイ
ン形成予定領域142,150はソース・ドレイン層142a,150a
に、コレクタコンタクト取り出し領域144はコレクタコ
ンタクト取り出し層144aに、ベースコンタクト取り出し
領域146はベースコンタクト取り出し層146aに夫々な
る。このようにして得られた構造体の様子を第一図
（Ｎ）に示す。

次に、図示せずも、周知の技術を用いて、それぞれの
素子の配線接続のための開口の形成、所要の電極の形成
等を経て、BiCMOS半導体装置の構造が形成されるが、そ
の詳細な説明は省略する。

この実施例の方法で得られた半導体装置によれば、ベ
ース深さは0.5μｍと従来に比し0.1μｍ浅く出来る。従
って、（ベース深さ）−（エミッタ深さ）で規定される
ベース幅W_Bは、電流増幅率を考慮しても0.3μｍと従来
に比し0.05μｍ狭く出来る。この結果、ベース時定数τ
_Ｂを（0.3）²/（0.35）^２≒73％低減出来る。

さらに、エミッタとベースのPN接合容量C_Jは、接合の
深さ、キャリア濃度、その他の条件が従来と変らないよ
うに設計してあるので、従来と同様な容量値C_J＝8.6fF
となる。しかし、エミッタ電極148aとベース層140との
間の間隔ｄは、従来の200Åとは異なり、この実施例の
場合には2000Å程度と厚くなっているので、エミッタ電
極148a及びベース層140間の絶縁膜による容量C_OXはC_OX
＝2.79fFとなり、その結果ベース・エミッタ間容量C_TE
はC_TE＝11.4fFとなる。この容量は従来の容量C_TE＝36.5
fFに比べて約31％も低減している。

このような理由からこの発明の製造方法によれば、第
８図に示すように、遮断周波数−エミッタ電流（F_T−
I_E）特性を低電流域で従来より大きく改善出来た。な
お、第８図において、横軸はエミッタ電流、縦軸は遮断
周波数であり、さらにＩで示すものが実施例のF_T−I_E特
性であり、IIで示す示すものが従来例のF_T−I_E特性であ
る。

さらに、電流増幅率のバラツキについても、この実施
例の製造方法で得たBiCMOSがベース幅のバラツキが小さ
なものになるので90〜110と非常に小さくなり、従来80
〜400であったのに比し大きく改善出来た。（第７
図）。

（発明の効果） 上述した説明から明らかなように、この発明の半導体
装置の製造方法によれば、 エミッタ電極と、ベース層との間の絶縁性を有する層
がプロテクト酸化膜ではなく膜厚の厚いベース酸化膜で
構成されるようになると共に、ベース層の深さが浅くな
るので、高速のバイポーラトランジスタを形成出来る。

…ベース層は従来に比し後の工程であってサイドウオ
ール付きゲート電極の形成が終了した後に形成されるの
で、熱処理を受ける回数が減少すること、及び、サイド
ウオール形成時のRIEによってエッチングされてしまう
ことが全く起きないことから、ベース層深さが均一とな
る。この結果、（ベース層の深さ）−（エミッタの深
さ）で定義されるベース幅W_Bが均一になるので、エミッ
タ接地の電流増幅率が均一なバイポーラトランジスタが
形成出来る。また、ベース酸化膜（第２の酸化膜）をLO
COS法により形成するので、膜厚が厚くかつ均一で然も
所定の比誘電率を示す第２の酸化膜を安定に形成でき
る。従って、浅いベース層を再現性良く形成できる。ま
た、エミッタ電極の縁部分とベース層とに挟まれる絶縁
膜として、膜厚が厚くかつ均一で然も所定の比誘電率を
示す絶縁膜を形成できる。

これがため、バイポーラトランジスタ及びMOSトラン
ジスタを同一ウエハ内に具える半導体装置であって、高
速動作が可能で然もLSI化した際の収率も高い半導体装
置の製造が可能になる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｎ）は、この発明の製造方法をBiCMOS
半導体装置の製造に適用した実施例の製造方法を示す工
程図、 第２図（Ａ）〜（Ｊ）は、従来のBiCMOS半導体装置の製
造方法の製造工程図、 第３図は、エミッタ電極付近の構造を概略的に示す斜視
図、 第４図は、エミッタ層とベース層との配置関係を示す平
面的概略図、 第５図は、BiCMOS論理ゲートを示す図、 第６図は、従来の製造方法のシリコン基板のエッチング
量の説明図、 第７図は、実施例及び従来の方法で製造されたBiCMOS半
導体装置のバイポーラトランジスタの電流増幅率の分布
図、 第８図は、この発明及び従来の方法で製造されたBiCMOS
半導体装置のバイポーラトランジスタのF_T−I_E特性曲線
図である。 100……ウエハ、102……Ｐ型シリコン基板 104……Ｐ型エピタキシャル層 106……バイポーラトランジスタ用区域 108……NMOSトランジスタ用区域 110……PMOSトランジスタ用区域 112……N⁺埋込み層 114……Ｎ領域（コレクタ領域） 116……フィールド酸化膜 118……ゲート絶縁膜、120……絶縁膜 122……NMOSトランジスタのゲート電極 124……PMOSトランジスタのゲート電極 126……低濃度N^-ドレイン領域 128……サイドウオール形成材料（PSG膜） 130,132……サイドウオール 134……プロテクト酸化膜 136……酸素不透過性膜（Si₃N₄膜） 136a……ウエハのエミッタ形成予定領域より一回り広い
領域を露出する窓 138……ベース酸化膜、140……ベース層 142……ソース・ドレイン形成予定領域 144……コレクタコンタクト取り出し領域 146……ベースコンタクト取り出し領域 138a……エミツタ層形成予定領域を露出する窓（第二の
窓） 148……エミッタ電極形成材兼エミッタ層用拡散源 148a……エミッタ層用拡散源を兼ねるエミッタ電極 150……ソース・ドレイン形成予定領域 152……層間絶縁膜、154……エミッタ層 142a,150a……ソース・ドレイン層 144a……コレクタコンタクト取り出し層 146a……ベースコンタクト取り出し層。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板の表面の第１の領
   域にバイポーラトランジスタを具え、第２の領域にLDD
   構造のMOSトランジスタを具える半導体装置の製造方法
   において、 前記第２の領域にゲート酸化膜、ゲート電極及び該ゲー
   ト電極のサイドウォールを形成した後に、前記MOSトラ
   ンジスタのソース及びドレイン形成のための第１の酸化
   膜を、所定の厚さで該第２の領域及び前記第１の領域上
   に形成する工程と、 前記第１の領域上に形成された第１の酸化膜の、前記第
   １の領域におけるエミッタ形成予定領域を含む一部に対
   して、LOCOS法によりその膜厚を厚くして第２の酸化膜
   とする工程と、 前記半導体基板の、前記第２の酸化膜の下方を含む所定
   の領域に前記バイポーラトランジスタのベースを形成す
   る工程と、 前記第２の酸化膜に、前記エミッタ形成予定領域上を露
   出させる窓を形成し、該窓及び該窓の周辺の前記第２の
   酸化膜上にエミッタ電極を形成する工程と を含むことを特徴とする半導体装置の製造方法。
2. 【請求項２】請求項１に記載の半導体装置の製造方法に
   おいて、 前記第２の酸化膜の形成は、前記第１の酸化膜上に酸素
   不透過性膜を設け、前記第１の領域におけるエミッタ形
   成予定領域を含む一部上の該酸素不透過性膜をエッチン
   グ除去し、該除去後に残存する前記酸素不透過性膜をマ
   スクとして形成することを特徴とする半導体装置の製造
   方法。