JP2817393B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
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- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電気的に書き換え可能な浮遊ゲート型半導
体記憶装置、特に、書込時間を短縮する要求の強い大容
量の半導体記憶装置に最適な構造に関する。
体記憶装置、特に、書込時間を短縮する要求の強い大容
量の半導体記憶装置に最適な構造に関する。
従来の書き込み時間を短縮した（以下高速書込と称
す。）浮遊ゲート型の書き換え可能な半導体記憶装置
（以下EPROMと略す）の構造を第２図に示す。
す。）浮遊ゲート型の書き換え可能な半導体記憶装置
（以下EPROMと略す）の構造を第２図に示す。
この構造は、古くから菊地他のProceedings of the 9
th Conference of Solid−State Devices（1977年）に
掲載の「A DSA−type Non−Volatile Memory Transisto
r with Self−Aligned Gates」また、吉川邦良他の日経
マイクロデバイス1990年１月号掲載の「比例縮小則を新
たに提案，信頼性と性能を両立」などで示されている不
純物の自己整合的な拡散構造〔以下DSA（Diffusion−Se
lf−Alignment）構造と略す。〕が代表的である。これ
らの従来例の構造と動作原理を第２図を用いて説明す
る。Ｐ型シリコンからなる半導体基板11の表面に素子分
離領域14に囲まれて素子領域を有し、素子領域は半導体
基板11表面に形成した第１ゲート絶縁膜15,第１ゲート
絶縁膜上の浮遊ゲート12,浮遊ゲート12上の第２ゲート
絶縁膜16、及び第２ゲート絶縁膜16上の制御ゲート13よ
りなる積層型のゲート電極と、ゲート電極に覆われてい
ない半導体基板表面には、第１のドレイン拡散層17,第
２のドレイン拡散層18及びソース拡散層19を有してい
る。このうち、第２のドレイン拡散層18は、ソース拡散
層19と同じＮ型の不純物より形成されているが、第１の
ドレイン拡散層17は、半導体基板と同じＰ型の不純物に
より成り、その濃度は半導体基板に対して10〜100倍程
度濃く、自己整合的に第２のドレイン拡散層18を囲んで
いることが特長である。その結果、浮遊ゲート直下の第
２のドレイン拡散層18の近傍では、チャネルの電界が強
くなり、ホットな電子が生成され易く、高速書き込みの
浮遊ゲート型のEPROMが形成出来た。
th Conference of Solid−State Devices（1977年）に
掲載の「A DSA−type Non−Volatile Memory Transisto
r with Self−Aligned Gates」また、吉川邦良他の日経
マイクロデバイス1990年１月号掲載の「比例縮小則を新
たに提案，信頼性と性能を両立」などで示されている不
純物の自己整合的な拡散構造〔以下DSA（Diffusion−Se
lf−Alignment）構造と略す。〕が代表的である。これ
らの従来例の構造と動作原理を第２図を用いて説明す
る。Ｐ型シリコンからなる半導体基板11の表面に素子分
離領域14に囲まれて素子領域を有し、素子領域は半導体
基板11表面に形成した第１ゲート絶縁膜15,第１ゲート
絶縁膜上の浮遊ゲート12,浮遊ゲート12上の第２ゲート
絶縁膜16、及び第２ゲート絶縁膜16上の制御ゲート13よ
りなる積層型のゲート電極と、ゲート電極に覆われてい
ない半導体基板表面には、第１のドレイン拡散層17,第
２のドレイン拡散層18及びソース拡散層19を有してい
る。このうち、第２のドレイン拡散層18は、ソース拡散
層19と同じＮ型の不純物より形成されているが、第１の
ドレイン拡散層17は、半導体基板と同じＰ型の不純物に
より成り、その濃度は半導体基板に対して10〜100倍程
度濃く、自己整合的に第２のドレイン拡散層18を囲んで
いることが特長である。その結果、浮遊ゲート直下の第
２のドレイン拡散層18の近傍では、チャネルの電界が強
くなり、ホットな電子が生成され易く、高速書き込みの
浮遊ゲート型のEPROMが形成出来た。
このような従来の浮遊ゲート型のEPROMでは、第２の
ドレイン拡散層18が自己整合的に第１のドレイン拡散層
17に囲まれているので必然的に第２のドレイン拡散層の
静電的な接合容量の増大をもたらし、メモリセルをアレ
イ状に配置した際に、ドレイン拡散層に接続した配線の
容量増大をもたらし、装置の読出し時のアクセス時間の
低下や書き込み時の書き込み特性の低下の原因となっ
た。また、同じく第２のドレイン拡散層18は、シリコン
基板より10〜100倍高濃度のＰ型不純物である第１のド
レイン拡散層17で囲まれているので、ドレイン拡散層の
ブレークダウン電圧が下がる効果も避けられず、特にEP
ROMの書き込み時にドレインに印加される電圧の上限を
下げる事が必要になり、このようなDSA構造を用いたに
もかかわらず高速書込の性能がそこなわれる場合がしば
しばみられた。ここで、ドレイン拡散層のブレークダウ
ン電圧の低下について重要なことは、ブレークダウン電
圧の低下をもたらすのが主に第２のドレイン拡散層18
が、素子分離領域14の下の半導体基板表面に形成されて
いるチャネルストッパー20の不純物層と接する領域にお
いてであるという点にある。これは、チャネルストッパ
ーは、半導体基板と同じＰ型で第１のドレイン拡散層17
と同様に、半導体基板よりも数10倍高濃度で形成されて
いるため、第２のドレイン拡散層18と重なる領域では、
両者の合計で特に濃いＰ型領域が形成されるからであ
る。その結果、その領域にＮ型の第２のドレイン拡散層
18が接近した場合、ドレイン拡散層のブレークダウン電
圧は最も低い値を示すことになる。
ドレイン拡散層18が自己整合的に第１のドレイン拡散層
17に囲まれているので必然的に第２のドレイン拡散層の
静電的な接合容量の増大をもたらし、メモリセルをアレ
イ状に配置した際に、ドレイン拡散層に接続した配線の
容量増大をもたらし、装置の読出し時のアクセス時間の
低下や書き込み時の書き込み特性の低下の原因となっ
た。また、同じく第２のドレイン拡散層18は、シリコン
基板より10〜100倍高濃度のＰ型不純物である第１のド
レイン拡散層17で囲まれているので、ドレイン拡散層の
ブレークダウン電圧が下がる効果も避けられず、特にEP
ROMの書き込み時にドレインに印加される電圧の上限を
下げる事が必要になり、このようなDSA構造を用いたに
もかかわらず高速書込の性能がそこなわれる場合がしば
しばみられた。ここで、ドレイン拡散層のブレークダウ
ン電圧の低下について重要なことは、ブレークダウン電
圧の低下をもたらすのが主に第２のドレイン拡散層18
が、素子分離領域14の下の半導体基板表面に形成されて
いるチャネルストッパー20の不純物層と接する領域にお
いてであるという点にある。これは、チャネルストッパ
ーは、半導体基板と同じＰ型で第１のドレイン拡散層17
と同様に、半導体基板よりも数10倍高濃度で形成されて
いるため、第２のドレイン拡散層18と重なる領域では、
両者の合計で特に濃いＰ型領域が形成されるからであ
る。その結果、その領域にＮ型の第２のドレイン拡散層
18が接近した場合、ドレイン拡散層のブレークダウン電
圧は最も低い値を示すことになる。
本発明の半導体記憶装置の製造方法は、一導電型の半
導体基板の一部を、その下に前記一導電型のチャネルス
トッパを有する素子分離領域で囲み素子領域を区画する
工程と、前記素子領域上に浮遊ゲートを選択的に形成す
る工程と、前記素子領域上のうちのソース領域とされる
部分をマスクした状態で法線方向に対し斜め方向から前
記一導電型を呈する不純物イオンを注入して前記チャネ
ルストッパから分離独立された前記一導電型の不純物領
域を形成する工程と、前記素子分離領域および浮遊ゲー
トをマスクとして他の導電型を呈する不純物イオンを注
入することにより、前記浮遊ゲート下の前記不純物領域
の部分を除いた残りの部分を前記他の導電型に反転させ
かつ前記半導体基板とPN接合をなすドレイン領域を形成
する工程とを有することを特徴としている。
導体基板の一部を、その下に前記一導電型のチャネルス
トッパを有する素子分離領域で囲み素子領域を区画する
工程と、前記素子領域上に浮遊ゲートを選択的に形成す
る工程と、前記素子領域上のうちのソース領域とされる
部分をマスクした状態で法線方向に対し斜め方向から前
記一導電型を呈する不純物イオンを注入して前記チャネ
ルストッパから分離独立された前記一導電型の不純物領
域を形成する工程と、前記素子分離領域および浮遊ゲー
トをマスクとして他の導電型を呈する不純物イオンを注
入することにより、前記浮遊ゲート下の前記不純物領域
の部分を除いた残りの部分を前記他の導電型に反転させ
かつ前記半導体基板とPN接合をなすドレイン領域を形成
する工程とを有することを特徴としている。
次に、本発明について図面を参照して説明する。第１
図は本発明の一実施例の高速書込の浮遊ゲート型EPROM
の断面図である。1016〜1017cm-3の不純物濃度を有する
Ｐ型シリコンより成る半導体基板11の表面に選択酸化法
（LOCOS法）により形成した酸化シリコンより成る素子
分離領域14を有し、それらの素子分離領域14により周囲
を囲まれた半導体基板11の表面には、約100Åの膜厚の
酸化シリコンより成る第１のゲート絶縁膜15を有してい
る。さらに第１のゲート絶縁膜15上には多結晶シリコン
より成る浮遊ゲート12,約200Åの膜厚の酸化シリコンよ
り成る第２のゲート絶縁膜16、さらに多結晶シリコンよ
り成る制御ゲート13が順次積み上げられた積層構造のゲ
ート電極を有し、ゲート電極と素子分離領域に覆われて
いない半導体基板11の表面にはゲート電極をはさんでソ
ース拡散層19と、ドレイン拡散層が形成されているが、
ドレイン拡散層はホウ素のようなＰ型の不純物より成る
第１のドレイン拡散層17とヒ素のようなＮ型の不純物よ
り成る第２のドレイン拡散層18より成る二重の構造をし
ている。ここで、第１のドレイン拡散層17は浮遊ゲート
12に覆われた領域を除いては、第２のドレイン拡散層18
よりも不純物濃度のピーク値の位置が半導体基板11の表
面から浅く形成されているが、浮遊ゲート12に覆われた
領域では、第１のドレイン拡散層17の方が第２のドレイ
ン拡散層18よりも浮遊ゲート縁端より長く延びている事
を特長としている。
図は本発明の一実施例の高速書込の浮遊ゲート型EPROM
の断面図である。1016〜1017cm-3の不純物濃度を有する
Ｐ型シリコンより成る半導体基板11の表面に選択酸化法
（LOCOS法）により形成した酸化シリコンより成る素子
分離領域14を有し、それらの素子分離領域14により周囲
を囲まれた半導体基板11の表面には、約100Åの膜厚の
酸化シリコンより成る第１のゲート絶縁膜15を有してい
る。さらに第１のゲート絶縁膜15上には多結晶シリコン
より成る浮遊ゲート12,約200Åの膜厚の酸化シリコンよ
り成る第２のゲート絶縁膜16、さらに多結晶シリコンよ
り成る制御ゲート13が順次積み上げられた積層構造のゲ
ート電極を有し、ゲート電極と素子分離領域に覆われて
いない半導体基板11の表面にはゲート電極をはさんでソ
ース拡散層19と、ドレイン拡散層が形成されているが、
ドレイン拡散層はホウ素のようなＰ型の不純物より成る
第１のドレイン拡散層17とヒ素のようなＮ型の不純物よ
り成る第２のドレイン拡散層18より成る二重の構造をし
ている。ここで、第１のドレイン拡散層17は浮遊ゲート
12に覆われた領域を除いては、第２のドレイン拡散層18
よりも不純物濃度のピーク値の位置が半導体基板11の表
面から浅く形成されているが、浮遊ゲート12に覆われた
領域では、第１のドレイン拡散層17の方が第２のドレイ
ン拡散層18よりも浮遊ゲート縁端より長く延びている事
を特長としている。
次に、このような構造を得るための製造方法を第３図
を用いて説明する。
を用いて説明する。
第３図（Ａ）に示すように、1016〜1017cm-3の不純物
濃度を有するＰ型（100）シリコンより成る半導体基板1
1の表面に、選択酸化法（LOCOS法）を用いて、約8000Å
の厚さの酸化シリコンより成る素子分離領域14を形成す
る。次に、素子分離領域に囲まれた半導体基板11の表面
に、約100Åの膜厚の酸化シリコンより成る第１のゲー
ト絶縁膜15を例えば900℃の酸化性雰囲気中で形成す
る。その後、第１のゲート絶縁膜15上に約2000Åの膜厚
の多結晶シリコン、約200Åの膜厚の酸化シリコン、さ
らに約2000Åの膜厚の多結晶シリコンを順次積層し、し
かる後フォトエッチング法で上記積層膜を上層から順に
エッチングし、第１図（Ａ）に示す浮遊ゲート12,第２
のゲート絶縁膜16,制御ゲート13の積層ゲート電極を形
成する。
濃度を有するＰ型（100）シリコンより成る半導体基板1
1の表面に、選択酸化法（LOCOS法）を用いて、約8000Å
の厚さの酸化シリコンより成る素子分離領域14を形成す
る。次に、素子分離領域に囲まれた半導体基板11の表面
に、約100Åの膜厚の酸化シリコンより成る第１のゲー
ト絶縁膜15を例えば900℃の酸化性雰囲気中で形成す
る。その後、第１のゲート絶縁膜15上に約2000Åの膜厚
の多結晶シリコン、約200Åの膜厚の酸化シリコン、さ
らに約2000Åの膜厚の多結晶シリコンを順次積層し、し
かる後フォトエッチング法で上記積層膜を上層から順に
エッチングし、第１図（Ａ）に示す浮遊ゲート12,第２
のゲート絶縁膜16,制御ゲート13の積層ゲート電極を形
成する。
次に、第３図（Ｂ）に示すように上記積層ゲート電極
と、素子分離領域とに覆われていない半導体基板11の表
面の所定の領域、つまり具体的には後でソース拡散層を
形成する領域上をフォトレジスト21で覆った後、例えば
ホウ素のようなＰ型の不純物イオンを30keVの加速エネ
ルギー、５×1013cm-2のドーズ値で半導体基板の法線に
対して30度以上の角度にイオン注入し、第１のドレイン
拡散層17をソース領域を除いて形成する。
と、素子分離領域とに覆われていない半導体基板11の表
面の所定の領域、つまり具体的には後でソース拡散層を
形成する領域上をフォトレジスト21で覆った後、例えば
ホウ素のようなＰ型の不純物イオンを30keVの加速エネ
ルギー、５×1013cm-2のドーズ値で半導体基板の法線に
対して30度以上の角度にイオン注入し、第１のドレイン
拡散層17をソース領域を除いて形成する。
次に、フォトレジスト21を除去した後、ヒ素のような
Ｎ型の不純物イオンを70keVの加速エネルギー、５×10
15cm-2のドーズ値で半導体基板11に対し直角にイオン注
入し、ソース拡散層19,第２のドレイン拡散層18を夫々
形成し、第３図（Ｃ）に示す構造を得る。
Ｎ型の不純物イオンを70keVの加速エネルギー、５×10
15cm-2のドーズ値で半導体基板11に対し直角にイオン注
入し、ソース拡散層19,第２のドレイン拡散層18を夫々
形成し、第３図（Ｃ）に示す構造を得る。
ここで、第１のドレイン拡散層17は５×1013cm-2のド
ーズ値で30keVの加速エネルギー、30度以上の注入角度
により形成する為、不純物濃度分布のピーク値は半導体
基板11の表面から約1000Åの深さになるが、これは第４
図（Ａ）に示すようにヒ素によるＮ型の不純物層に内包
される。一方、浮遊ゲートの下部では第１のドレイン拡
散層17は、30度以上の注入角度でイオン注入するため注
入角度で０度（すなわち、半導体基板に直角）により形
成されたヒ素による第２のドレイン拡散層よりも浮遊ゲ
ート縁端から遠くまで効率よく延びて形成できる事が解
る。（第４図（Ｂ））最後に、第１のドレイン拡散層17
の濃度は、本実施例で用いた値を実施すれば、EPROMのM
OSトランジスタのしきい値電圧の熱平衡状態での値が略
7Vになり、ほぼ書込レベルに一致する。その結果消去レ
ベルは第１ゲート絶縁膜を通してのファウラー・ノルト
ハイム電流により浮遊ゲートから電子を引き抜く事で得
られる。
ーズ値で30keVの加速エネルギー、30度以上の注入角度
により形成する為、不純物濃度分布のピーク値は半導体
基板11の表面から約1000Åの深さになるが、これは第４
図（Ａ）に示すようにヒ素によるＮ型の不純物層に内包
される。一方、浮遊ゲートの下部では第１のドレイン拡
散層17は、30度以上の注入角度でイオン注入するため注
入角度で０度（すなわち、半導体基板に直角）により形
成されたヒ素による第２のドレイン拡散層よりも浮遊ゲ
ート縁端から遠くまで効率よく延びて形成できる事が解
る。（第４図（Ｂ））最後に、第１のドレイン拡散層17
の濃度は、本実施例で用いた値を実施すれば、EPROMのM
OSトランジスタのしきい値電圧の熱平衡状態での値が略
7Vになり、ほぼ書込レベルに一致する。その結果消去レ
ベルは第１ゲート絶縁膜を通してのファウラー・ノルト
ハイム電流により浮遊ゲートから電子を引き抜く事で得
られる。
以上説明したように本発明は、高速書込のEPROMを得
るために従来のDSA構造をイオン注入方法を改良するこ
とにより半導体基板と同じ導電型の第１のドレイン拡散
層が半導体基板と反対導電型の第２のドレイン拡散層に
対し、浮遊ゲート直下では浮遊ゲート縁端から遠くまで
効率良く延在し、一方それ以外の領域では、第２のドレ
イン拡散層に内包されるように形成されるため、チャネ
ルストッパーに接続することなく第２のドレイン拡散層
のブレークダウン電圧の低下も従来より少ない値です
み、また第２のドレイン拡散層の接合容量も従来より小
さくなるという効果を有する。また本発明の条件を用い
れば、EPROMのしきい値電圧の熱平衡状態での値が約7.0
Vになり（第５図参照）この値は通常のEPROMの書込レベ
ルにほぼ一致する。従って熱平衡状態（すなわち浮遊ゲ
ートに電荷が蓄積されていない状態）での値を書込状態
に設定し、消去状態は、そこからファウラー・ノルトハ
イム電流を用いて浮遊ゲートから電子を引き抜くことに
よりしきい値電圧を約2.0にすることで設定するのが好
ましい。その場合、熱平衡状態と比べて浮遊ゲートは、
正電位になっている為、第６図に示すように消去状態で
第１ゲート絶縁膜には、半導体基板に対し正の電界が印
加されている。書込動作は消去状態から制御ゲートにプ
ラス12V程度を印加するので第６図（Ｃ）に示すよう
に、第１ゲート絶縁膜には制御ゲートに換算して12Vプ
ラス5V（7V→2Vに下げた分）の17Vが印加することにな
り従来の消去状態を熱平衡状態で設定した場合に比べて
約50％強い電界を利用することになり、高速書込には有
利になるという効果を有する事になる。
るために従来のDSA構造をイオン注入方法を改良するこ
とにより半導体基板と同じ導電型の第１のドレイン拡散
層が半導体基板と反対導電型の第２のドレイン拡散層に
対し、浮遊ゲート直下では浮遊ゲート縁端から遠くまで
効率良く延在し、一方それ以外の領域では、第２のドレ
イン拡散層に内包されるように形成されるため、チャネ
ルストッパーに接続することなく第２のドレイン拡散層
のブレークダウン電圧の低下も従来より少ない値です
み、また第２のドレイン拡散層の接合容量も従来より小
さくなるという効果を有する。また本発明の条件を用い
れば、EPROMのしきい値電圧の熱平衡状態での値が約7.0
Vになり（第５図参照）この値は通常のEPROMの書込レベ
ルにほぼ一致する。従って熱平衡状態（すなわち浮遊ゲ
ートに電荷が蓄積されていない状態）での値を書込状態
に設定し、消去状態は、そこからファウラー・ノルトハ
イム電流を用いて浮遊ゲートから電子を引き抜くことに
よりしきい値電圧を約2.0にすることで設定するのが好
ましい。その場合、熱平衡状態と比べて浮遊ゲートは、
正電位になっている為、第６図に示すように消去状態で
第１ゲート絶縁膜には、半導体基板に対し正の電界が印
加されている。書込動作は消去状態から制御ゲートにプ
ラス12V程度を印加するので第６図（Ｃ）に示すよう
に、第１ゲート絶縁膜には制御ゲートに換算して12Vプ
ラス5V（7V→2Vに下げた分）の17Vが印加することにな
り従来の消去状態を熱平衡状態で設定した場合に比べて
約50％強い電界を利用することになり、高速書込には有
利になるという効果を有する事になる。
第１図は本発明の一実施例のEPROMの断面図、第２図は
従来のEPROMの断面図、第３図は第１図に示したEPROMの
製造方法の主要工程を示した断面図である。また第４図
（Ａ），（Ｂ）は夫々不純物濃度を半導体基板表面から
の深さ及び浮遊ゲート縁端からの距離の関数としてプロ
ットした結果である。また第５図はEPROMのしきい値の
第１ドレイン拡散層のドーズ値依存性、第６図は本発明
のEPROMの各状態のバンド図を示している。 11……半導体基板、12……浮遊ゲート、13……制御ゲー
ト、14……素子分離領域、15……第１ゲート絶縁膜、16
……第２ゲート絶縁膜、17……第１のドレイン拡散層、
18……第２のドレイン拡散層、19……ソース拡散層、20
……チャネルストッパー、21……フォトレジスト、22…
…ホウ素イオン、23……ヒ素イオン。
従来のEPROMの断面図、第３図は第１図に示したEPROMの
製造方法の主要工程を示した断面図である。また第４図
（Ａ），（Ｂ）は夫々不純物濃度を半導体基板表面から
の深さ及び浮遊ゲート縁端からの距離の関数としてプロ
ットした結果である。また第５図はEPROMのしきい値の
第１ドレイン拡散層のドーズ値依存性、第６図は本発明
のEPROMの各状態のバンド図を示している。 11……半導体基板、12……浮遊ゲート、13……制御ゲー
ト、14……素子分離領域、15……第１ゲート絶縁膜、16
……第２ゲート絶縁膜、17……第１のドレイン拡散層、
18……第２のドレイン拡散層、19……ソース拡散層、20
……チャネルストッパー、21……フォトレジスト、22…
…ホウ素イオン、23……ヒ素イオン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (1)
- 【請求項１】一導電型の半導体基板の一部を、その下に
前記一導電型のチャネルストッパを有する素子分離領域
で囲み素子領域を区画する工程と、前記素子領域上に浮
遊ゲートを選択的に形成する工程と、前記素子領域上の
うちのソース領域とされる部分をマスクした状態で法線
方向に対し斜め方向から前記一導電型を呈する不純物イ
オンを注入して前記チャネルストッパから分離独立され
た前記一導電型の不純物領域を形成する工程と、前記素
子分離領域および浮遊ゲートをマスクとして他の導電型
を呈する不純物イオンを注入することにより、前記浮遊
ゲート下の前記不純物領域の部分を除いた残りの部分を
前記他の導電型に反転させかつ前記半導体基板とPN接合
をなすドレイン領域を形成する工程とを有することを特
徴とする半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307687A JP2817393B2 (ja) | 1990-11-14 | 1990-11-14 | 半導体記憶装置の製造方法 |
| US07/791,435 US5316961A (en) | 1990-11-14 | 1991-11-13 | Floating gate type erasable and programmable read only memory cell, method of making the same, and electrically erasing and writing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307687A JP2817393B2 (ja) | 1990-11-14 | 1990-11-14 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04179274A JPH04179274A (ja) | 1992-06-25 |
| JP2817393B2 true JP2817393B2 (ja) | 1998-10-30 |
Family
ID=17972015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2307687A Expired - Fee Related JP2817393B2 (ja) | 1990-11-14 | 1990-11-14 | 半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
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| JP (1) | JP2817393B2 (ja) |
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| US5625212A (en) * | 1992-03-23 | 1997-04-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
| US5496747A (en) * | 1993-08-02 | 1996-03-05 | United Microelectronics Corporation | Split-gate process for non-volatile memory |
| US5427963A (en) * | 1993-12-10 | 1995-06-27 | Advanced Micro Devices, Inc. | Method of making a MOS device with drain side channel implant |
| DE69413960T2 (de) * | 1994-07-18 | 1999-04-01 | Stmicroelectronics S.R.L., Agrate Brianza, Mailand/Milano | Nicht-flüchtiger EPROM und Flash-EEPROM-Speicher und Verfahren zu seiner Herstellung |
| US5468981A (en) * | 1994-09-01 | 1995-11-21 | Advanced Micro Devices, Inc. | Self-aligned buried channel/junction stacked gate flash memory cell |
| US5574685A (en) * | 1994-09-01 | 1996-11-12 | Advanced Micro Devices, Inc. | Self-aligned buried channel/junction stacked gate flash memory cell |
| US5510279A (en) * | 1995-01-06 | 1996-04-23 | United Microelectronics Corp. | Method of fabricating an asymmetric lightly doped drain transistor device |
| US5518942A (en) * | 1995-02-22 | 1996-05-21 | Alliance Semiconductor Corporation | Method of making flash EPROM cell having improved erase characteristics by using a tilt angle implant |
| JP3461998B2 (ja) * | 1995-03-24 | 2003-10-27 | セイコーインスツルメンツ株式会社 | 電気的書き換え可能な半導体不揮発性メモリ装置とその製造方法 |
| KR960042942A (ko) * | 1995-05-04 | 1996-12-21 | 빈센트 비.인그라시아 | 반도체 디바이스 형성 방법 |
| KR0172275B1 (ko) * | 1995-06-02 | 1999-02-01 | 김주용 | 플래쉬 이이피롬 셀의 접합부 형성방법 |
| JPH09148542A (ja) * | 1995-11-17 | 1997-06-06 | Sharp Corp | 半導体記憶装置及びその製造方法 |
| TW317653B (en) * | 1996-12-27 | 1997-10-11 | United Microelectronics Corp | Manufacturing method of memory cell of flash memory |
| US6087219A (en) * | 1998-06-19 | 2000-07-11 | Taiwan Semiconductor Manufacturing Company | Highly reliable flash memory structure with halo source |
| KR100538065B1 (ko) * | 1998-10-27 | 2006-02-28 | 주식회사 하이닉스반도체 | 멀티 비트 플래쉬 메모리 장치 |
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| US6518122B1 (en) * | 1999-12-17 | 2003-02-11 | Chartered Semiconductor Manufacturing Ltd. | Low voltage programmable and erasable flash EEPROM |
| US6524914B1 (en) * | 2000-10-30 | 2003-02-25 | Advanced Micro Devices, Inc. | Source side boron implanting and diffusing device architecture for deep sub 0.18 micron flash memory |
| US6887758B2 (en) * | 2002-10-09 | 2005-05-03 | Freescale Semiconductor, Inc. | Non-volatile memory device and method for forming |
| JP4651457B2 (ja) * | 2005-06-02 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7332769B2 (en) * | 2005-08-17 | 2008-02-19 | Gregorio Spadea | Non-volatile memory arrangement having nanocrystals |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52102073A (en) * | 1976-02-20 | 1977-08-26 | Nec Corp | Multi-input channel spectrum analysis apparatus |
| US4142926A (en) * | 1977-02-24 | 1979-03-06 | Intel Corporation | Self-aligning double polycrystalline silicon etching process |
| JPS5961185A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | Ｍｉｓ電界効果半導体装置の製造方法 |
| JPS6223172A (ja) * | 1985-07-24 | 1987-01-31 | Hitachi Ltd | 半導体集積回路装置 |
| FR2603128B1 (fr) * | 1986-08-21 | 1988-11-10 | Commissariat Energie Atomique | Cellule de memoire eprom et son procede de fabrication |
| US4851361A (en) * | 1988-02-04 | 1989-07-25 | Atmel Corporation | Fabrication process for EEPROMS with high voltage transistors |
| JP2760068B2 (ja) * | 1989-07-18 | 1998-05-28 | ソニー株式会社 | Ｍｉｓ型半導体装置の製造方法 |
| US5045488A (en) * | 1990-01-22 | 1991-09-03 | Silicon Storage Technology, Inc. | Method of manufacturing a single transistor non-volatile, electrically alterable semiconductor memory device |
| JP2558961B2 (ja) * | 1990-03-13 | 1996-11-27 | 株式会社東芝 | 半導体装置の製造方法 |
| US5190887A (en) * | 1991-12-30 | 1993-03-02 | Intel Corporation | Method of making electrically erasable and electrically programmable memory cell with extended cycling endurance |
-
1990
- 1990-11-14 JP JP2307687A patent/JP2817393B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-13 US US07/791,435 patent/US5316961A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5316961A (en) | 1994-05-31 |
| JPH04179274A (ja) | 1992-06-25 |
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