JPS6255710B2 - - Google Patents
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- JPS6255710B2 JPS6255710B2 JP52084833A JP8483377A JPS6255710B2 JP S6255710 B2 JPS6255710 B2 JP S6255710B2 JP 52084833 A JP52084833 A JP 52084833A JP 8483377 A JP8483377 A JP 8483377A JP S6255710 B2 JPS6255710 B2 JP S6255710B2
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- gate electrode
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Non-Volatile Memory (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
この発明は半導体メモリの製造方法に関し、特
に絶縁ゲート型不揮発性半導体メモリの製造方法
に関するものである。
に絶縁ゲート型不揮発性半導体メモリの製造方法
に関するものである。
本出願人は先に特願昭52−9911号明細書（昭和
52年１月31日出願）に於いて新しい不揮発性半導
体記憶装置およびその製造法を提案した。この提
案の装置では、制御ゲート電極と浮遊ゲート電極
は少くともチヤンネル方向に沿つてセルフ・アラ
インに形状決定されており、さらにこれら両電極
に対しセルフ・アラインにソース、ドレイン領域
が形成されている。この様な構造とすることによ
り装置の寸法を最小限に抑えかつ特性面では最大
限の効果が発揮できることを示した。
52年１月31日出願）に於いて新しい不揮発性半導
体記憶装置およびその製造法を提案した。この提
案の装置では、制御ゲート電極と浮遊ゲート電極
は少くともチヤンネル方向に沿つてセルフ・アラ
インに形状決定されており、さらにこれら両電極
に対しセルフ・アラインにソース、ドレイン領域
が形成されている。この様な構造とすることによ
り装置の寸法を最小限に抑えかつ特性面では最大
限の効果が発揮できることを示した。
一方この種のいわゆる一般にSAMOS
（Stacked―Gate Avalanche―Injection MOS）
メモリと呼ばれているもので、「チヤンネル注入
法」という名称で親しまれている電子注入法を利
用する場合、チヤンネル領域の基体表面濃度が高
い程注入は起り易くなり、いわゆる〓書込″が容
易になるため例えばイオン注入法等によつてチヤ
ンネル領域となる基体表面に、基体と同型かつ高
濃度の不純物を添加する方法が知られており、例
えばProceedings of the 1976 International
Electron Device Meeting，pp.173―176にその
一例が示されている。所が一方、このチヤンネル
領域の基体表面濃度を上げることは、メモリトラ
ンジスタのスレツシヨルド電圧の上昇、従つてメ
モリトランジスタのコンダクタンスの低下をもた
らし、必要なコンダクタンスを得るためにはメモ
リトランジスタの寸法を大きくしなければならな
いという重大な欠点を伴う。従つて本発明の目的
はチヤンネル注入法による半導体メモリでかつ上
記欠点を最小限に抑えることの可能な半導体メモ
リ装置の製造法を提供することである。
（Stacked―Gate Avalanche―Injection MOS）
メモリと呼ばれているもので、「チヤンネル注入
法」という名称で親しまれている電子注入法を利
用する場合、チヤンネル領域の基体表面濃度が高
い程注入は起り易くなり、いわゆる〓書込″が容
易になるため例えばイオン注入法等によつてチヤ
ンネル領域となる基体表面に、基体と同型かつ高
濃度の不純物を添加する方法が知られており、例
えばProceedings of the 1976 International
Electron Device Meeting，pp.173―176にその
一例が示されている。所が一方、このチヤンネル
領域の基体表面濃度を上げることは、メモリトラ
ンジスタのスレツシヨルド電圧の上昇、従つてメ
モリトランジスタのコンダクタンスの低下をもた
らし、必要なコンダクタンスを得るためにはメモ
リトランジスタの寸法を大きくしなければならな
いという重大な欠点を伴う。従つて本発明の目的
はチヤンネル注入法による半導体メモリでかつ上
記欠点を最小限に抑えることの可能な半導体メモ
リ装置の製造法を提供することである。
この発明の製造方法により得られる絶縁ゲート
型不揮発性半導体メモリは、基体の主平面近傍に
互に間隔を置いて設けられた、基体と逆導電型を
有する一対の領域と、これらの領域の少くとも一
方に接して設けられた基体と同型かつ高不純物濃
度を有する領域と、前記一対の領域間の主平面上
に絶縁膜中に埋込まれた浮遊ゲート電極と、外表
面に外部ゲート電極とを具備し、前記浮遊ゲート
電極が前記外部ゲート電極に対し自己整合的に形
状決定され、かつ前記高濃度領域および前記一対
の領域も前記外部ゲート電極に対し自己整合的に
形状決定された構造を有している。
型不揮発性半導体メモリは、基体の主平面近傍に
互に間隔を置いて設けられた、基体と逆導電型を
有する一対の領域と、これらの領域の少くとも一
方に接して設けられた基体と同型かつ高不純物濃
度を有する領域と、前記一対の領域間の主平面上
に絶縁膜中に埋込まれた浮遊ゲート電極と、外表
面に外部ゲート電極とを具備し、前記浮遊ゲート
電極が前記外部ゲート電極に対し自己整合的に形
状決定され、かつ前記高濃度領域および前記一対
の領域も前記外部ゲート電極に対し自己整合的に
形状決定された構造を有している。
本発明の絶縁ゲート型不揮発性半導体メモリの
製造法は、上に述べた如き好ましい構造を安定か
つ容易に実現するための方法に関するもので、所
定の半導体基体の主平面上に第１のゲート絶縁膜
を形成する工程と、この上に導体又は半導体から
なる第１の導電膜を形成する工程と、この上に第
のゲート絶縁膜を形成する工程と、この上に導体
又は半導体からなる第２の導電膜を形成する工程
と、第２の導電膜にパターニングを施して外部ゲ
ート電極の形状を決定する工程と、外部ゲート電
極に自己整合的に前記第１の導電膜にパターニン
グを施して浮遊ゲート電極の形状を決定する工程
と、互に自己整合的に形状決定された外部ゲート
電極および浮遊ゲート電極のいづれに対しても自
己整合的に基体と同型かつより高濃度の不純物を
主平面近傍に添加する工程と、前記２種のゲート
電極のいづれに対しても自己整合的に基体と逆導
電型を与える不純物を主平面近傍に添加して前記
基体と同型高濃度領域に対しても自己整合的な基
体と逆導電型を有する一対の領域を形成する工程
を含んでいる。
製造法は、上に述べた如き好ましい構造を安定か
つ容易に実現するための方法に関するもので、所
定の半導体基体の主平面上に第１のゲート絶縁膜
を形成する工程と、この上に導体又は半導体から
なる第１の導電膜を形成する工程と、この上に第
のゲート絶縁膜を形成する工程と、この上に導体
又は半導体からなる第２の導電膜を形成する工程
と、第２の導電膜にパターニングを施して外部ゲ
ート電極の形状を決定する工程と、外部ゲート電
極に自己整合的に前記第１の導電膜にパターニン
グを施して浮遊ゲート電極の形状を決定する工程
と、互に自己整合的に形状決定された外部ゲート
電極および浮遊ゲート電極のいづれに対しても自
己整合的に基体と同型かつより高濃度の不純物を
主平面近傍に添加する工程と、前記２種のゲート
電極のいづれに対しても自己整合的に基体と逆導
電型を与える不純物を主平面近傍に添加して前記
基体と同型高濃度領域に対しても自己整合的な基
体と逆導電型を有する一対の領域を形成する工程
を含んでいる。
次にこの発明の特徴をより解り易くする為に、
いくつかの実施例につき図面を参照しながら詳し
く説明する。
いくつかの実施例につき図面を参照しながら詳し
く説明する。
第１図Ａ〜Ｉは本発明に関係する絶縁ゲート型
不揮発性半導体メモリの製造工程の一例を示す断
面模型図である。
不揮発性半導体メモリの製造工程の一例を示す断
面模型図である。
第１図Ａでは比抵抗約100Ω―cmのＰ型Si半導
体基体１の一主平面２上に熱酸化法により膜厚が
約１μのSiO2膜３を形成した後、標準のPR技術
により後にソース、チヤンネル、ドレイン領域と
なるべき部分上のSiO2膜３に開孔４を穿つて基
体表面２を一部露出させ、この露出した基体表面
上に、熱酸化法により膜厚約1000Åの第１ゲート
SiO2膜５を形成する。Ｂでは全面にSiH4のN2中
における熱分解により膜厚約1000Åの第１の多結
晶シリコン膜６を成長させる。次に標準のPR技
術により多結晶シリコン膜６の図面すなわちチヤ
ンネル方向に対し垂直方向の形状決定を行う。Ｃ
では第１の多結晶シリコン膜６への導電型不純物
の添加と、熱酸化法による膜厚約1000Åの第２ゲ
ートSiO2膜７の形成とを行う。Ｄではこの上に
SiH4のN2中での熱分解法により膜厚約5000Åの
第２の多結晶シリコン膜８を形成する。Ｅでは第
２の多結晶シリコン膜８上にパターニングのため
の形状決定したマスク層９を形成する。次にＦで
は９をマスクにして、まず第２の多結晶シリコン
膜８の形状決定、次に第２のゲートSiO2膜７の
部分的除去、次に第１の多結晶シリコン膜６の形
状決定、次に第１のゲートSiO2膜５の部分除去
を行つて互に自己整合的に形状決定された第２の
多結晶シリコン膜８から成る外部ゲート電極と第
１の多結晶シリコン膜６から成る浮遊ゲート電極
が得られる。Ｇでは上記の如く互に自己整合的に
形状決定された両電極に自己整合的にボロンをエ
ネルギーＥ＝50Kev、ドーズ量φ＝４×1013cm-2
でイオン注入した後、1100℃，N2中で３時間押
し込んでＰ型高濃度領域１０，１１を形成する。
Ｈではマスク層９を除去した後、上記の如く互に
自己整合的に形状決定された両電極に自己整合的
にリンを拡散して、外部ゲート電極へのリンの添
加と、Ｐ型領域１０，１１に対しても自己整合的
なＮ型のソース領域１２、ドレイン領域１３を形
成する。以下は公知のＮチヤンネルシリコンゲー
ト技術と同様にSiO2膜１４の形成、コンタクト
孔１５，１６，１７の開孔、Alのソース引き出
し電極１８、外部ゲート引き出し電極１９、ドレ
イン引き出し電極２０を形成しＩの如く装置を完
成する。
体基体１の一主平面２上に熱酸化法により膜厚が
約１μのSiO2膜３を形成した後、標準のPR技術
により後にソース、チヤンネル、ドレイン領域と
なるべき部分上のSiO2膜３に開孔４を穿つて基
体表面２を一部露出させ、この露出した基体表面
上に、熱酸化法により膜厚約1000Åの第１ゲート
SiO2膜５を形成する。Ｂでは全面にSiH4のN2中
における熱分解により膜厚約1000Åの第１の多結
晶シリコン膜６を成長させる。次に標準のPR技
術により多結晶シリコン膜６の図面すなわちチヤ
ンネル方向に対し垂直方向の形状決定を行う。Ｃ
では第１の多結晶シリコン膜６への導電型不純物
の添加と、熱酸化法による膜厚約1000Åの第２ゲ
ートSiO2膜７の形成とを行う。Ｄではこの上に
SiH4のN2中での熱分解法により膜厚約5000Åの
第２の多結晶シリコン膜８を形成する。Ｅでは第
２の多結晶シリコン膜８上にパターニングのため
の形状決定したマスク層９を形成する。次にＦで
は９をマスクにして、まず第２の多結晶シリコン
膜８の形状決定、次に第２のゲートSiO2膜７の
部分的除去、次に第１の多結晶シリコン膜６の形
状決定、次に第１のゲートSiO2膜５の部分除去
を行つて互に自己整合的に形状決定された第２の
多結晶シリコン膜８から成る外部ゲート電極と第
１の多結晶シリコン膜６から成る浮遊ゲート電極
が得られる。Ｇでは上記の如く互に自己整合的に
形状決定された両電極に自己整合的にボロンをエ
ネルギーＥ＝50Kev、ドーズ量φ＝４×1013cm-2
でイオン注入した後、1100℃，N2中で３時間押
し込んでＰ型高濃度領域１０，１１を形成する。
Ｈではマスク層９を除去した後、上記の如く互に
自己整合的に形状決定された両電極に自己整合的
にリンを拡散して、外部ゲート電極へのリンの添
加と、Ｐ型領域１０，１１に対しても自己整合的
なＮ型のソース領域１２、ドレイン領域１３を形
成する。以下は公知のＮチヤンネルシリコンゲー
ト技術と同様にSiO2膜１４の形成、コンタクト
孔１５，１６，１７の開孔、Alのソース引き出
し電極１８、外部ゲート引き出し電極１９、ドレ
イン引き出し電極２０を形成しＩの如く装置を完
成する。
この装置では外部ゲート引き出し電極１９に正
電圧を印加してソース、ドレイン間を導通状態に
し、さらにソース、ドレイン間の高電界で加速さ
せたホツトなエレクトロンを浮遊ゲート電極６に
注入する、いわゆるチヤンネル注入法により外部
ゲート引き出し電極１９からみたメモリトランジ
スタのスレツシヨルド電圧を上げることにより書
込みが行われる。この際外部ゲート電極８と浮遊
ゲート電極６とは自己整合的に形状決定されてい
る為、外部ゲート電極８への印加電圧による注入
効果は最大限に発揮されると共に装置寸法を何ら
増大させることもない。次にこのメモリ装置を消
去する場合、光学的方法と電気的方法にいづれも
可能である。光学的方法では例えば紫外線を装置
に照射することにより浮遊ゲート電極６中に注入
されているエレクトロンをエネルギー励起し、基
体１や外部ゲート電極８へ放出することにより行
われる。この際この発明のメモリ装置では外部ゲ
ート電極８と浮遊ゲート電極６とは自己整合的に
形状決定されているので照射紫外線の外部ゲート
電極８による遮蔽効果が少いので消去は短時間で
容易に行えるという大きな利点がある。次に電気
的消去法では例えば外部ゲート引き出し電極１９
を接地電位にするか、あるいは負電圧を印加した
状態でソース引き出し電極１８に正の高電圧を印
加し、ソースＮ型領域１２と、Ｐ型領域１０およ
び基体１とのＰ―Ｎ接合をブレークダウンさせ、
この時発生するホツトなエレクトロン―ホール対
の内第１ゲートSiO2膜５中の電界の向きにより
ホールのみを選択的に浮遊ゲート電極６に注入
し、既に注入されているエレクトロンと電荷相殺
させることにより行われる。このホール注入の際
にも、先にエレクトロン注入に際して述べたと全
く同一の理由により本発明装置では注入効果が最
大限に発揮され消去は短時間で容易に行えるとい
う秀れた長所を有している。このメモリ装置の読
出し動作時に於いては、例えば外部ゲート引き出
し電極１９に正電圧を印加し、消去状態にある場
合にはソース、ドレイン間は導通、書込まれたも
のでは非導通であることを区別することにより行
われる。この読出し動作の際、消去状態にあるメ
モリ装置は出来るだけコンダクタンスの高いこと
が望ましいが、本発明装置では基体より高濃度の
Ｐ型領域１０，１１がソース、ドレイン領域１
２，１３にそれぞれ自己整合的に形成され、ごく
近傍に局在しているのでＰ型領域１０，１１によ
るコンダクタンスの低下は最小限に抑えられるの
で十分小さな装置寸法でも必要十分なコンダクタ
ンスが得られるという利点がある。又ソース、ド
レイン領域１２，１３が外部ゲート電極８、浮遊
ゲート電極６のいづれに対しても自己整合的に形
成されている為、いわゆるミラー容量が少く、高
周波動作等の特性も非常にすぐれている。
電圧を印加してソース、ドレイン間を導通状態に
し、さらにソース、ドレイン間の高電界で加速さ
せたホツトなエレクトロンを浮遊ゲート電極６に
注入する、いわゆるチヤンネル注入法により外部
ゲート引き出し電極１９からみたメモリトランジ
スタのスレツシヨルド電圧を上げることにより書
込みが行われる。この際外部ゲート電極８と浮遊
ゲート電極６とは自己整合的に形状決定されてい
る為、外部ゲート電極８への印加電圧による注入
効果は最大限に発揮されると共に装置寸法を何ら
増大させることもない。次にこのメモリ装置を消
去する場合、光学的方法と電気的方法にいづれも
可能である。光学的方法では例えば紫外線を装置
に照射することにより浮遊ゲート電極６中に注入
されているエレクトロンをエネルギー励起し、基
体１や外部ゲート電極８へ放出することにより行
われる。この際この発明のメモリ装置では外部ゲ
ート電極８と浮遊ゲート電極６とは自己整合的に
形状決定されているので照射紫外線の外部ゲート
電極８による遮蔽効果が少いので消去は短時間で
容易に行えるという大きな利点がある。次に電気
的消去法では例えば外部ゲート引き出し電極１９
を接地電位にするか、あるいは負電圧を印加した
状態でソース引き出し電極１８に正の高電圧を印
加し、ソースＮ型領域１２と、Ｐ型領域１０およ
び基体１とのＰ―Ｎ接合をブレークダウンさせ、
この時発生するホツトなエレクトロン―ホール対
の内第１ゲートSiO2膜５中の電界の向きにより
ホールのみを選択的に浮遊ゲート電極６に注入
し、既に注入されているエレクトロンと電荷相殺
させることにより行われる。このホール注入の際
にも、先にエレクトロン注入に際して述べたと全
く同一の理由により本発明装置では注入効果が最
大限に発揮され消去は短時間で容易に行えるとい
う秀れた長所を有している。このメモリ装置の読
出し動作時に於いては、例えば外部ゲート引き出
し電極１９に正電圧を印加し、消去状態にある場
合にはソース、ドレイン間は導通、書込まれたも
のでは非導通であることを区別することにより行
われる。この読出し動作の際、消去状態にあるメ
モリ装置は出来るだけコンダクタンスの高いこと
が望ましいが、本発明装置では基体より高濃度の
Ｐ型領域１０，１１がソース、ドレイン領域１
２，１３にそれぞれ自己整合的に形成され、ごく
近傍に局在しているのでＰ型領域１０，１１によ
るコンダクタンスの低下は最小限に抑えられるの
で十分小さな装置寸法でも必要十分なコンダクタ
ンスが得られるという利点がある。又ソース、ド
レイン領域１２，１３が外部ゲート電極８、浮遊
ゲート電極６のいづれに対しても自己整合的に形
成されている為、いわゆるミラー容量が少く、高
周波動作等の特性も非常にすぐれている。
この様にこの絶縁ゲート型不揮発性半導体メモ
リは、書込、消去、読出の全ての動作に関し、従
来装置に比べはるかに優つている。
リは、書込、消去、読出の全ての動作に関し、従
来装置に比べはるかに優つている。
第２図は本発明に関係する絶縁ゲート型不揮発
性半導体メモリの参考例を示す断面模型図であ
る。この第２図に於いて装置外部を示す番号は第
１図Ｉと対応している。第２図の装置では高濃度
Ｐ型領域１１はドレインＮ型領域１３近傍にのみ
設けられている。この例ではマスク工程が余分に
必要であり、また書込は第１図の場合と同様であ
るが、読み出しはソース側で決まるためドレイン
からの空乏層の影響を受け易い。
性半導体メモリの参考例を示す断面模型図であ
る。この第２図に於いて装置外部を示す番号は第
１図Ｉと対応している。第２図の装置では高濃度
Ｐ型領域１１はドレインＮ型領域１３近傍にのみ
設けられている。この例ではマスク工程が余分に
必要であり、また書込は第１図の場合と同様であ
るが、読み出しはソース側で決まるためドレイン
からの空乏層の影響を受け易い。
第３図Ａ〜Ｊは本発明の絶縁ゲート型不揮発性
半導体メモリの製造工程の一例を示す断面模型図
である。この図に於ける装置各部で第１図と同一
個所の部分は同一番号で示してある。この第３図
Ａ，Ｂは第１図Ａ，Ｂと基本的には全く同一であ
る。Ｃでは第１の多結晶シリコン層６に対し、チ
ヤンネル方向にも概略のパターニングを行う。Ｄ
では概略形状の定つた第１の多結晶シリコン層へ
のリンの添加と、熱酸化法による膜厚約1000Åの
第２ゲートSiO2膜７の成長を行う。Ｅでは第１
図Ｄ，Ｅと同様に第２の多結晶シリコン層８、マ
スク層９を形成する。Ｆでは９をマスクにして第
２の多結晶シリコン層８の形状決定と、第２ゲー
トSiO2膜７の部分的除去を行う。Ｇでは形状の
決定した第２の多結晶シリコン層からなる外部ゲ
ート電極６に自己整合的に高濃度Ｐ型領域１０，
１１形成の為、エネルギーＥ＝150Kev、ドーズ
量φ＝４×1013cm-2でボロンをイオン注入した
後、1100℃，N2中で３時間押し込みを行う。Ｈ
ではエネルギーＥ＝150Kev、ドーズ量φ＝１×
1014cm-2でリンをイオン注入して外部ゲート電極
８とＰ型領域１０，１１とに自己整合的にＮ型領
域２１，２２を形成する。Ｉでは第１の多結晶シ
リコン層をマスクにして第１ゲートSiO2膜５を
部分的に除去した後、マスク層９も除去し、リン
拡散を行つてソースＮ型領域１２、ドレインＮ型
領域１３を形成すると共に、第２の多結晶シリコ
ン層からなる外部ゲート電極８へのリンの添加、
さらに第１の多結晶シリコン層６の露出した部分
へのリンの添加を同時に行う。この際ソース、ド
レイン領域１２，１３とＮ型領域２１，２２とは
それぞれ自動的に継がる。Ｊでは第１と第２の多
結晶シリコン層６，８の膜厚の違いを利用して、
熱酸化法により第１の多結晶シリコン層６が外部
ゲート電極８の外部に位置している部分をSiO2
膜に変えると共に、外部ゲート電極８および露出
した基体表面上にSiO2膜２３を形成する。Ｊか
らＫまでは実施例１で説明したと同様の公知のＮ
チヤンネルシリコンゲート技術を利用することに
より装置が完成する。
半導体メモリの製造工程の一例を示す断面模型図
である。この図に於ける装置各部で第１図と同一
個所の部分は同一番号で示してある。この第３図
Ａ，Ｂは第１図Ａ，Ｂと基本的には全く同一であ
る。Ｃでは第１の多結晶シリコン層６に対し、チ
ヤンネル方向にも概略のパターニングを行う。Ｄ
では概略形状の定つた第１の多結晶シリコン層へ
のリンの添加と、熱酸化法による膜厚約1000Åの
第２ゲートSiO2膜７の成長を行う。Ｅでは第１
図Ｄ，Ｅと同様に第２の多結晶シリコン層８、マ
スク層９を形成する。Ｆでは９をマスクにして第
２の多結晶シリコン層８の形状決定と、第２ゲー
トSiO2膜７の部分的除去を行う。Ｇでは形状の
決定した第２の多結晶シリコン層からなる外部ゲ
ート電極６に自己整合的に高濃度Ｐ型領域１０，
１１形成の為、エネルギーＥ＝150Kev、ドーズ
量φ＝４×1013cm-2でボロンをイオン注入した
後、1100℃，N2中で３時間押し込みを行う。Ｈ
ではエネルギーＥ＝150Kev、ドーズ量φ＝１×
1014cm-2でリンをイオン注入して外部ゲート電極
８とＰ型領域１０，１１とに自己整合的にＮ型領
域２１，２２を形成する。Ｉでは第１の多結晶シ
リコン層をマスクにして第１ゲートSiO2膜５を
部分的に除去した後、マスク層９も除去し、リン
拡散を行つてソースＮ型領域１２、ドレインＮ型
領域１３を形成すると共に、第２の多結晶シリコ
ン層からなる外部ゲート電極８へのリンの添加、
さらに第１の多結晶シリコン層６の露出した部分
へのリンの添加を同時に行う。この際ソース、ド
レイン領域１２，１３とＮ型領域２１，２２とは
それぞれ自動的に継がる。Ｊでは第１と第２の多
結晶シリコン層６，８の膜厚の違いを利用して、
熱酸化法により第１の多結晶シリコン層６が外部
ゲート電極８の外部に位置している部分をSiO2
膜に変えると共に、外部ゲート電極８および露出
した基体表面上にSiO2膜２３を形成する。Ｊか
らＫまでは実施例１で説明したと同様の公知のＮ
チヤンネルシリコンゲート技術を利用することに
より装置が完成する。
このＫの絶縁ゲート型不揮発性半導体メモリで
も、外部ゲート電極８、浮遊ゲート電極６、高濃
度Ｐ型領域１０と１１、ソース領域（１２＋２
１）とドレイン領域（１３＋２２）はそれぞれ互
に自己整合的に形成されており、第１図に示した
実施例で詳述した本発明の利点は最大限に発揮さ
れる。
も、外部ゲート電極８、浮遊ゲート電極６、高濃
度Ｐ型領域１０と１１、ソース領域（１２＋２
１）とドレイン領域（１３＋２２）はそれぞれ互
に自己整合的に形成されており、第１図に示した
実施例で詳述した本発明の利点は最大限に発揮さ
れる。
第４図は本発明の絶縁ゲート型不揮発性半導体
メモリについて第１図の実施例から第２図の実施
例への変形を行つたと全く同様の変形を行つたも
のである。
メモリについて第１図の実施例から第２図の実施
例への変形を行つたと全く同様の変形を行つたも
のである。
上述のいくつかの実施例は単に例示の為のもの
であり、本発明がこれに限定されるものでないこ
とは、上述の説明からも明らかである。例えば装
置各部の材質や寸法、又製法を変えることもでき
るし、導電型や導電型不純物の変更、さらに各種
動作状態に於いて各種電極に印加すべき電圧の極
性等を変えることもある程度可能である。
であり、本発明がこれに限定されるものでないこ
とは、上述の説明からも明らかである。例えば装
置各部の材質や寸法、又製法を変えることもでき
るし、導電型や導電型不純物の変更、さらに各種
動作状態に於いて各種電極に印加すべき電圧の極
性等を変えることもある程度可能である。
第１図Ａ〜Ｉは本発明の参考例における絶縁ゲ
ート型不揮発性半導体メモリの製造工程の一例を
示す断面模型図、特にＩはその完成図である。第
２図は本発明の他の参考例を示す断面模型図、第
３図Ａ〜Ｋは本発明の実施例の製造工程の一例を
示す断面模型図で特にＫはその完成図、第４図は
さらに他の本発明の実施例を示す断面模型図であ
る。 こられの図に於いて、１……Ｐ型Si半導体基
体、２……１の主平面、３，１４，２３……
SiO2膜、４……SiO2膜中に開けた開孔、５……
第１ゲートSiO2膜、６……第１の多結晶Si層、７
……第２ゲートSiO2膜、８……第２の多結晶Si
層、９……マスク層、１０，１１……Ｐ型高濃度
領域、１２，１３……ソース、ドレインＮ型領
域、１５，１６，１７……ソース、外部ゲート、
ドレインコンタクト孔、１８，１９，２０……ソ
ース、外部ゲート、ドレイン引き出し電極、２
１，２２……Ｎ型領域。
ート型不揮発性半導体メモリの製造工程の一例を
示す断面模型図、特にＩはその完成図である。第
２図は本発明の他の参考例を示す断面模型図、第
３図Ａ〜Ｋは本発明の実施例の製造工程の一例を
示す断面模型図で特にＫはその完成図、第４図は
さらに他の本発明の実施例を示す断面模型図であ
る。 こられの図に於いて、１……Ｐ型Si半導体基
体、２……１の主平面、３，１４，２３……
SiO2膜、４……SiO2膜中に開けた開孔、５……
第１ゲートSiO2膜、６……第１の多結晶Si層、７
……第２ゲートSiO2膜、８……第２の多結晶Si
層、９……マスク層、１０，１１……Ｐ型高濃度
領域、１２，１３……ソース、ドレインＮ型領
域、１５，１６，１７……ソース、外部ゲート、
ドレインコンタクト孔、１８，１９，２０……ソ
ース、外部ゲート、ドレイン引き出し電極、２
１，２２……Ｎ型領域。
Claims (1)
- １ 半導体基板の素子形成領域上に一様に形成さ
れた第１の絶縁膜を介して浮遊ゲート電極となる
第１の導電層パターンを形成する工程と、該第１
の導電層パターン上に外部ゲート電極となりかつ
該第１のパターンよりも面積の小さい第２の導電
層パターンを形成する工程と、ソース、ドレイン
領域のそれぞれのチヤンネル領域に隣接する第１
の部分を前記第２のパターンと自己整合的にイオ
ン注入法によつて浅く形成する工程と、前記第１
のパターンをマスクとしてこの第１のパターン下
以外の該第１の絶縁膜を除去する工程と、前記第
１の絶縁膜の除去された部分から不純物を拡散し
て前記ソース、ドレイン領域のそれぞれの引き出
し電極と接続される第２の部分を前記第１のパタ
ーンと自己整合的に深く形成する工程と、該第１
のパターンを該第２のパターンをマスクとして該
第２のマスクと重なるように再パターニングする
工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8483377A JPS5419372A (en) | 1977-07-14 | 1977-07-14 | Production of semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8483377A JPS5419372A (en) | 1977-07-14 | 1977-07-14 | Production of semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5419372A JPS5419372A (en) | 1979-02-14 |
| JPS6255710B2 true JPS6255710B2 (ja) | 1987-11-20 |
Family
ID=13841771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8483377A Granted JPS5419372A (en) | 1977-07-14 | 1977-07-14 | Production of semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5419372A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1126647C (zh) * | 1999-03-24 | 2003-11-05 | 索尼公司 | 机器人装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4376947A (en) * | 1979-09-04 | 1983-03-15 | Texas Instruments Incorporated | Electrically programmable floating gate semiconductor memory device |
| JPS56104473A (en) * | 1980-01-25 | 1981-08-20 | Hitachi Ltd | Semiconductor memory device and manufacture thereof |
| JPS57130475A (en) * | 1981-02-06 | 1982-08-12 | Mitsubishi Electric Corp | Semiconductor memory storage and its manufacture |
| JPS60134477A (ja) * | 1983-12-23 | 1985-07-17 | Toshiba Corp | 不揮発性記憶装置及びその製造方法 |
| JP2558961B2 (ja) * | 1990-03-13 | 1996-11-27 | 株式会社東芝 | 半導体装置の製造方法 |
| US5424567A (en) * | 1991-05-15 | 1995-06-13 | North American Philips Corporation | Protected programmable transistor with reduced parasitic capacitances and method of fabrication |
| JP2848223B2 (ja) * | 1993-12-01 | 1999-01-20 | 日本電気株式会社 | 不揮発性半導体記憶装置の消去方法及び製造方法 |
| US7049188B2 (en) * | 2002-11-26 | 2006-05-23 | Advanced Micro Devices, Inc. | Lateral doped channel |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5159281A (en) * | 1974-11-20 | 1976-05-24 | Mitsubishi Electric Corp | Handotaisochino seizoho |
| JPS5259585A (en) * | 1975-10-29 | 1977-05-17 | Intel Corp | Method of producing mos polycrystalline ic |
| JPS52146569A (en) * | 1976-05-31 | 1977-12-06 | Toshiba Corp | Semiconductor memory device |
-
1977
- 1977-07-14 JP JP8483377A patent/JPS5419372A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5159281A (en) * | 1974-11-20 | 1976-05-24 | Mitsubishi Electric Corp | Handotaisochino seizoho |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1126647C (zh) * | 1999-03-24 | 2003-11-05 | 索尼公司 | 机器人装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5419372A (en) | 1979-02-14 |
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