JPH10256516A - 不揮発性メモリ装置及びその製造方法 - Google Patents
不揮発性メモリ装置及びその製造方法Info
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- JPH10256516A JPH10256516A JP3562498A JP3562498A JPH10256516A JP H10256516 A JPH10256516 A JP H10256516A JP 3562498 A JP3562498 A JP 3562498A JP 3562498 A JP3562498 A JP 3562498A JP H10256516 A JPH10256516 A JP H10256516A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D30/00—Field-effect transistors [FET]
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 フローディングゲートとドレイン領域とのオ
ーバーラップキャパシタンスを減少させ、ドレインカッ
プリング比の増加を防止し、セル特性の劣化を防止し得
る不揮発性メモリ装置及びその製造方法を提供する。 【解決手段】 ゲート酸化膜５０２Ａ、５０３Ａ、フロ
ーティングゲート５０４Ａ、層間絶縁膜５０６Ａ及びコ
ントロールゲート５０８Ａが順次に積層されたゲートパ
ターンを有するセルトランジスタにおいて、フローティ
ングゲート５０４Ａとソース／ドレイン領域５３２がオ
ーバーラップされる部分にゲート酸化膜５０２Ａ、５０
３Ａより厚いバーズビーク領域５１８を具備し、ソース
／ドレイン領域上にゲート酸化膜５０２Ａ、５０３Ａよ
り厚いＬＤＤイオン注入遮断用酸化膜５１４を具備す
る。
ーバーラップキャパシタンスを減少させ、ドレインカッ
プリング比の増加を防止し、セル特性の劣化を防止し得
る不揮発性メモリ装置及びその製造方法を提供する。 【解決手段】 ゲート酸化膜５０２Ａ、５０３Ａ、フロ
ーティングゲート５０４Ａ、層間絶縁膜５０６Ａ及びコ
ントロールゲート５０８Ａが順次に積層されたゲートパ
ターンを有するセルトランジスタにおいて、フローティ
ングゲート５０４Ａとソース／ドレイン領域５３２がオ
ーバーラップされる部分にゲート酸化膜５０２Ａ、５０
３Ａより厚いバーズビーク領域５１８を具備し、ソース
／ドレイン領域上にゲート酸化膜５０２Ａ、５０３Ａよ
り厚いＬＤＤイオン注入遮断用酸化膜５１４を具備す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路装置の製
造に係り、特にＮＯＲ形不揮発性メモリ装置及びその製
造方法に関する。
造に係り、特にＮＯＲ形不揮発性メモリ装置及びその製
造方法に関する。
【０００２】
【従来の技術】不揮発性記憶素子として広く使用される
ＥＰＲＯＭ（Erasable and Programmable Read Only Me
mory）におけるプログラム動作はドレイン側にチャンネ
ルホットエレクトロン（Channel Hot Electron：以下
“ＣＨＥ”と称する）を形成し、これをフローティング
ゲートに注入する電気的方法によりなされ、消去動作は
メモリセルを紫外線に露出させてフローティングゲート
に捕獲された電子を放出する光学的方法によりなされ
る。
ＥＰＲＯＭ（Erasable and Programmable Read Only Me
mory）におけるプログラム動作はドレイン側にチャンネ
ルホットエレクトロン（Channel Hot Electron：以下
“ＣＨＥ”と称する）を形成し、これをフローティング
ゲートに注入する電気的方法によりなされ、消去動作は
メモリセルを紫外線に露出させてフローティングゲート
に捕獲された電子を放出する光学的方法によりなされ
る。
【０００３】図９は、前述のように、ドレイン附近に形
成されたＣＨＥをドレイン側のチャンネルからフローテ
ィングゲートに注入させることによりプログラム動作を
行なう従来の不揮発性メモリセルの断面図である。図９
を参照すれば、通常の不揮発性メモリセルは半導体基板
１００上にゲート酸化膜１０２が形成され、その上にフ
ローティングゲート１０４が形成されている。フローテ
ィングゲート１０４上には層間絶縁膜１０６、例えばＯ
ＮＯ（Oxide/Nitride/Oxide ）膜、を介してコントロー
ルゲート１０８が形成されている。
成されたＣＨＥをドレイン側のチャンネルからフローテ
ィングゲートに注入させることによりプログラム動作を
行なう従来の不揮発性メモリセルの断面図である。図９
を参照すれば、通常の不揮発性メモリセルは半導体基板
１００上にゲート酸化膜１０２が形成され、その上にフ
ローティングゲート１０４が形成されている。フローテ
ィングゲート１０４上には層間絶縁膜１０６、例えばＯ
ＮＯ（Oxide/Nitride/Oxide ）膜、を介してコントロー
ルゲート１０８が形成されている。
【０００４】即ち、フローティングゲート１０４がソー
ス領域１１２及びドレイン領域１１４との間のチャンネ
ル領域とコントロールゲート１０８との間に形成されて
いる。
ス領域１１２及びドレイン領域１１４との間のチャンネ
ル領域とコントロールゲート１０８との間に形成されて
いる。
【０００５】フローティングゲート１０４は電気的に浮
遊（float ）されており、その周囲はシリコン酸化膜
（図示せず）により絶縁されている。従って、フローテ
ィングゲート１０４に電荷が注入されると、その電荷は
フローティングゲート１０４に半永久的に残ることにな
る。
遊（float ）されており、その周囲はシリコン酸化膜
（図示せず）により絶縁されている。従って、フローテ
ィングゲート１０４に電荷が注入されると、その電荷は
フローティングゲート１０４に半永久的に残ることにな
る。
【０００６】図１０は図９に示したメモリセルを配列さ
せて作製したＮＯＲ形不揮発性メモリ装置の一例を部分
的に示した回路図である。図９及び図１０に基づき通常
の不揮発性メモリ装置の動作を説明すれば次のようであ
る。符号Ａで示した円内の選択されたセルを読出すため
の動作はフローティングゲート１０４に貯蔵された電荷
の有無を感知することにより行われる。ドレイン領域１
１４に任意の電圧Ｖｄ、例えば１．０Ｖの電圧を印加
し、同時にコントロールゲート１０８にはＶcg、例えば
１．５〜５．０Ｖの電圧を印加した時、ドレイン領域１
１４からソース領域１１２に流れるドレイン電流の有無
はフローティングゲート１０４に貯蔵された電荷の量に
依存する。このドレイン電流の有無からセルの状態、即
ちトランジスタのオン（ｏｎ）またはオフ（ｏｆｆ）が
判別される。この際、コントロールゲート１０８に印加
される電圧Ｖcgとして電源電圧（power voltage ）Ｖcc
が使われる。ところが、使用者は広範のＶccにおける動
作を要求するので、消去されたセルのスレショルド電圧
（threshold voltage ）Ｖthは十分に低くなければなら
ない。即ち、消去されたセルの情報が正しく読出される
ためには消去されたセルのスレショルド電圧がコントロ
ールゲートに加えられる電源電圧Ｖccより十分に低くな
ければならない。
せて作製したＮＯＲ形不揮発性メモリ装置の一例を部分
的に示した回路図である。図９及び図１０に基づき通常
の不揮発性メモリ装置の動作を説明すれば次のようであ
る。符号Ａで示した円内の選択されたセルを読出すため
の動作はフローティングゲート１０４に貯蔵された電荷
の有無を感知することにより行われる。ドレイン領域１
１４に任意の電圧Ｖｄ、例えば１．０Ｖの電圧を印加
し、同時にコントロールゲート１０８にはＶcg、例えば
１．５〜５．０Ｖの電圧を印加した時、ドレイン領域１
１４からソース領域１１２に流れるドレイン電流の有無
はフローティングゲート１０４に貯蔵された電荷の量に
依存する。このドレイン電流の有無からセルの状態、即
ちトランジスタのオン（ｏｎ）またはオフ（ｏｆｆ）が
判別される。この際、コントロールゲート１０８に印加
される電圧Ｖcgとして電源電圧（power voltage ）Ｖcc
が使われる。ところが、使用者は広範のＶccにおける動
作を要求するので、消去されたセルのスレショルド電圧
（threshold voltage ）Ｖthは十分に低くなければなら
ない。即ち、消去されたセルの情報が正しく読出される
ためには消去されたセルのスレショルド電圧がコントロ
ールゲートに加えられる電源電圧Ｖccより十分に低くな
ければならない。
【０００７】符号Ａで示した円内の選択セルをプログラ
ムするための動作はＣＨＥ注入を用いる。選択されたビ
ットラインＢ／Ｌ−１にドレイン電圧Ｖｄ＝６Ｖを印加
し、選択されたワードラインＷ／Ｌ−１にコントロール
ゲート電圧Ｖcg＝１０〜１４Ｖを印加し、非選択された
ワードラインＷ／Ｌ−２、Ｗ／Ｌ−３、Ｗ／Ｌ−４を全
て接地させると、チャンネルに流れる電子の一部がドレ
イン電圧Ｖd による横側電界により加速され、加速され
た電子がセルのゲート酸化膜１０２を通過（tunneling
）し得るエネルギを有することになると、コントロー
ルゲート電圧による垂直方向の電界によりフローティン
グゲート１０４に注入される。
ムするための動作はＣＨＥ注入を用いる。選択されたビ
ットラインＢ／Ｌ−１にドレイン電圧Ｖｄ＝６Ｖを印加
し、選択されたワードラインＷ／Ｌ−１にコントロール
ゲート電圧Ｖcg＝１０〜１４Ｖを印加し、非選択された
ワードラインＷ／Ｌ−２、Ｗ／Ｌ−３、Ｗ／Ｌ−４を全
て接地させると、チャンネルに流れる電子の一部がドレ
イン電圧Ｖd による横側電界により加速され、加速され
た電子がセルのゲート酸化膜１０２を通過（tunneling
）し得るエネルギを有することになると、コントロー
ルゲート電圧による垂直方向の電界によりフローティン
グゲート１０４に注入される。
【０００８】図１１は前述のような不揮発性メモリセル
アレイの各動作条件を例示したものである。ここで、プ
ログラム動作時に電子がフローティングゲートに捕獲さ
れる量はフローティングゲートの電位で決定される。フ
ローティングゲートに電子が捕獲されるとコントロール
ゲートで制御されるトランジスタのスレショルド電圧
（Ｖth）が上昇し、このスレショルド電圧の変化（ΔＶ
th）に応じて情報“１”または“１”が決定される。
アレイの各動作条件を例示したものである。ここで、プ
ログラム動作時に電子がフローティングゲートに捕獲さ
れる量はフローティングゲートの電位で決定される。フ
ローティングゲートに電子が捕獲されるとコントロール
ゲートで制御されるトランジスタのスレショルド電圧
（Ｖth）が上昇し、このスレショルド電圧の変化（ΔＶ
th）に応じて情報“１”または“１”が決定される。
【０００９】図１２は上記のように動作する不揮発性メ
モリセルにおけるプログラム後及び消去後のスレショル
ド電圧の変化（ΔＶth）を示したグラフである。一般
に、低印加電圧及び短い書込時間でスレショルド電圧が
大きくシフト（shift ）することが望ましい。しかし、
前述したようにＣＨＥをフローティングゲートに注入さ
せることによりプログラム動作を行なうＮＯＲ形不揮発
性メモリ装置はプログラム動作時に問題がある。次い
で、これについて詳しく説明する。
モリセルにおけるプログラム後及び消去後のスレショル
ド電圧の変化（ΔＶth）を示したグラフである。一般
に、低印加電圧及び短い書込時間でスレショルド電圧が
大きくシフト（shift ）することが望ましい。しかし、
前述したようにＣＨＥをフローティングゲートに注入さ
せることによりプログラム動作を行なうＮＯＲ形不揮発
性メモリ装置はプログラム動作時に問題がある。次い
で、これについて詳しく説明する。
【００１０】図１３は図９に示す不揮発性メモリセルの
等価回路図（equivalent circuit）である。図１０に示
すように、ＮＯＲ形不揮発性メモリ装置でプログラム動
作が行われる時、図１１に例示するように、選択セルＡ
とビットラインとを共有する非選択されたセルＢはドレ
インには６Ｖ、コントロールゲートには０Ｖの電圧が印
加された状態である。
等価回路図（equivalent circuit）である。図１０に示
すように、ＮＯＲ形不揮発性メモリ装置でプログラム動
作が行われる時、図１１に例示するように、選択セルＡ
とビットラインとを共有する非選択されたセルＢはドレ
インには６Ｖ、コントロールゲートには０Ｖの電圧が印
加された状態である。
【００１１】一方、非選択セルＢは通常的に知られる容
量性カップリング（capacitive coupling ）原理により
フローティングゲートがドレイン領域にカップリングさ
れてフローティングゲートの電位がドレイン領域の電位
に影響を受ける。この時のフローティングゲート電圧は
次のように導出される。まず、図１３から次のような数
式１が導き出される。
量性カップリング（capacitive coupling ）原理により
フローティングゲートがドレイン領域にカップリングさ
れてフローティングゲートの電位がドレイン領域の電位
に影響を受ける。この時のフローティングゲート電圧は
次のように導出される。まず、図１３から次のような数
式１が導き出される。
【００１２】数式１ Vfg=γcg・Vcg+＋γd ・Vd＋γs ・Vs＋γb ・Vb 式中、Ｖfgはフローティングゲート電圧、Ｖcgはコント
ロールゲート電圧、Ｖd はドレイン電圧、Ｖs はソース
電圧、Ｖb はバルク電圧である。γcg、γd 、γs 及び
γb は各々カップリング比（coupling ratio）を示し、
次のように表現出来る。
ロールゲート電圧、Ｖd はドレイン電圧、Ｖs はソース
電圧、Ｖb はバルク電圧である。γcg、γd 、γs 及び
γb は各々カップリング比（coupling ratio）を示し、
次のように表現出来る。
【００１３】γcg=Cono/Ctotal γd=Cd/Ctotal γs=Cs/Ctotal γb=Cb/Ctotal ここで、Ｃtotal ＝Ｃono ＋Ｃd ＋Ｃb ＋Ｃs に限定さ
れ、Ｃono は層間絶縁膜のキャパシタンス、Ｃd はフロ
ーティングゲートとドレイン接合とのオーバーラップキ
ャパシタンス、Ｃs はフローティングゲートとソース接
合とのオーバーラップキャパシタンス、Ｃb はゲート酸
化膜のキャパシタンスである。
れ、Ｃono は層間絶縁膜のキャパシタンス、Ｃd はフロ
ーティングゲートとドレイン接合とのオーバーラップキ
ャパシタンス、Ｃs はフローティングゲートとソース接
合とのオーバーラップキャパシタンス、Ｃb はゲート酸
化膜のキャパシタンスである。
【００１４】プログラム動作時、非選択されたセルのコ
ントロールゲート電圧（Ｖcg）、バルク電圧（Ｖb ）及
びソース電圧（Ｖs ）は全て０Ｖなので、フローティン
グゲート電圧Ｖfgは次の数式２の通りである。
ントロールゲート電圧（Ｖcg）、バルク電圧（Ｖb ）及
びソース電圧（Ｖs ）は全て０Ｖなので、フローティン
グゲート電圧Ｖfgは次の数式２の通りである。
【００１５】数式２ Vfg=γd ・Vd 前述したように容量性カップリングにより非選択された
セルではそのセルのフローティングゲートに誘起された
電圧によりチャンネル領域に弱反転層（weak inversion
layer）が形成され、フローティングゲート電圧が増加
してそのセルでのスレショルド電圧Ｖthを超過すると、
チャンネルが完全に形成されてチャンネルを通した漏れ
電流が急激に増加することになる。
セルではそのセルのフローティングゲートに誘起された
電圧によりチャンネル領域に弱反転層（weak inversion
layer）が形成され、フローティングゲート電圧が増加
してそのセルでのスレショルド電圧Ｖthを超過すると、
チャンネルが完全に形成されてチャンネルを通した漏れ
電流が急激に増加することになる。
【００１６】図１４は従来のＮＯＲ形不揮発性メモリ装
置の非選択セルにおけるドレイン電圧による漏れ電流現
像を示したグラフである。
置の非選択セルにおけるドレイン電圧による漏れ電流現
像を示したグラフである。
【００１７】上記のように発生される漏れ電流は消去さ
れたセルのＶthが低いほどさらに深刻な問題を引起こす
のは明白なことであり、広範の動作電圧Ｖccを要求する
素子であるほどこのような漏れ電流はさらに問題となっ
ている。このように、非選択セルでドレイン電圧により
発生される漏れ電流は１つのビットラインを共有する全
ての非選択セルで発生する。従って、プログラムの動作
時、ビットラインに印加される電圧が減少して選択セル
のプログラム速度を低下させるという問題が発生する。
従って、非選択セルにおける漏れ電流を抑制するために
は数式２に示したように、得られるＶfgをできるだけ小
さくすることにより非選択セルのチャンネル領域で反転
層が形成されることを抑制する必要がある。
れたセルのＶthが低いほどさらに深刻な問題を引起こす
のは明白なことであり、広範の動作電圧Ｖccを要求する
素子であるほどこのような漏れ電流はさらに問題となっ
ている。このように、非選択セルでドレイン電圧により
発生される漏れ電流は１つのビットラインを共有する全
ての非選択セルで発生する。従って、プログラムの動作
時、ビットラインに印加される電圧が減少して選択セル
のプログラム速度を低下させるという問題が発生する。
従って、非選択セルにおける漏れ電流を抑制するために
は数式２に示したように、得られるＶfgをできるだけ小
さくすることにより非選択セルのチャンネル領域で反転
層が形成されることを抑制する必要がある。
【００１８】
【発明が解決しようとする課題】従って、本発明の課題
はフローティングゲートとドレイン領域とのオーバーラ
ップキャパシタンス（Ｃd ）を減少させることにより、
ドレインカップリング比（γd ）が増加することを防止
してセル特性が低下することを防止し得る不揮発性メモ
リ装置を提供することである。また、本発明の他の課題
は不揮発性メモリ装置の製造方法を提供することであ
る。
はフローティングゲートとドレイン領域とのオーバーラ
ップキャパシタンス（Ｃd ）を減少させることにより、
ドレインカップリング比（γd ）が増加することを防止
してセル特性が低下することを防止し得る不揮発性メモ
リ装置を提供することである。また、本発明の他の課題
は不揮発性メモリ装置の製造方法を提供することであ
る。
【００１９】
【課題を解決するための手段】前述した課題を達成する
ための本発明による不揮発性メモリ装置は、複数のメモ
リセルが二次元的に配列されたセルアレイ領域とこのメ
モリセルを駆動させるための周辺回路領域とを含む。メ
モリセルは第１導電形の半導体基板と、この半導体基板
の主表面にチャンネル領域を介して相互離隔されている
第２導電形のソース／ドレイン領域と、チャンネル領域
の上部に形成されたゲート酸化膜と、ゲート酸化膜上に
形成されたフローティングゲートと、フローティングゲ
ートの上部に形成された層間絶縁膜と、層間絶縁膜上に
形成されたコントロールゲートと、ソース／ドレイン領
域とフローティングゲートとの間に形成され、ゲート酸
化膜より厚いバーズビーク領域とを含む。バーズビーク
領域は１００〜１０００オングストロームの厚さを有す
る酸化膜よりなる。また、フローティングゲートとソー
ス／ドレイン領域とはオーバーラップされており、バー
ズビーク領域はオーバーラップされた領域内に形成され
る。
ための本発明による不揮発性メモリ装置は、複数のメモ
リセルが二次元的に配列されたセルアレイ領域とこのメ
モリセルを駆動させるための周辺回路領域とを含む。メ
モリセルは第１導電形の半導体基板と、この半導体基板
の主表面にチャンネル領域を介して相互離隔されている
第２導電形のソース／ドレイン領域と、チャンネル領域
の上部に形成されたゲート酸化膜と、ゲート酸化膜上に
形成されたフローティングゲートと、フローティングゲ
ートの上部に形成された層間絶縁膜と、層間絶縁膜上に
形成されたコントロールゲートと、ソース／ドレイン領
域とフローティングゲートとの間に形成され、ゲート酸
化膜より厚いバーズビーク領域とを含む。バーズビーク
領域は１００〜１０００オングストロームの厚さを有す
る酸化膜よりなる。また、フローティングゲートとソー
ス／ドレイン領域とはオーバーラップされており、バー
ズビーク領域はオーバーラップされた領域内に形成され
る。
【００２０】他の課題を達成するために本発明では第１
導電形の半導体基板上に活性領域と非活性領域とを限定
する。この半導体基板の活性領域上に絶縁膜を形成す
る。次いで、この絶縁膜上に第１導電層、層間絶縁膜及
び第２導電層を順次に形成する。次いで、第２導電層上
に第１フォトレジストパターンを形成する。次いで、第
１フォトレジストパターンを蝕刻マスクとして第２導電
層、層間絶縁膜、第１導電層及び絶縁膜をパタニングし
て活性領域の所定の領域上にゲート酸化膜、フローティ
ングゲート、層間絶縁膜パターン及びコントロールゲー
トが順次に積層されているゲートパターンを形成すると
同時にゲートパターンの両側の活性領域を露出させる。
次いで、露出された活性領域にソース／ドレイン領域の
形成のための第2 導電形の不純物イオンを注入する。次
いで、第１フォトレジストパターンを除去する。次い
で、露出された活性領域上にゲート酸化膜より厚いＬＤ
Ｄイオン注入遮断用酸化膜を形成する。最後に、ゲート
パターンの側壁に絶縁膜よりなるスペーサを形成する。
ＬＤＤイオン注入遮断用酸化膜は第１フォトレジストパ
ターンが除去された結果物を熱酸化させて形成する。
導電形の半導体基板上に活性領域と非活性領域とを限定
する。この半導体基板の活性領域上に絶縁膜を形成す
る。次いで、この絶縁膜上に第１導電層、層間絶縁膜及
び第２導電層を順次に形成する。次いで、第２導電層上
に第１フォトレジストパターンを形成する。次いで、第
１フォトレジストパターンを蝕刻マスクとして第２導電
層、層間絶縁膜、第１導電層及び絶縁膜をパタニングし
て活性領域の所定の領域上にゲート酸化膜、フローティ
ングゲート、層間絶縁膜パターン及びコントロールゲー
トが順次に積層されているゲートパターンを形成すると
同時にゲートパターンの両側の活性領域を露出させる。
次いで、露出された活性領域にソース／ドレイン領域の
形成のための第2 導電形の不純物イオンを注入する。次
いで、第１フォトレジストパターンを除去する。次い
で、露出された活性領域上にゲート酸化膜より厚いＬＤ
Ｄイオン注入遮断用酸化膜を形成する。最後に、ゲート
パターンの側壁に絶縁膜よりなるスペーサを形成する。
ＬＤＤイオン注入遮断用酸化膜は第１フォトレジストパ
ターンが除去された結果物を熱酸化させて形成する。
【００２１】また、他の課題を達成するために本発明で
は、セルアレイ領域と周辺回路領域とを含む第１導電形
の半導体基板上に活性領域と非活性領域とを限定する。
次いで、活性領域上に絶縁膜を形成する。次いで、セル
アレイ領域の絶縁膜上に第１導電層及び層間絶縁膜を順
次に形成する。次いで、セルアレイ領域の層間絶縁膜及
び周辺回路領域の絶縁膜上に第２導電層を形成する。次
いで、セルアレイ領域で第２導電層、層間絶縁膜、第１
導電層及び絶縁膜をパタニングして下部からゲート酸化
膜、フローティングゲート、層間絶縁膜パターン及びコ
ントロールゲートが順次に積層されているゲートパター
ンを形成すると同時にこのゲートパターンの両側の活性
領域を露出させる。次いで、セルアレイ領域の露出され
た活性領域にソース／ドレイン領域の形成のための第２
導電形の不純物イオンを注入してイオン注入層を形成す
る。次いで、周辺回路領域で第２導電層及び絶縁膜をパ
タニングして周辺回路用のゲート及びゲート絶縁膜を形
成する。次いで、露出された活性領域のうちセルアレイ
領域の活性領域に絶縁膜より厚いＬＤＤイオン注入遮断
用酸化膜を形成する。次いで、ＬＤＤイオン注入遮断用
酸化膜が露出された状態で結果物上に第２導電形の低濃
度不純物イオンを注入して周辺回路領域にＬＤＤイオン
注入層を形成する。次いで、ゲートパターン及び周辺回
路用のゲートの側壁にスペーサを形成する。最後に、結
果物上に第２導電形の高濃度不純物イオンを注入して周
辺回路領域にＬＤＤ構造のソース／ドレイン領域を形成
する。
は、セルアレイ領域と周辺回路領域とを含む第１導電形
の半導体基板上に活性領域と非活性領域とを限定する。
次いで、活性領域上に絶縁膜を形成する。次いで、セル
アレイ領域の絶縁膜上に第１導電層及び層間絶縁膜を順
次に形成する。次いで、セルアレイ領域の層間絶縁膜及
び周辺回路領域の絶縁膜上に第２導電層を形成する。次
いで、セルアレイ領域で第２導電層、層間絶縁膜、第１
導電層及び絶縁膜をパタニングして下部からゲート酸化
膜、フローティングゲート、層間絶縁膜パターン及びコ
ントロールゲートが順次に積層されているゲートパター
ンを形成すると同時にこのゲートパターンの両側の活性
領域を露出させる。次いで、セルアレイ領域の露出され
た活性領域にソース／ドレイン領域の形成のための第２
導電形の不純物イオンを注入してイオン注入層を形成す
る。次いで、周辺回路領域で第２導電層及び絶縁膜をパ
タニングして周辺回路用のゲート及びゲート絶縁膜を形
成する。次いで、露出された活性領域のうちセルアレイ
領域の活性領域に絶縁膜より厚いＬＤＤイオン注入遮断
用酸化膜を形成する。次いで、ＬＤＤイオン注入遮断用
酸化膜が露出された状態で結果物上に第２導電形の低濃
度不純物イオンを注入して周辺回路領域にＬＤＤイオン
注入層を形成する。次いで、ゲートパターン及び周辺回
路用のゲートの側壁にスペーサを形成する。最後に、結
果物上に第２導電形の高濃度不純物イオンを注入して周
辺回路領域にＬＤＤ構造のソース／ドレイン領域を形成
する。
【００２２】ＬＤＤイオン注入遮断用酸化膜はイオン注
入層の形成された結果物を熱酸化させて形成する。そし
て、ＬＤＤイオン注入層を形成する段階において第２導
電形の低濃度不純物イオンは不純物イオンがＬＤＤイオ
ン注入遮断用酸化膜を通過しない程度のエネルギで注入
される。
入層の形成された結果物を熱酸化させて形成する。そし
て、ＬＤＤイオン注入層を形成する段階において第２導
電形の低濃度不純物イオンは不純物イオンがＬＤＤイオ
ン注入遮断用酸化膜を通過しない程度のエネルギで注入
される。
【００２３】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳しく説明する。図１（ａ）及び図１（ｂ）は各々
本発明による不揮発性メモリ装置のセル及び周辺回路領
域の断面図である。
明を詳しく説明する。図１（ａ）及び図１（ｂ）は各々
本発明による不揮発性メモリ装置のセル及び周辺回路領
域の断面図である。
【００２４】図１（ａ）及び図１（ｂ）を参照すれば、
本発明による不揮発性メモリ装置のセルアレイ領域は、
第１導電形、例えばＰ形の半導体基板４００と、この半
導体基板４００の主表面にチャンネル領域を介して相互
離隔されている第２導電形、例えばＮ形のソース／ドレ
イン領域４１２と、チャンネル領域の上部の半導体基板
４００の表面に形成されたゲート酸化膜４０２と、この
ゲート酸化膜４０２上に形成されたフローティングゲー
ト４０４と、このフローティングゲート４０４の上部に
フローティングゲート４０４と離隔されて形成されたコ
ントロールゲート４０８と、ソース／ドレイン領域４１
２とフローティングゲート４０４との間に形成されてゲ
ート酸化膜４０２より厚い、望ましくは約１００〜１０
００オングストロームの厚さを有するバーズビーク領域
４１４とを含む。フローティングゲート４０４とコント
ロールゲート４０８との間には層間絶縁膜４０６が介在
している。望ましくは、層間絶縁膜４０６はＯＮＯ膜で
形成されている。
本発明による不揮発性メモリ装置のセルアレイ領域は、
第１導電形、例えばＰ形の半導体基板４００と、この半
導体基板４００の主表面にチャンネル領域を介して相互
離隔されている第２導電形、例えばＮ形のソース／ドレ
イン領域４１２と、チャンネル領域の上部の半導体基板
４００の表面に形成されたゲート酸化膜４０２と、この
ゲート酸化膜４０２上に形成されたフローティングゲー
ト４０４と、このフローティングゲート４０４の上部に
フローティングゲート４０４と離隔されて形成されたコ
ントロールゲート４０８と、ソース／ドレイン領域４１
２とフローティングゲート４０４との間に形成されてゲ
ート酸化膜４０２より厚い、望ましくは約１００〜１０
００オングストロームの厚さを有するバーズビーク領域
４１４とを含む。フローティングゲート４０４とコント
ロールゲート４０８との間には層間絶縁膜４０６が介在
している。望ましくは、層間絶縁膜４０６はＯＮＯ膜で
形成されている。
【００２５】また、フローティングゲート４０４の縁部
はソース／ドレイン領域４１２とオーバーラップされて
おり、バーズビーク領域４１４はオーバーラップされた
領域内に形成されている。また、本発明による不揮発性
メモリ装置の周辺回路領域は第１導電形、例えばＰ形の
半導体基板４００と、この半導体基板４００の主表面に
チャンネル領域を介して相互離隔されており、第２導電
形の不純物でドーピングされたＬＤＤ構造のソース／ド
レイン領域４２４と、チャンネル領域の上部でゲート酸
化膜４２２を介在して形成された周辺回路用ゲート４２
８を含むトランジスタとで構成される。
はソース／ドレイン領域４１２とオーバーラップされて
おり、バーズビーク領域４１４はオーバーラップされた
領域内に形成されている。また、本発明による不揮発性
メモリ装置の周辺回路領域は第１導電形、例えばＰ形の
半導体基板４００と、この半導体基板４００の主表面に
チャンネル領域を介して相互離隔されており、第２導電
形の不純物でドーピングされたＬＤＤ構造のソース／ド
レイン領域４２４と、チャンネル領域の上部でゲート酸
化膜４２２を介在して形成された周辺回路用ゲート４２
８を含むトランジスタとで構成される。
【００２６】このように構成された本発明による不揮発
性メモリ装置ではセルアレイ領域でソース／ドレイン領
域とフローティングゲートとがオーバーラップされる領
域にゲート酸化膜より厚いバーズビーク領域が形成され
ているため、γd に直接影響を与えるドレイン領域のオ
ーバーラップキャパシタンスＣｄを減少させる効果が得
られる。
性メモリ装置ではセルアレイ領域でソース／ドレイン領
域とフローティングゲートとがオーバーラップされる領
域にゲート酸化膜より厚いバーズビーク領域が形成され
ているため、γd に直接影響を与えるドレイン領域のオ
ーバーラップキャパシタンスＣｄを減少させる効果が得
られる。
【００２７】図２（ａ）及び図２（ｂ）乃至図８（ａ）
及び図８（ｂ）は本発明の望ましい実施の形態に応じる
不揮発性メモリ装置の製造方法を説明するため工程順序
別に示した断面図である。各図面において、（ａ）はセ
ルアレイ領域の断面図であり、（ｂ）は周辺回路領域の
断面図である。図２（ａ）及び図２（ｂ）を参照すれ
ば、第１導電形の半導体基板５００、例えばＰ形のシリ
コン基板に活性領域と非活性領とを限定した後、活性領
域の上部に絶縁膜５０２、例えば熱酸化工程により得ら
れる酸化膜を約９０オングストロームの厚さに形成す
る。
及び図８（ｂ）は本発明の望ましい実施の形態に応じる
不揮発性メモリ装置の製造方法を説明するため工程順序
別に示した断面図である。各図面において、（ａ）はセ
ルアレイ領域の断面図であり、（ｂ）は周辺回路領域の
断面図である。図２（ａ）及び図２（ｂ）を参照すれ
ば、第１導電形の半導体基板５００、例えばＰ形のシリ
コン基板に活性領域と非活性領とを限定した後、活性領
域の上部に絶縁膜５０２、例えば熱酸化工程により得ら
れる酸化膜を約９０オングストロームの厚さに形成す
る。
【００２８】次に、図３（ａ）及び図３（ｂ）を参照す
れば、絶縁膜５０２が形成された結果物上に第１導電
層、例えばポリシリコン層及び層間絶縁膜、例えばＯＮ
Ｏ膜を形成した後、これらをパタニングしてセルアレイ
領域に第１導電層パターン５０４及び層間絶縁膜パター
ン５０６を形成する。その後、周辺回路領域に絶縁膜５
０３を薄く形成し、セルアレイ領域及び周辺回路領域の
上面に全体的に第２導電層５０８、例えばポリシリコン
層を形成する。
れば、絶縁膜５０２が形成された結果物上に第１導電
層、例えばポリシリコン層及び層間絶縁膜、例えばＯＮ
Ｏ膜を形成した後、これらをパタニングしてセルアレイ
領域に第１導電層パターン５０４及び層間絶縁膜パター
ン５０６を形成する。その後、周辺回路領域に絶縁膜５
０３を薄く形成し、セルアレイ領域及び周辺回路領域の
上面に全体的に第２導電層５０８、例えばポリシリコン
層を形成する。
【００２９】次に、図４（ａ）及び図４（ｂ）を参照す
れば、結果物のセルアレイ領域及び周辺回路領域にフォ
トレジスト層を形成した後、セルアレイ領域でフォトレ
ジスト層をパタニングしてコントロールゲートの形成の
ための第１フォトレジストパターン５１０を形成する。
その後、セルアレイ領域で第１フォトレジストパターン
５１０を蝕刻マスクとして第２導電層５０８、層間絶縁
膜パターン５０６、第１導電層パターン５０４及び酸化
膜５０２を自己整合的に蝕刻してコントロールゲート５
０８Ａ、層間絶縁膜パターン５０６Ａ、フローティング
ゲート５０４Ａ及びゲート酸化膜５０２Ａを形成してこ
れらで構成されたゲートパターン５５０を形成する。
れば、結果物のセルアレイ領域及び周辺回路領域にフォ
トレジスト層を形成した後、セルアレイ領域でフォトレ
ジスト層をパタニングしてコントロールゲートの形成の
ための第１フォトレジストパターン５１０を形成する。
その後、セルアレイ領域で第１フォトレジストパターン
５１０を蝕刻マスクとして第２導電層５０８、層間絶縁
膜パターン５０６、第１導電層パターン５０４及び酸化
膜５０２を自己整合的に蝕刻してコントロールゲート５
０８Ａ、層間絶縁膜パターン５０６Ａ、フローティング
ゲート５０４Ａ及びゲート酸化膜５０２Ａを形成してこ
れらで構成されたゲートパターン５５０を形成する。
【００３０】次いで、セルアレイ領域にソース／ドレイ
ン領域を形成するため、第１フォトレジストパターン５
１０をイオン注入マスクとして使用して結果物上に第２
導電形、即ちＮ形の不純物イオン５１２、例えばＡｓイ
オンを注入してセルアレイ領域の半導体基板５００内に
イオン注入層５３０を形成する。この際、周辺回路領域
では第１フォトレジストパターン５１０及び第２導電層
５０８がそのまま残っているので、半導体基板５００の
周辺回路領域にはＮ形の不純物イオン５１２は注入され
ない。
ン領域を形成するため、第１フォトレジストパターン５
１０をイオン注入マスクとして使用して結果物上に第２
導電形、即ちＮ形の不純物イオン５１２、例えばＡｓイ
オンを注入してセルアレイ領域の半導体基板５００内に
イオン注入層５３０を形成する。この際、周辺回路領域
では第１フォトレジストパターン５１０及び第２導電層
５０８がそのまま残っているので、半導体基板５００の
周辺回路領域にはＮ形の不純物イオン５１２は注入され
ない。
【００３１】本実施の形態ではイオン注入層５３０の形
成のためのイオン注入を第１フォトレジストパターン５
１０を除去しない状態で行なうと説明したが、第１フォ
トレジストパターン５１０を除去した後、別のイオン注
入マスクを使用せず全面イオン注入（blanket implanta
tion）を実施することも出来る。この際、周辺回路領域
には第２導電層５０８がイオン注入マスクの役割をする
ので半導体基板５００の周辺回路領域にはＮ形の不純物
イオン５１２は注入されない。
成のためのイオン注入を第１フォトレジストパターン５
１０を除去しない状態で行なうと説明したが、第１フォ
トレジストパターン５１０を除去した後、別のイオン注
入マスクを使用せず全面イオン注入（blanket implanta
tion）を実施することも出来る。この際、周辺回路領域
には第２導電層５０８がイオン注入マスクの役割をする
ので半導体基板５００の周辺回路領域にはＮ形の不純物
イオン５１２は注入されない。
【００３２】次に、図５（ａ）及び図５（ｂ）を参照す
れば、第１フォトレジストパターン５１０を除去し、結
果物のセルアレイ領域及び周辺回路領域にフォトレジス
ト層を形成した後、このフォトレジスト層をパタニング
して周辺回路領域に周辺回路用のゲートを形成するため
の第２フォトレジストパターン５２０を形成する。この
際、セルアレイ領域は第２フォトレジストパターン５２
０により覆われている。次いで、第２フォトレジストパ
ターン５２０を蝕刻マスクとして第２導電層５０８及び
酸化膜５０３を蝕刻することにより、周辺回路領域に周
辺回路用のゲート５０８Ｂ及びゲート酸化膜５０３Ａを
形成する。
れば、第１フォトレジストパターン５１０を除去し、結
果物のセルアレイ領域及び周辺回路領域にフォトレジス
ト層を形成した後、このフォトレジスト層をパタニング
して周辺回路領域に周辺回路用のゲートを形成するため
の第２フォトレジストパターン５２０を形成する。この
際、セルアレイ領域は第２フォトレジストパターン５２
０により覆われている。次いで、第２フォトレジストパ
ターン５２０を蝕刻マスクとして第２導電層５０８及び
酸化膜５０３を蝕刻することにより、周辺回路領域に周
辺回路用のゲート５０８Ｂ及びゲート酸化膜５０３Ａを
形成する。
【００３３】次に、図６（ａ）及び図６（ｂ）を参照す
れば、第２フォトレジストパターン５２０を除去した
後、その結果物を熱酸化させることにより、イオン注入
層５３０の不純物が拡散されたソース／ドレイン領域５
３２を形成すると同時にソース／ドレイン領域５３２の
表面にゲート酸化膜５０２Ａより厚いＬＤＤイオン注入
遮断用酸化膜５１４を所定の厚さに形成する。この際、
周辺回路領域においても熱酸化工程により半導体基板５
００の表面に酸化薄膜５１５が形成される。
れば、第２フォトレジストパターン５２０を除去した
後、その結果物を熱酸化させることにより、イオン注入
層５３０の不純物が拡散されたソース／ドレイン領域５
３２を形成すると同時にソース／ドレイン領域５３２の
表面にゲート酸化膜５０２Ａより厚いＬＤＤイオン注入
遮断用酸化膜５１４を所定の厚さに形成する。この際、
周辺回路領域においても熱酸化工程により半導体基板５
００の表面に酸化薄膜５１５が形成される。
【００３４】しかし、半導体基板５００のうちセルアレ
イ領域の表面にはソース／ドレイン領域５３２から不純
物イオンが注入されているので酸化膜５１５の厚さはＬ
ＤＤイオン注入遮断用酸化膜５１４の厚さに比べてかな
り薄く形成される。望ましくは、ＬＤＤイオン注入遮断
用酸化膜５１４を酸化膜５１５より少なくとも２００オ
ングストロームほど厚く形成させる。その結果、ゲート
パターン５５０の周囲が酸化され、フローティングゲー
ト５０４Ａとソース／ドレイン領域５３２のオーバーラ
ップ領域にはゲート酸化膜５０２Ａより厚いバーズビー
ク領域５１８が形成される。このように形成されたバー
ズビーク領域５１８はフローティングゲート５０４Ａと
ソース／ドレイン領域５３２との間に介在される絶縁膜
の厚さを増加させることにより、ドレイン領域のオーバ
ーラップキャパシタンスＣｄを減少させる効果が得られ
る。一方、前述したように熱処理過程を通して“Ｒ２”
で表示した円部に示したように周辺回路領域の周辺回路
用ゲート５０８Ｂの縁下部も熱酸化されてラウンド処理
される。
イ領域の表面にはソース／ドレイン領域５３２から不純
物イオンが注入されているので酸化膜５１５の厚さはＬ
ＤＤイオン注入遮断用酸化膜５１４の厚さに比べてかな
り薄く形成される。望ましくは、ＬＤＤイオン注入遮断
用酸化膜５１４を酸化膜５１５より少なくとも２００オ
ングストロームほど厚く形成させる。その結果、ゲート
パターン５５０の周囲が酸化され、フローティングゲー
ト５０４Ａとソース／ドレイン領域５３２のオーバーラ
ップ領域にはゲート酸化膜５０２Ａより厚いバーズビー
ク領域５１８が形成される。このように形成されたバー
ズビーク領域５１８はフローティングゲート５０４Ａと
ソース／ドレイン領域５３２との間に介在される絶縁膜
の厚さを増加させることにより、ドレイン領域のオーバ
ーラップキャパシタンスＣｄを減少させる効果が得られ
る。一方、前述したように熱処理過程を通して“Ｒ２”
で表示した円部に示したように周辺回路領域の周辺回路
用ゲート５０８Ｂの縁下部も熱酸化されてラウンド処理
される。
【００３５】次に、図７（ａ）及び図７（ｂ）を参照す
れば、セルアレイ領域を覆う特別なイオン注入マスクな
しに第２導電形の不純物イオン５２２、例えばＰイオン
を全面注入して周辺回路領域の半導体基板５００内にＬ
ＤＤイオン注入層５４０を形成する。この際、不純物イ
オン５２２の注入エネルギは不純物イオン５２２が周辺
回路領域の酸化膜５１５は通過し、ＬＤＤイオン注入遮
断用酸化膜５１４は通過しない程度に調節する。
れば、セルアレイ領域を覆う特別なイオン注入マスクな
しに第２導電形の不純物イオン５２２、例えばＰイオン
を全面注入して周辺回路領域の半導体基板５００内にＬ
ＤＤイオン注入層５４０を形成する。この際、不純物イ
オン５２２の注入エネルギは不純物イオン５２２が周辺
回路領域の酸化膜５１５は通過し、ＬＤＤイオン注入遮
断用酸化膜５１４は通過しない程度に調節する。
【００３６】次に、図８（ａ）及び図８（ｂ）を参照す
れば、ＬＤＤイオン注入層５４０が形成された半導体基
板の全面にＣＶＤによる絶縁層、例えば酸化層を形成し
た後、これを異方性蝕刻してゲートパターン５５０及び
周辺回路用のゲート５０８Ｂの側壁に各々スペーサ５６
２、５６４を形成する。次いで、スペーサ５６２、５６
４、ゲートパターン５５０及び周辺回路用のゲート５０
８Ｂをイオン注入マスクとして第２導電形の不純物イオ
ン５７０、例えば、Ａｓイオンを注入した後、後続熱処
理工程を通して周辺回路用のゲート５０８Ｂの両側の半
導体基板５００の表面にＬＤＤ構造のソース／ドレイン
領域５７４を形成することにより、セルアレイ領域及び
周辺回路領域のトランジスタを完成する。以降の工程は
通常のＣＭＯＳ形成工程に従う。
れば、ＬＤＤイオン注入層５４０が形成された半導体基
板の全面にＣＶＤによる絶縁層、例えば酸化層を形成し
た後、これを異方性蝕刻してゲートパターン５５０及び
周辺回路用のゲート５０８Ｂの側壁に各々スペーサ５６
２、５６４を形成する。次いで、スペーサ５６２、５６
４、ゲートパターン５５０及び周辺回路用のゲート５０
８Ｂをイオン注入マスクとして第２導電形の不純物イオ
ン５７０、例えば、Ａｓイオンを注入した後、後続熱処
理工程を通して周辺回路用のゲート５０８Ｂの両側の半
導体基板５００の表面にＬＤＤ構造のソース／ドレイン
領域５７４を形成することにより、セルアレイ領域及び
周辺回路領域のトランジスタを完成する。以降の工程は
通常のＣＭＯＳ形成工程に従う。
【００３７】以上、本発明を具体的な実施の形態に基づ
き詳しく説明したが、本発明は前述した実施の形態に限
定されることなく、本発明の技術的思想の範囲内で当分
野で通常の知識を有する者により多様な変形が可能であ
る。
き詳しく説明したが、本発明は前述した実施の形態に限
定されることなく、本発明の技術的思想の範囲内で当分
野で通常の知識を有する者により多様な変形が可能であ
る。
【００３８】
【発明の効果】前述したように、本発明は、セルアレイ
領域でソース／ドレイン領域とフローティングゲートと
がオーバーラップされる部分にゲート酸化膜より厚い酸
化膜よりなるバーズビーク領域を形成しているので、γ
d に直接影響を与えるドレイン領域のオーバーラップキ
ャパシタンスＣd を減少させる効果が得られる。
領域でソース／ドレイン領域とフローティングゲートと
がオーバーラップされる部分にゲート酸化膜より厚い酸
化膜よりなるバーズビーク領域を形成しているので、γ
d に直接影響を与えるドレイン領域のオーバーラップキ
ャパシタンスＣd を減少させる効果が得られる。
【００３９】また、周辺回路用トランジスタの製造時、
ＬＤＤイオン注入層を形成するためのイオン注入工程時
にＬＤＤイオン注入遮断用酸化膜により不純物がセルア
レイ領域に注入されることが遮断されるので、従来の技
術と同様にセルアレイ領域にＬＤＤイオン注入層を形成
するための不純物がイオン注入されることを防止するた
めの別のフォトレジストパターンの形成が不用である。
そして、本発明によれば、工程を単純化し、セルのプロ
グラム特性を向上させことが出来る。
ＬＤＤイオン注入層を形成するためのイオン注入工程時
にＬＤＤイオン注入遮断用酸化膜により不純物がセルア
レイ領域に注入されることが遮断されるので、従来の技
術と同様にセルアレイ領域にＬＤＤイオン注入層を形成
するための不純物がイオン注入されることを防止するた
めの別のフォトレジストパターンの形成が不用である。
そして、本発明によれば、工程を単純化し、セルのプロ
グラム特性を向上させことが出来る。
【図１】本発明の望ましい実施の形態による不揮発性メ
モリ装置のセルアレイ領域の要部及び周辺回路領域の要
部を示す断面図である。
モリ装置のセルアレイ領域の要部及び周辺回路領域の要
部を示す断面図である。
【図２】本発明の望ましい実施の形態による不揮発性メ
モリ装置の製造方法を説明するための断面図である（そ
の１）。
モリ装置の製造方法を説明するための断面図である（そ
の１）。
【図３】本発明の望ましい実施の形態による不揮発性メ
モリ装置の製造方法を説明するための断面図である（そ
の２）。
モリ装置の製造方法を説明するための断面図である（そ
の２）。
【図４】本発明の望ましい実施の形態による不揮発性メ
モリ装置の製造方法を説明するための断面図である（そ
の３）。
モリ装置の製造方法を説明するための断面図である（そ
の３）。
【図５】本発明の望ましい実施の形態による不揮発性メ
モリ装置の製造方法を説明するための断面図である（そ
の４）。
モリ装置の製造方法を説明するための断面図である（そ
の４）。
【図６】本発明の望ましい実施の形態による不揮発性メ
モリ装置の製造方法を説明するための断面図である（そ
の５）。
モリ装置の製造方法を説明するための断面図である（そ
の５）。
【図７】本発明の望ましい実施の形態による不揮発性メ
モリ装置の製造方法を説明するための断面図である（そ
の６）。
モリ装置の製造方法を説明するための断面図である（そ
の６）。
【図８】本発明の望ましい実施の形態による不揮発性メ
モリ装置の製造方法を説明するための断面図である（そ
の７）。
モリ装置の製造方法を説明するための断面図である（そ
の７）。
【図９】従来の不揮発性メモリセルの断面図である。
【図１０】ＮＯＲ形不揮発性メモリ装置の一例を部分的
に示す回路図である。
に示す回路図である。
【図１１】不揮発性メモリセルアレイの各動作条件を例
示する図である。
示する図である。
【図１２】ＮＯＲ形不揮発性メモリセルのプログラム後
及び消去後のスレショルド電圧の変化を示すグラフであ
る。
及び消去後のスレショルド電圧の変化を示すグラフであ
る。
【図１３】図９の不揮発性メモリセルの等価回路図であ
る。
る。
【図１４】従来のＮＯＲ形不揮発性メモリ装置の非選択
セルにおけるドレイン電圧による漏れ電流の現像を示す
グラフである。
セルにおけるドレイン電圧による漏れ電流の現像を示す
グラフである。
４００ Ｐ形の半導体基板 ４０２ ゲート酸化膜 ４０４ フローティングゲート ４０６ 層間絶縁膜 ４０８ コントロールゲート ４１２ ソース／ドレイン領域 ４１４ バーズビーク領域 ４２２ ゲート酸化膜 ４２４ ソース／ドレイン領域 ４２８ 周辺回路用ゲート ５００ 半導体基板 ５０２、５０３ 絶縁膜 ５０２Ａ ゲート酸化膜 ５０３Ａ ゲート酸化膜 ５０４ 第１導電層パターン ５０４Ａ フローティングゲート ５０６ 層間絶縁膜パターン ５０６Ａ 層間絶縁膜パターン ５０８ 第２導電層 ５０８Ａ コントロールゲート ５０８Ｂ 周辺回路用のゲート ５１０ 第１フォトレジストパターン ５１２ Ｎ形の不純物イオン ５１４ ＬＤＤイオン注入遮断用酸化膜 ５１５ 酸化薄膜 ５１８ バーズビーク領域 ５２０ 第２フォトレジストパターン ５２２ 第１導電形の不純物イオン ５３０ イオン注入層 ５３２ ソース／ドレイン領域 ５４０ ＬＤＤイオン注入層 ５５０ ゲートパターン ５６２、５６４ スペーサ ５７０ 第２導電形の不純物イオン ５７４ ソース／ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (22)
- 【請求項１】 複数のメモリセルが二次元的に配列され
たセルアレイ領域と前記メモリセルを駆動させるための
周辺回路領域とを含む不揮発性メモリ装置において、 前記メモリセルは、 第１導電形の半導体基板と、 前記半導体基板の主表面にチャンネル領域を介して相互
離隔されている第２導電形のソース／ドレイン領域と、 前記チャンネル領域の上部に形成されたゲート酸化膜
と、 前記ゲート酸化膜上に形成されたフローティングゲート
と、 前記フローティングゲートの上部に形成された層間絶縁
膜と、 前記層間絶縁膜上に形成されたコントロールゲートと、 前記ソース／ドレイン領域と前記フローティングゲート
との間に形成され、前記ゲート酸化膜より厚いバーズビ
ーク領域と、 を備えたことを特徴とする不揮発性メモリ装置。 - 【請求項２】 前記バーズビーク領域は、１００〜１０
００オングストロームの厚さを有する酸化膜よりなるこ
とを特徴とする請求項１に記載の不揮発性メモリ装置。 - 【請求項３】 前記層間絶縁膜は、ＯＮＯ膜よりなるこ
とを特徴とする請求項１又は２のいずれかに記載の不揮
発性メモリ装置。 - 【請求項４】 前記フローティングゲートとソース／ド
レイン領域とは部分的にオーバーラップされており、前
記バーズビーク領域は前記オーバーラップされた領域内
に形成されることを特徴とする請求項１乃至３のいずれ
かに記載の不揮発性メモリ装置。 - 【請求項５】 前記周辺回路領域は、ＭＬＤＤ構造のソ
ース／ドレイン領域を有するトランジスタを含むことを
特徴とする請求項１乃至４のいずれかに記載の不揮発性
メモリ装置。 - 【請求項６】 第１導電形の半導体基板上に活性領域と
非活性領域とを限定する工程と、 前記半導体基板の活性領域上に絶縁膜を形成する工程
と、 前記絶縁膜上に第１導電層、層間絶縁膜及び第２導電層
を順次に形成する工程と、 前記第２導電層上に第１フォトレジストパターンを形成
する工程と、 前記第１フォトレジストパターンを蝕刻マスクとして前
記第２導電層、層間絶縁膜、第１導電層及び絶縁膜をパ
タニングして前記活性領域の所定の領域上にゲート酸化
膜、フローティングゲート、層間絶縁膜パターン及びコ
ントロールゲートが順次に積層されているゲートパター
ンを形成すると同時に前記ゲートパターンの両側の活性
領域を露出させる工程と、 前記露出された活性領域にソース／ドレイン領域の形成
のための第２導電形の不純物イオンを注入する工程と、 前記第１フォトレジストパターンを除去する工程と、 前記露出された活性領域上に前記ゲート酸化膜より厚い
ＬＤＤイオン注入遮断用酸化膜を形成する工程と、 前記ゲートパターンの側壁に絶縁膜よりなるスペーサを
形成する工程と、 を含むことを特徴とする不揮発性メモリ装置の製造方
法。 - 【請求項７】 前記ＬＤＤイオン注入遮断用酸化膜を形
成した後に前記ＬＤＤイオン注入遮断用酸化膜をマスク
として結果物の全面に不純物イオンを注入する工程をさ
らに含むことを特徴とする請求項６に記載の不揮発性メ
モリ装置の製造方法。 - 【請求項８】 前記第１導電層及び第２導電層は、ポリ
シリコン層よりなることを特徴とする請求項６又は７の
いずれかに記載の不揮発性メモリ装置の製造方法。 - 【請求項９】 前記層間絶縁膜は、ＯＮＯ膜よりなるこ
とを特徴とする請求項６乃至８のいずれかに記載の不揮
発性メモリ装置の製造方法。 - 【請求項１０】 前記ＬＤＤイオン注入遮断用酸化膜
は、前記第１フォトレジストパターンが除去された結果
物を熱酸化させて形成することを特徴とする請求項６乃
至９のいずれかに記載の不揮発性メモリ装置の製造方
法。 - 【請求項１１】 前記ＬＤＤイオン注入遮断用酸化膜
は、１００〜１０００オングストロームの厚さに形成す
ることを特徴とする請求項６乃至１０のいずれかに記載
の不揮発性メモリ装置の製造方法。 - 【請求項１２】 セルアレイ領域と周辺回路領域とを含
む第１導電形の半導体基板上に活性領域と非活性領域と
を限定する工程と、 前記活性領域上に絶縁膜を形成する工程と、 前記セルアレイ領域の絶縁膜上に第１導電層及び層間絶
縁膜を順次に形成する工程と、 前記セルアレイ領域の層間絶縁膜及び周辺回路領域の絶
縁膜上に第２導電層を形成する工程と、 前記セルアレイ領域で前記第２導電層、層間絶縁膜、第
1 導電層及び絶縁膜をパタニングして下部からゲート酸
化膜、フローティングゲート、層間絶縁膜パターン及び
コントロールゲートが順次に積層されているゲートパタ
ーンを形成すると同時に前記ゲートパターンの両側の活
性領域を露出させる工程と、 前記セルアレイ領域の前記露出された活性領域にソース
／ドレイン領域の形成のための第２導電形の不純物イオ
ンを注入してイオン注入層を形成する工程と、 前記周辺回路領域で前記第２導電層及び絶縁膜をパタニ
ングして周辺回路用のゲート及びゲート絶縁膜を形成す
る工程と、 前記露出された活性領域のうち前記セルアレイ領域の活
性領域に前記絶縁膜より厚いＬＤＤイオン注入遮断用酸
化膜を形成する工程と、 前記ＬＤＤイオン注入遮断用酸化膜が露出された状態で
結果物上に第２導電形の低濃度不純物イオンを注入して
前記周辺回路領域にＬＤＤイオン注入層を形成する工程
と、 前記ゲートパターン及び周辺回路用のゲートの側壁にス
ペーサを形成する工程と、 前記結果物上に第２導電形の高濃度不純物イオンを注入
して前記周辺回路領域にＬＤＤ構造のソース／ドレイン
領域を形成する工程と、 を含むことを特徴とする不揮発性メモリ装置の製造方
法。 - 【請求項１３】 前記絶縁膜は、熱酸化膜よりなること
を特徴とする請求項１２に記載の不揮発性メモリ装置の
製造方法。 - 【請求項１４】 前記第１導電層は、ポリシリコン層よ
りなることを特徴とする請求項１２又は１３のいずれか
に記載の不揮発性メモリ装置の製造方法。 - 【請求項１５】 前記層間絶縁膜は、ＯＮＯ膜よりなる
ことを特徴とする請求項１２乃至１４のいずれかに記載
の不揮発性メモリ装置の製造方法。 - 【請求項１６】 前記第２導電層は、ポリシリコン層よ
りなることを特徴とする請求項１２乃至１５のいずれか
に記載の不揮発性メモリ装置の製造方法。 - 【請求項１７】 前記ゲートパターンを形成する工程
は、前記第２導電層の形成された結果物上にセルアレイ
領域の一部と周辺回路領域を覆うフォトレジストパター
ンとを形成する工程と、前記フォトレジストパターンを
蝕刻マスクとして前記第２導電層、層間絶縁膜、第１導
電層及び絶縁膜を自己整合的に蝕刻してゲートパターン
を形成する工程と、を含むことを特徴とする請求項１２
乃至１６のいずれかに記載の不揮発性メモリ装置の製造
方法。 - 【請求項１８】 前記セルアレイ領域のソース／ドレイ
ン領域の形成のための不純物イオンの注入工程は、前記
ゲートパターンの形成に使われたフォトレジストパター
ンが残っている状態で行なうことを特徴とする請求項１
７に記載の不揮発性メモリ装置の製造方法。 - 【請求項１９】 前記セルアレイ領域のソース／ドレイ
ン領域の形成のための不純物イオンの注入工程は、前記
ゲートパターンの形成に使われたフォトレジストパター
ンを除去してから行なうことを特徴とする請求項１７に
記載の不揮発性メモリ装置の製造方法。 - 【請求項２０】 前記ＬＤＤイオン注入遮断用酸化膜
は、前記イオン注入層の形成された結果物を熱酸化させ
て形成することを特徴とする請求項１２乃至１９のいず
れかに記載の不揮発性メモリ装置の製造方法。 - 【請求項２１】 前記ＬＤＤイオン注入遮断用酸化膜
は、１００〜１０００オングストロームの厚さに形成す
ることを特徴とする請求項１２乃至２０のいずれかに記
載の不揮発性メモリ装置の製造方法。 - 【請求項２２】 前記ＬＤＤイオン注入層を形成する工
程において、前記第２導電形の低濃度不純物イオンは、
前記不純物イオンが前記ＬＤＤイオン注入遮断用酸化膜
を通過しない程度のエネルギで注入されることを特徴と
する請求項１２乃至２１のいずれかに記載の不揮発性メ
モリ装置の製造方法。
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