JP2811786B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、チャネル膜に多結晶シリコンを用いたスタ
ガー構造の薄膜トランジスタ（TFT）に関し、詳しくは
チャネル膜の平面形状の改良に関する。
ガー構造の薄膜トランジスタ（TFT）に関し、詳しくは
チャネル膜の平面形状の改良に関する。
従来、TFT低温プロセス等に適用されるスタガー構造
を備えた多結晶シリコン薄膜トランジスタ構造は、第５
図（ａ）に示すように、石英ガラス，ハードガラス等の
透明絶縁基板１上に相離間して形成されたリン・ドープ
のソース膜２及びドレイン膜３と、そのソース膜２とド
レイン膜３との間に重なり余裕をもったアンドープの多
結晶シリコン膜たるチャネル膜４と、チャネル膜４上に
MOS（MIS）部を形成すべき絶縁膜たる薄いシリコン酸化
膜５及びＮ型高濃度の多結晶シリコンなどのゲート電極
６と、ソース膜２及びドレイン膜３にコンタクトホール
を介して導電接触するアルミニウムのソース電極７及び
透明電極としての両素電極（ドレイン電極）８と、を備
えるものである。
を備えた多結晶シリコン薄膜トランジスタ構造は、第５
図（ａ）に示すように、石英ガラス，ハードガラス等の
透明絶縁基板１上に相離間して形成されたリン・ドープ
のソース膜２及びドレイン膜３と、そのソース膜２とド
レイン膜３との間に重なり余裕をもったアンドープの多
結晶シリコン膜たるチャネル膜４と、チャネル膜４上に
MOS（MIS）部を形成すべき絶縁膜たる薄いシリコン酸化
膜５及びＮ型高濃度の多結晶シリコンなどのゲート電極
６と、ソース膜２及びドレイン膜３にコンタクトホール
を介して導電接触するアルミニウムのソース電極７及び
透明電極としての両素電極（ドレイン電極）８と、を備
えるものである。
チャネル膜４は第５図（ｂ）に示す如くソース膜２と
ドレイン膜３の上に跨がって形成されており、その平面
形状はソース膜２又はドレイン膜３の相対向する内端縁
の長さＷに比して狭く、細幅寸法ｗの等幅状とされてい
る。これは、チャネル膜形成用マスクのマスクずれを考
慮して、第５図における上下方向にマスクずれが発生し
た場合でも、形成されるチャネル反転層の実効チャネル
幅が必ず細幅寸法ｗとなることを保証し、オン抵抗ない
しオン電流値のバラつきを抑えるためである。
ドレイン膜３の上に跨がって形成されており、その平面
形状はソース膜２又はドレイン膜３の相対向する内端縁
の長さＷに比して狭く、細幅寸法ｗの等幅状とされてい
る。これは、チャネル膜形成用マスクのマスクずれを考
慮して、第５図における上下方向にマスクずれが発生し
た場合でも、形成されるチャネル反転層の実効チャネル
幅が必ず細幅寸法ｗとなることを保証し、オン抵抗ない
しオン電流値のバラつきを抑えるためである。
一方、かかる構造の薄膜トランジスタ（TFT）におけ
るチャネル膜４を得るまでのプロセスは、まず第６図
（ａ）に示す如く、例えばハードガラス等の透明絶縁基
板１上に低圧CVD法あるいはイオン打込み法などにより
リン・ドープの多結晶シリコン膜を被覆してから、その
膜をパターニング，エッチングにより相離間したソース
膜２及びドレイン膜３を形成する。次に、第６図（ｂ）
に示すように、ソース膜２及びドレイン膜３上に多結晶
シリコン４′を全面被覆した後、第６図（ｃ）に示すよ
うに、レジスト塗布，パターニングによってソース膜２
及びドレイン膜３の上部に側面が位置するレジストパタ
ーン９を形成する。この後、第６図（ｄ）に示すよう
に、CF4によるプラズマエッチングにより多結晶シリコ
ン膜４′の露出領域を除去し、下層のソース膜２及びド
レイン膜３を露出させ、しかる後第６図（ｅ）に示すよ
うに、通常のレジスト除去工程（O2プラズマ，熱硫酸）
でレジストパターン９を除去し、チャネル膜４を得る。
るチャネル膜４を得るまでのプロセスは、まず第６図
（ａ）に示す如く、例えばハードガラス等の透明絶縁基
板１上に低圧CVD法あるいはイオン打込み法などにより
リン・ドープの多結晶シリコン膜を被覆してから、その
膜をパターニング，エッチングにより相離間したソース
膜２及びドレイン膜３を形成する。次に、第６図（ｂ）
に示すように、ソース膜２及びドレイン膜３上に多結晶
シリコン４′を全面被覆した後、第６図（ｃ）に示すよ
うに、レジスト塗布，パターニングによってソース膜２
及びドレイン膜３の上部に側面が位置するレジストパタ
ーン９を形成する。この後、第６図（ｄ）に示すよう
に、CF4によるプラズマエッチングにより多結晶シリコ
ン膜４′の露出領域を除去し、下層のソース膜２及びド
レイン膜３を露出させ、しかる後第６図（ｅ）に示すよ
うに、通常のレジスト除去工程（O2プラズマ，熱硫酸）
でレジストパターン９を除去し、チャネル膜４を得る。
ところが、薄い多結晶シリコン膜４′をCF4によるプ
ラズマエッチングでチャネル膜４を得る工程（第６図
（ｄ））においては、ソース膜２及びドレイン膜３を残
す必要性から、両膜2,3のエッチ途中でプラズマエッチ
ングを適度に終了させなければならないが、シリコンと
CF4の反応生成物（フッ化ケイ素化合物）10が、エッチ
ングマスクたるレジスト９の側面に付着してしまう。こ
の付着した反応生成物10は第６図（ｅ）の通常のレジス
ト除去工程（O2プラズマ，熱硫酸）によってもはなはだ
除去困難で、チャネル４の表面にそのまま残滓として付
着し、MOS界面の異常としてトランジスタ特性の劣化を
まねていた。
ラズマエッチングでチャネル膜４を得る工程（第６図
（ｄ））においては、ソース膜２及びドレイン膜３を残
す必要性から、両膜2,3のエッチ途中でプラズマエッチ
ングを適度に終了させなければならないが、シリコンと
CF4の反応生成物（フッ化ケイ素化合物）10が、エッチ
ングマスクたるレジスト９の側面に付着してしまう。こ
の付着した反応生成物10は第６図（ｅ）の通常のレジス
ト除去工程（O2プラズマ，熱硫酸）によってもはなはだ
除去困難で、チャネル４の表面にそのまま残滓として付
着し、MOS界面の異常としてトランジスタ特性の劣化を
まねていた。
このような反応生成物によるチャネル膜４の表面汚染
を防止する策としては次の製造方法が提案された。
を防止する策としては次の製造方法が提案された。
まず、第７図（ａ）に示すように、レジストパターン
20をソース膜２及びドレイン膜３上に形成するが、この
レジストパターン20はその側面20aがソース膜２及びド
レイン膜３の外側段差2a,3aまで含めて両膜2,3を完全に
被覆するように形成する。次に、第７図（ｂ）に示すよ
うに、CF4によるプラズマエッチングを施し、多結晶シ
リコン膜４′の露出領域４′ａを除去する。このプラズ
マエッチング工程は多結晶シリコン膜４′のエッチ途中
で終了せずに、基板１の表面が完全に露出するまで行な
われ、引き続き若干のオーバエッチを施す。このプラズ
マエッチング工程においては、エッチングされる多結晶
シリコン膜４′のシリコンとエッチャントとしてのCF4
が反応してフッ化ケイ素化合物とみられる反応生成物が
発生するが、多結晶シリコン膜４′の露出領域４′ａの
エッチング途中でプラズマエッチングを終了するもので
なく、その露出領域の完全除去後にオーバエッチが施さ
れるから、それ以前に生じた反応生成物は一掃される。
したがって、オーバエッチの施行後ではレジストパター
ン20の側面等に反応生成物の付着が起こらない。
20をソース膜２及びドレイン膜３上に形成するが、この
レジストパターン20はその側面20aがソース膜２及びド
レイン膜３の外側段差2a,3aまで含めて両膜2,3を完全に
被覆するように形成する。次に、第７図（ｂ）に示すよ
うに、CF4によるプラズマエッチングを施し、多結晶シ
リコン膜４′の露出領域４′ａを除去する。このプラズ
マエッチング工程は多結晶シリコン膜４′のエッチ途中
で終了せずに、基板１の表面が完全に露出するまで行な
われ、引き続き若干のオーバエッチを施す。このプラズ
マエッチング工程においては、エッチングされる多結晶
シリコン膜４′のシリコンとエッチャントとしてのCF4
が反応してフッ化ケイ素化合物とみられる反応生成物が
発生するが、多結晶シリコン膜４′の露出領域４′ａの
エッチング途中でプラズマエッチングを終了するもので
なく、その露出領域の完全除去後にオーバエッチが施さ
れるから、それ以前に生じた反応生成物は一掃される。
したがって、オーバエッチの施行後ではレジストパター
ン20の側面等に反応生成物の付着が起こらない。
次に第７図（ｃ）に示すように、レジストパターン20
を通常の方法（O2プラズマ，熱硫酸）で除去し、ソース
膜２及びドレイン膜３の外側段差2a,3a上にも外側段差
被覆部４″ａを有するチャネル膜４″が得られる。この
チャネル膜４″の表面には反応生成物の残滓が付着して
おらず、清浄なMOS界面が得られる。このため、MOS界面
汚染によるトランジスタの特性劣化の問題が解消され
る。
を通常の方法（O2プラズマ，熱硫酸）で除去し、ソース
膜２及びドレイン膜３の外側段差2a,3a上にも外側段差
被覆部４″ａを有するチャネル膜４″が得られる。この
チャネル膜４″の表面には反応生成物の残滓が付着して
おらず、清浄なMOS界面が得られる。このため、MOS界面
汚染によるトランジスタの特性劣化の問題が解消され
る。
このようにして製造された薄膜トランジスタの断面構
造を第８図（ａ）に、またその平面構造を第６図（ｂ）
に夫々示すが、ソース膜２及びドレイン膜３をその露出
領域がない状態でチャネル膜４″が被覆しているため、
新たな問題点が発生する。
造を第８図（ａ）に、またその平面構造を第６図（ｂ）
に夫々示すが、ソース膜２及びドレイン膜３をその露出
領域がない状態でチャネル膜４″が被覆しているため、
新たな問題点が発生する。
即ち、チャネル膜４″のアライメント精度のバラつき
により、チャネル膜４″は第８図（ｂ）に示す正規の位
置に対して第９図に示すように実効チャネル長Ｌの直角
方向へずれることがある。ここで、チャネル膜４″の幅
寸法をW1とし、はみ出し幅をd1,d2とすれば、W1＝Ｗ＋d
1＋d2の関係式が常に成立しているが、アライメント精
度のバラつきで、d1≠d2の不斉一が不可避的に生じる。
例えば第９図に示すように、d1＜d2のようにアライメン
トされると、はみ出し幅d2の領域４″ａには膨出したチ
ャネル反転層が形成されると共に、ソース膜２又はドレ
イン膜３のコーナエッジに電界集中が発生する。このた
め、オン電流容量のバラつきが生じてしまい、薄膜トラ
ンジスタの歩留りの低下を招いていた。
により、チャネル膜４″は第８図（ｂ）に示す正規の位
置に対して第９図に示すように実効チャネル長Ｌの直角
方向へずれることがある。ここで、チャネル膜４″の幅
寸法をW1とし、はみ出し幅をd1,d2とすれば、W1＝Ｗ＋d
1＋d2の関係式が常に成立しているが、アライメント精
度のバラつきで、d1≠d2の不斉一が不可避的に生じる。
例えば第９図に示すように、d1＜d2のようにアライメン
トされると、はみ出し幅d2の領域４″ａには膨出したチ
ャネル反転層が形成されると共に、ソース膜２又はドレ
イン膜３のコーナエッジに電界集中が発生する。このた
め、オン電流容量のバラつきが生じてしまい、薄膜トラ
ンジスタの歩留りの低下を招いていた。
本発明は上記問題点を解決するものであり、その課題
は、チャネル膜の平面形状を改良することにより、チャ
ネル膜自体のプラズマエッチングによるパターニングの
際における反応生成物のチャネル膜への付着を極力防止
することは勿論のこと、不可避的に生じるアライメント
精度のバラつきに対しても、チャネル反転層の実効チャ
ネル長さ及び実効チャネル幅にバラつきがなく、オン電
流容量のバラつきのない薄膜トランジスタを提供するこ
とにある。
は、チャネル膜の平面形状を改良することにより、チャ
ネル膜自体のプラズマエッチングによるパターニングの
際における反応生成物のチャネル膜への付着を極力防止
することは勿論のこと、不可避的に生じるアライメント
精度のバラつきに対しても、チャネル反転層の実効チャ
ネル長さ及び実効チャネル幅にバラつきがなく、オン電
流容量のバラつきのない薄膜トランジスタを提供するこ
とにある。
〔課題を解決するための手段〕 本発明は、基板上に形成された薄膜トランジスタにお
いて、 前記基板上に島状に互いに離間形成された第１シリコ
ン膜からなる第１領域及び第２領域と、前記第１領域及
び第２領域に接して、且つ前記第１領域及び第２領域の
間に形成された第２シリコン薄膜とを具備し、 前記第２シリコン薄膜は、チャネルとなる領域を有す
る等幅状の第３領域と、前記第３領域の両端に連結され
て、且つ前記第３領域よりも広い幅からなる第４領域か
らなり、前記第３領域は前記第１及び第２領域の内端縁
の一部に重なるように延在され、前記第３領域と前記第
３領域に連結された前記第４領域との切り替わりは前記
第１及び第２領域上にあることを特徴とする。
いて、 前記基板上に島状に互いに離間形成された第１シリコ
ン膜からなる第１領域及び第２領域と、前記第１領域及
び第２領域に接して、且つ前記第１領域及び第２領域の
間に形成された第２シリコン薄膜とを具備し、 前記第２シリコン薄膜は、チャネルとなる領域を有す
る等幅状の第３領域と、前記第３領域の両端に連結され
て、且つ前記第３領域よりも広い幅からなる第４領域か
らなり、前記第３領域は前記第１及び第２領域の内端縁
の一部に重なるように延在され、前記第３領域と前記第
３領域に連結された前記第４領域との切り替わりは前記
第１及び第２領域上にあることを特徴とする。
かかるチャネル膜の形状によれば、実効チャネル長さ
方向に対して直角方向にアライメント精度のバラつきが
生じた場合、ソース膜又はドレイン膜の内端縁の長さに
比して狭い等幅状連結部によって形成されるチャネル反
転層の実効チャネル幅のバラつきは生じない。また、実
効チャネル長方向にアライメント精度のバラつきが生じ
た場合、拡大被覆部の内端縁が重合せ部の長さだけソー
ス膜又はドレイン膜の内端縁から逃げており、それから
はみ出ないことから、形成されるチャネル反転層の実効
チャネル長方向については常に均一のチャネル幅を有し
ている。このため、チャネル反転層はソース膜とドレイ
ン膜との間隔たる実効チャネル長と等幅状連結部の幅寸
法たる実効チャネル幅とを必ず有するので、オン電流容
量のアライメント精度依頼性を解消することができる。
一方、ソース膜及びドレイン膜の内端縁側に沿う局部的
領域が拡大被覆部で覆われていないが、この露出領域は
被覆領域に比して相対的に小面積を占めるだけであるか
ら、チャネル膜自体のプラズマエッチングによるパター
ニング工程では反応生成物の付着のおそれは少なく、エ
ッチング後のレジスト除去で殆ど完全に一掃される。
方向に対して直角方向にアライメント精度のバラつきが
生じた場合、ソース膜又はドレイン膜の内端縁の長さに
比して狭い等幅状連結部によって形成されるチャネル反
転層の実効チャネル幅のバラつきは生じない。また、実
効チャネル長方向にアライメント精度のバラつきが生じ
た場合、拡大被覆部の内端縁が重合せ部の長さだけソー
ス膜又はドレイン膜の内端縁から逃げており、それから
はみ出ないことから、形成されるチャネル反転層の実効
チャネル長方向については常に均一のチャネル幅を有し
ている。このため、チャネル反転層はソース膜とドレイ
ン膜との間隔たる実効チャネル長と等幅状連結部の幅寸
法たる実効チャネル幅とを必ず有するので、オン電流容
量のアライメント精度依頼性を解消することができる。
一方、ソース膜及びドレイン膜の内端縁側に沿う局部的
領域が拡大被覆部で覆われていないが、この露出領域は
被覆領域に比して相対的に小面積を占めるだけであるか
ら、チャネル膜自体のプラズマエッチングによるパター
ニング工程では反応生成物の付着のおそれは少なく、エ
ッチング後のレジスト除去で殆ど完全に一掃される。
更に、重合せ部との間に欠損部を設けてソース膜及び
ドレイン膜の内側コーナ部を隠す張出被覆部を拡大被覆
部に形成した場合には、実効チャネル長方向にアライメ
ント精度のバラつきが生じ、張出被覆部がソース膜又は
ドレイン膜の内端縁よりはみ出したとしても、欠損部が
実効チャネル幅の拡大を防止する。また張出被覆部の存
在によりソース膜又はドレイン膜の露出領域が大幅に減
少する。そしてその露出領域は欠損部の一部だけであ
る。
ドレイン膜の内側コーナ部を隠す張出被覆部を拡大被覆
部に形成した場合には、実効チャネル長方向にアライメ
ント精度のバラつきが生じ、張出被覆部がソース膜又は
ドレイン膜の内端縁よりはみ出したとしても、欠損部が
実効チャネル幅の拡大を防止する。また張出被覆部の存
在によりソース膜又はドレイン膜の露出領域が大幅に減
少する。そしてその露出領域は欠損部の一部だけであ
る。
次に、本発明の実施例を添付図面に基づいて説明す
る。
る。
第１図（ａ）は本発明の第１実施例に係る薄膜トラン
ジスタの構造を示す断面図で、第１図（ｂ）は同構造の
平面図である。なお、第１図において第８図に示す部分
と同一部分には同一参照符号を付し、その説明は省略す
る。
ジスタの構造を示す断面図で、第１図（ｂ）は同構造の
平面図である。なお、第１図において第８図に示す部分
と同一部分には同一参照符号を付し、その説明は省略す
る。
この実施例におけるチャネル膜14は、ソース膜２及び
ドレイン膜３をほぼ全面的に覆う左右一対の拡大被覆部
12,13と、これらを連結する細幅の等幅状連結部15とか
ら構成されている。等幅状連結部15は、その幅がソース
膜２及びドレイン膜３の相対向する内端縁2a,3aの長さ
とチャネル膜14自体の合せ余裕の２倍の長さとの差より
も狭く設定されており、ソース膜２及びドレイン膜３に
重なりこれを覆う重合せ部15a,15bと、その中間に延在
する実効チャネル部15cとからなる。一方、拡大被覆部1
2,13はソース膜２及びドレイン膜３の外側段差2b,3bま
で被覆しているが、内端縁2a,3bの近傍の小領域は露出
されている。即ち、重合せ部15a,15bの長さ分について
内端縁2a,3aに沿う領域が非被覆領域12a,13aとされてい
る。
ドレイン膜３をほぼ全面的に覆う左右一対の拡大被覆部
12,13と、これらを連結する細幅の等幅状連結部15とか
ら構成されている。等幅状連結部15は、その幅がソース
膜２及びドレイン膜３の相対向する内端縁2a,3aの長さ
とチャネル膜14自体の合せ余裕の２倍の長さとの差より
も狭く設定されており、ソース膜２及びドレイン膜３に
重なりこれを覆う重合せ部15a,15bと、その中間に延在
する実効チャネル部15cとからなる。一方、拡大被覆部1
2,13はソース膜２及びドレイン膜３の外側段差2b,3bま
で被覆しているが、内端縁2a,3bの近傍の小領域は露出
されている。即ち、重合せ部15a,15bの長さ分について
内端縁2a,3aに沿う領域が非被覆領域12a,13aとされてい
る。
このような形状のチャネル膜14を有する構造において
は、例えば第２図（ａ）の矢印方向（実効チャネル長方
向の直角方向）にアライメント精度のバラツキによりず
れが生じた場合でも、等幅状連結部15の幅寸法がソース
膜２及びドレイン膜３の幅寸法よりも狭いので、等幅状
連結部15の一部がソース膜２及びドレイン膜３の幅外に
はみ出さない。したがって斜線で図示する領域の実効チ
ャネル部15cにのみチャネル長及びチャネル幅の不変な
チャネル反転層が形成される。また、例えば第２図
（ｂ）の矢印方向（実効チャネル長方向）にずれた場合
でも、非被覆領域12a,13aの存在により、拡大被覆部14
の内端縁はソース膜２の内端縁2aよりはみ出さない。こ
のため、斜線で示す領域の実効チャネル部15cの幅寸法
はその長さ方向について常に均一である。したがって、
通常のアライメント精度のバラつきが製造プロセス（チ
ャネル膜14のパターニング工程）で不可避的に発生して
も、かかる形状のチャネル膜14であれば、そのバラつき
が実効チャネル部の長さ及び幅寸法のバラつきを惹起さ
せることはない。換言すれば、このチャネル膜14の形状
がアライメント精度のバラつきと実効チャネル部の形状
バラつきとの因果関係を断つ機能を有する。したがっ
て、アライメント精度のバラつきがあっても、オン電流
容量のバラつきが抑制されたトランジスタが得られる。
は、例えば第２図（ａ）の矢印方向（実効チャネル長方
向の直角方向）にアライメント精度のバラツキによりず
れが生じた場合でも、等幅状連結部15の幅寸法がソース
膜２及びドレイン膜３の幅寸法よりも狭いので、等幅状
連結部15の一部がソース膜２及びドレイン膜３の幅外に
はみ出さない。したがって斜線で図示する領域の実効チ
ャネル部15cにのみチャネル長及びチャネル幅の不変な
チャネル反転層が形成される。また、例えば第２図
（ｂ）の矢印方向（実効チャネル長方向）にずれた場合
でも、非被覆領域12a,13aの存在により、拡大被覆部14
の内端縁はソース膜２の内端縁2aよりはみ出さない。こ
のため、斜線で示す領域の実効チャネル部15cの幅寸法
はその長さ方向について常に均一である。したがって、
通常のアライメント精度のバラつきが製造プロセス（チ
ャネル膜14のパターニング工程）で不可避的に発生して
も、かかる形状のチャネル膜14であれば、そのバラつき
が実効チャネル部の長さ及び幅寸法のバラつきを惹起さ
せることはない。換言すれば、このチャネル膜14の形状
がアライメント精度のバラつきと実効チャネル部の形状
バラつきとの因果関係を断つ機能を有する。したがっ
て、アライメント精度のバラつきがあっても、オン電流
容量のバラつきが抑制されたトランジスタが得られる。
第１図（ｂ）の正規の位置又は第２（ａ），（ｂ）の
ずれた位置においても、チャネル膜14の非被覆領域12a,
13aの総面積は常に一定であり、この総露出面積はソー
ス膜２及びドレイン膜３の被覆面積に比して僅かである
から、このチャネル膜14のプラズマエッチングによるパ
ターニング工程における反応生成物のレジストへの付着
量はきわめて少ない。このレジストに付着した微量の反
応生成物はその後のレジスト除去工程によってほぼ完全
に一掃される。したがって、MOS界面が清浄で特性・品
質の向上したトランジスタが得られる。
ずれた位置においても、チャネル膜14の非被覆領域12a,
13aの総面積は常に一定であり、この総露出面積はソー
ス膜２及びドレイン膜３の被覆面積に比して僅かである
から、このチャネル膜14のプラズマエッチングによるパ
ターニング工程における反応生成物のレジストへの付着
量はきわめて少ない。このレジストに付着した微量の反
応生成物はその後のレジスト除去工程によってほぼ完全
に一掃される。したがって、MOS界面が清浄で特性・品
質の向上したトランジスタが得られる。
第３図は本発明の第２実施例に係る薄膜トランジスタ
の構造を示す平面図である。
の構造を示す平面図である。
この実施例において第１実施例と異なる点は、チャネ
ル膜18の拡大被覆部12,13にはその内端縁側に張出被覆
部12a,13bが一体的に連結形成されており、この張出被
覆部12b,13bはソース膜２及びドレイン膜３の内端縁2a,
2b側のコーナ部を隠している。張出被覆部12b,13bと重
合せ部15a,15bとの間にはスリット状欠損部12c,13cが形
成されている。このスリット欠損部12c,13cの幅寸法は
微細加工限界に近い僅小の値に設定することが望まし
い。
ル膜18の拡大被覆部12,13にはその内端縁側に張出被覆
部12a,13bが一体的に連結形成されており、この張出被
覆部12b,13bはソース膜２及びドレイン膜３の内端縁2a,
2b側のコーナ部を隠している。張出被覆部12b,13bと重
合せ部15a,15bとの間にはスリット状欠損部12c,13cが形
成されている。このスリット欠損部12c,13cの幅寸法は
微細加工限界に近い僅小の値に設定することが望まし
い。
かかる形状のチャネル膜15によれば、第４図に示すよ
うに、アライメント精度のバラつきにより矢印方向にず
れた場合でも、第１実施例と同様に、形成されるチャネ
ル反転層の形状・寸法は不変であり、ソース膜２及びド
レイン膜３の露出領域（斜線で示す領域）の総面積も不
変である。スリット欠損部12a,13cの存在により実効チ
ャネル長方向にチャネル膜15がずれても、オン電流容量
のバラつきを生じさせない。また張出被覆部12b,13bの
存在によりソース膜２及びドレイン膜３の露出面積を第
１実施例の場合に比して減少させることができる。
うに、アライメント精度のバラつきにより矢印方向にず
れた場合でも、第１実施例と同様に、形成されるチャネ
ル反転層の形状・寸法は不変であり、ソース膜２及びド
レイン膜３の露出領域（斜線で示す領域）の総面積も不
変である。スリット欠損部12a,13cの存在により実効チ
ャネル長方向にチャネル膜15がずれても、オン電流容量
のバラつきを生じさせない。また張出被覆部12b,13bの
存在によりソース膜２及びドレイン膜３の露出面積を第
１実施例の場合に比して減少させることができる。
以上説明したように、本発明はチャネル膜の形状要素
としてソース膜及びドレイン膜の双方を覆う一対の拡大
被覆部とこれらを連結する等幅連結部とを有し、等幅状
連結部のうち重合せ部の長さ分についてソース膜及びド
レイン膜の内端縁に沿う領域だけ露出させた点に特徴を
有するものであるから、次の効果を奏する。
としてソース膜及びドレイン膜の双方を覆う一対の拡大
被覆部とこれらを連結する等幅連結部とを有し、等幅状
連結部のうち重合せ部の長さ分についてソース膜及びド
レイン膜の内端縁に沿う領域だけ露出させた点に特徴を
有するものであるから、次の効果を奏する。
細幅の等幅状連結部と非被覆領域の存在により、ア
ライメント精度のバラつきによっても、形成されるチャ
ネル反転層の形状・寸法が不変となるから、これに起因
するオン電流容量のバラつきを解消できる。換言すれ
ば、上記形状のチャネル膜がアライメント精度のバラつ
きを有効的に吸収すると言える。
ライメント精度のバラつきによっても、形成されるチャ
ネル反転層の形状・寸法が不変となるから、これに起因
するオン電流容量のバラつきを解消できる。換言すれ
ば、上記形状のチャネル膜がアライメント精度のバラつ
きを有効的に吸収すると言える。
非被覆領域の存在により、ソース膜及びドレイン膜
は完全には隠されていないが、その露出領域はきわめて
僅かであるから、当該チャネル膜のプラズマエッチング
によるパターニング工程において生じる反応生成物の付
着は僅小であるので、その後のレジスト除去と同時に充
分一掃され得る。したがって、MOS界面の汚染を解消す
ることができ、トランジスタ特性の向上に寄与する。
は完全には隠されていないが、その露出領域はきわめて
僅かであるから、当該チャネル膜のプラズマエッチング
によるパターニング工程において生じる反応生成物の付
着は僅小であるので、その後のレジスト除去と同時に充
分一掃され得る。したがって、MOS界面の汚染を解消す
ることができ、トランジスタ特性の向上に寄与する。
更に、拡大被覆部が重合せ部に対し欠損部をおいた
張出被覆部を有する場合には、欠損部の一部が露出する
だけであるから、上記の効果が一層顕著なものとな
る。
張出被覆部を有する場合には、欠損部の一部が露出する
だけであるから、上記の効果が一層顕著なものとな
る。
第１図（ａ）は本発明の第１実施例に係る薄膜トランジ
スタの構造を示す断面図で、第１図（ｂ）は同構造の平
面図である。 第２図（ａ），（ｂ）は同実施例においてアライメント
精度のバラつきによりチャネル膜がずれた状態を示す平
面図である。 第３図は本発明の第２実施例に係る薄膜トランジスタの
構造を示す平面図である。 第４図は同実施例においてアライメント精度のバラつき
によりチャネル膜がずれた状態を示す平面図である。 第５図（ａ）は従来の薄膜トランジスタの構造を示す断
面図で、第５図（ｂ）は同構造の平面図である。 第６図（ａ）乃至（ｅ）は同従来構造においてチャネル
膜を得るまでのプロセスを説明する断面図である。 第７図（ａ）乃至（ｃ）は同従来構造におけるチャネル
膜のパターニング工程を改良したプロセスを説明する断
面図である。 第８図（ａ）は同改良プロセスにより得られた薄膜トラ
ンジスタの構造を示す断面図で、第８図（ｂ）は同構造
の平面図である。 第９図は同改良プロセスにより得られた薄膜トランジス
タにおいてアライメント精度のバラつきによりチャネル
膜がずれた状態を示す平面図である。 〔符号の説明〕 １……透明絶縁基板、２……ソース膜、2a,3a……内端
縁、３……ドレイン膜、５……シリコン酸化膜、６……
ゲート電極、７……ソース電極、８……画素電極（ドレ
イン電極）、12,13……拡大被覆部、12a,13a……非被覆
領域、12b,13b……張出被覆部、12c,13c……スリット状
欠損部、14,18……チャネル膜、15……等幅状連結部、1
5a,15b……重合せ部、15c……実効チャネル部。
スタの構造を示す断面図で、第１図（ｂ）は同構造の平
面図である。 第２図（ａ），（ｂ）は同実施例においてアライメント
精度のバラつきによりチャネル膜がずれた状態を示す平
面図である。 第３図は本発明の第２実施例に係る薄膜トランジスタの
構造を示す平面図である。 第４図は同実施例においてアライメント精度のバラつき
によりチャネル膜がずれた状態を示す平面図である。 第５図（ａ）は従来の薄膜トランジスタの構造を示す断
面図で、第５図（ｂ）は同構造の平面図である。 第６図（ａ）乃至（ｅ）は同従来構造においてチャネル
膜を得るまでのプロセスを説明する断面図である。 第７図（ａ）乃至（ｃ）は同従来構造におけるチャネル
膜のパターニング工程を改良したプロセスを説明する断
面図である。 第８図（ａ）は同改良プロセスにより得られた薄膜トラ
ンジスタの構造を示す断面図で、第８図（ｂ）は同構造
の平面図である。 第９図は同改良プロセスにより得られた薄膜トランジス
タにおいてアライメント精度のバラつきによりチャネル
膜がずれた状態を示す平面図である。 〔符号の説明〕 １……透明絶縁基板、２……ソース膜、2a,3a……内端
縁、３……ドレイン膜、５……シリコン酸化膜、６……
ゲート電極、７……ソース電極、８……画素電極（ドレ
イン電極）、12,13……拡大被覆部、12a,13a……非被覆
領域、12b,13b……張出被覆部、12c,13c……スリット状
欠損部、14,18……チャネル膜、15……等幅状連結部、1
5a,15b……重合せ部、15c……実効チャネル部。
Claims (1)
- 【請求項１】基板上に形成された薄膜トランジスタにお
いて、 前記基板上に島状に互いに離間形成された第１シリコン
膜からなる第１領域及び第２領域と、前記第１領域及び
第２領域に接して、且つ前記第１領域及び第２領域の間
に形成された第２シリコン薄膜とを具備し、 前記第２シリコン薄膜は、チャネルとなる領域を有する
等幅状の第３領域と、前記第３領域の両端に連結され
て、且つ前記第３領域よりも広い幅からなる第４領域か
らなり、前記第３領域は前記第１及び第２領域の内端縁
の一部に重なるように延在され、前記第３領域と前記第
３領域に連結された前記第４領域との切り替わりは前記
第１及び第２領域上にあることを特徴とすることを特徴
とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21553789A JP2811786B2 (ja) | 1989-08-22 | 1989-08-22 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21553789A JP2811786B2 (ja) | 1989-08-22 | 1989-08-22 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0379081A JPH0379081A (ja) | 1991-04-04 |
| JP2811786B2 true JP2811786B2 (ja) | 1998-10-15 |
Family
ID=16674072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21553789A Expired - Fee Related JP2811786B2 (ja) | 1989-08-22 | 1989-08-22 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2811786B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994000882A1 (fr) * | 1992-06-24 | 1994-01-06 | Seiko Epson Corporation | Transistor a couches minces, dispositif a semi-conducteurs, dispositif d'affichage et procede de fabrication d'un transistor a couches minces |
| US6333543B1 (en) | 1999-03-16 | 2001-12-25 | International Business Machines Corporation | Field-effect transistor with a buried mott material oxide channel |
| US20070075372A1 (en) * | 2003-10-20 | 2007-04-05 | Nec Corporation | Semiconductor device and manufacturing process therefor |
-
1989
- 1989-08-22 JP JP21553789A patent/JP2811786B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0379081A (ja) | 1991-04-04 |
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Legal Events
| Date | Code | Title | Description |
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