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JP2773474B2 - 半導体装置 - Google Patents

半導体装置

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JP2773474B2
JP2773474B2 JP3196321A JP19632191A JP2773474B2 JP 2773474 B2 JP2773474 B2 JP 2773474B2 JP 3196321 A JP3196321 A JP 3196321A JP 19632191 A JP19632191 A JP 19632191A JP 2773474 B2 JP2773474 B2 JP 2773474B2
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JP
Japan
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semiconductor region
region
semiconductor
voltage
insulating
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JPH0541520A (ja
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寿夫 馬場
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NEC Corp
Original Assignee
NEC Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/211—Gated diodes

Landscapes

  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Bipolar Transistors (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高集積化、高速動作、多
機能化が可能なトンネル現像利用のトランジスタに関す
るものである。
【０００２】
【従来の技術】半導体表面におけるｐ+ −ｎ+ 接合での
トンネル現象を利用し、通常のＳｉＭＯＳＦＥＴやＧａ
Ａｓ ＭＥＳＦＥＴとは動作原理の異なるトランジスタ
としてトンネルトランジスタが提案されている。このデ
バイスについては例えば、本出願人による特開昭５８−
９６７６６号公報（特願昭５６−１９４９９２号）「半
導体装置」に記載されている。このトランジスタはＭＯ
ＳＦＥＴの微細化の極限で問題となってくるアバランシ
ーやトンネル効果を積極的に利用したものであり、高集
積化を可能にする。
【０００３】
【発明が解決しようとする課題】このデバイスは高集積
化を可能にするが、デバイスの有する機能は増幅作用だ
けであり従来のＭＯＳＦＥＴと同じである。したがっ
て、ある機能を持つ回路を構成するには、多数のトラン
ジスタを組み合わせる必要がある。さらに集積化を進め
るためには、１つのトランジスタに機能を持たせること
が望まれる。
【０００４】本発明の目的は、従来のトンネルトランジ
スタにない機能を有するトンネルトランジスタを提供す
ることにある。
【０００５】
【課題を解決するための手段】本発明は、基板上に絶縁
領域が形成され、この絶縁領域の表面に縮退していない
第２の半導体領域と、この第２の半導体領域をはさんで
その両側に一導電性を有する第１の半導体領域とこの第
１の半導体領域と反対の導電型を有し縮退した第３の半
導体領域とが形成され、少なくとも前記第２の半導体領
域の露出表面に第２の半導体領域よりも禁止帯幅が広い
材料からなる絶縁層とこの絶縁層上の電極とが形成さ
れ、前記絶縁層上の電極には、前記第２の半導体領域と
前記第１の半導体領域または前記第３の半導体領域との
間に負性抵抗を有するトンネル接合を誘起する電圧が印
加されることを特徴とする。なお、第２の半導体領域の
厚さは２０ｎｍ以下であることが好ましい。
【０００６】本発明のトンネルトランジスタは、電流−
電圧特性に微分負性抵抗が生じ、この微分負性抵抗特性
をゲート電圧で制御できるため、機能素子としての動作
が可能となる。
【０００７】
【実施例】以下、本発明について実施例を示す図面を参
照して詳細に説明する。
【０００８】図１は本発明の実施例を示す模式断面図で
ある。１は基板、２は基板１上に形成した絶縁領域、３
は一導電型を有し縮退した第１の半導体領域、４は縮退
していない第２の半導体領域、５は第１の半導体領域と
反対の導電型を有し縮退した第３の半導体領域で、第２
の半導体領域４をはさんで第１の半導体領域３の反対側
に形成する。６は第２の半導体領域４よりも禁止帯幅が
広い材料からなる絶縁層、７は絶縁層６上のゲート電
極、８は第１の半導体領域３とオーミック接合を形成す
るソース電極、９は第３の半導体領域５とオーミック接
合を形成するドレイン電極である。
【０００９】このトンネルトランジスタの動作につい
て、基板１にＳｉ基板、絶縁領域２にＳｉＯ2 、第１の
半導体領域３にｎ+ −Ｓｉ、第２の半導体領域４に厚さ
が２０ｎｍと薄いｉ−Ｓｉ、第３の半導体領域５にｐ+
−Ｓｉ、絶縁層６にＳｉＯ2 、ゲート電極７にｎ型ポリ
シリコン、ソース電極８及びドレイン電極９にＡｌを例
に説明する。ソース電極をアース電位とし、ゲート電極
には電圧を印加せず、ドレイン電極に正の電圧を印加す
ると、第１の半導体領域（ｎ+ −Ｓｉ）と第３の半導体
領域（ｐ+ −Ｓｉ）との間は非常に薄い第２の半導体領
域（ｉ−Ｓｉ）を介して順方向バイアスになる。このバ
イアス方向は逆方向バイアスに比べドレイン電流が流れ
易いが、キャリアの拡散電流が顕著とならない電圧以下
（Ｓｉで０．７Ｖ以下）にしておけば、ほとんど電流は
流れない。さて、ゲート電極に大きな正の電圧を印加す
ると、第２の半導体領域（ｉ−Ｓｉ）の電位が低下し高
濃度の電子が誘起される。その結果、この第２の半導体
領域は電子濃度が非常に大きい縮退した状態となり、等
価的なｎ+ −Ｓｉとなる。このため、第１の半導体領域
（ｎ+ −Ｓｉ）と第２の半導体領域（ｉ−Ｓｉ）は完全
な導通状態となる。一方、第２の半導体領域（ｉ−Ｓ
ｉ）と第３の半導体領域（ｐ+ −Ｓｉ）との間は江崎ダ
イオード（トンネルダイオード）と同様の接合が形成さ
れる。したがって、順方向バイアスが印加されたドレイ
ン・ソース間にはトンネル効果による大きなトンネル電
流が流れるようになり、電流−電圧特性には微分負性抵
抗が現れる。トンネル電流の大きさは第２の半導体領域
に誘起される電子の濃度に依存するため、この微分負性
抵抗特性はゲート電極に印加する電圧により制御される
ことになる。
【００１０】また、ゲート電極に大きな負の電圧を印加
すると第２の半導体領域には正孔が蓄積し、擬似的なｐ
+ −Ｓｉとなり、こんどは第１の半導体領域（ｎ+ −Ｓ
ｉ）との間に江崎ダイオードを形成して、同様にトンネ
ル電流が流れる。
【００１１】このように、本発明によるトンネル・トラ
ンジスタは、ゲート電極によりドレイン電流の微分負性
抵抗を制御することができ、機能素子としての動作が実
現される。
【００１２】図２に本発明によるトンネル・トランジス
タの模式的な静特性を示す。図２において、横軸はドレ
イン電圧、縦軸はドレイン電流を示し、ゲート電圧をパ
ラメータにとっている。また、図の中の挿入図は本発明
のトンネルトランジスタと直列抵抗とからなる双安定回
路を示している。本発明のトンネル・トランジスタの静
特性に交差している直線は直列に接続された抵抗の負荷
線を示している。Ｖg はゲートにかける電圧、Ｖ0 はト
ンネル電流が流れるゲート電圧、Ｖ1 およびＶ2 は双安
定回路の安定点（ドレイン電圧）を示している。この双
安定回路ではあるゲート電圧Ｖ0 で２つの安定点Ｖ1 ，
Ｖ2 が存在するが、どちらに落ち着くかはその履歴によ
る。したがって、パルス状のゲート電圧を加えて一瞬Ｖ
g ＞Ｖ0 の状態を作ると、その後の安定点はＶ1 とな
る。逆に一瞬Ｖg ＜Ｖ0 の状態を作ると、その後の安定
点はＶ2 となる。このように、本発明のトンネル・トラ
ンジスタ１つと直列抵抗１つだけで双安定回路を実現す
ることができる。
【００１３】次に製造方法について、動作の説明で用い
た材料と同一の材料を用いて説明する。
【００１４】まず、Ｓｉ基板上にＣＶＤ法により厚いＳ
ｉＯ2 膜を形成する。その上に厚さ３０ｎｍの単結晶Ｓ
ｉ薄膜をＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）技術により作製する。熱酸化によりＳｉ薄膜上
に厚さ約１５ｎｍのＳｉＯ2 膜を形成する。この結果、
Ｓｉ薄膜の厚さは２０ｎｍとなる。ｎ型ポリシリコンに
よるゲート電極形成後、ソース領域に高濃度のＡｓをイ
オン注入し、縮退したｎ+ 領域を形成する。さらにドレ
イン領域に高濃度のＢをイオン注入し、縮退したＰ+ 領
域を形成する。最後にＡｌ蒸着によりソース及びドレイ
ン電極を形成する。
【００１５】本発明のトンネル・トランジスタ構造によ
り、ゲート電圧でドレイン電流の微分負性抵抗特性が制
御できる機能素子を実現することができた。
【００１６】以上の本発明の実施例では、半導体材料と
してＳｉしか示さなかったが、これらの層はＧｅ，Ｇａ
Ａｓ，ＩｎＰ，ＩｎＧａＡｓ，ＧａＳｂ，ＩｎＡｓなど
他の半導体でも本発明が適用できることは明らかであ
る。また、これらの第１から第３の半導体領域は同種の
半導体からなるホモ接合だけではなく、異種の半導体か
らなるヘテロ接合でも良い。ここでは絶縁層および絶縁
領域としてＳｉＯ2 を用いたが、Ｓｉ3 Ｎ4 ，ＡｌＮな
ど他の絶縁体や第１から第３の半導体領域よりも禁止帯
幅が広い半導体材料（例えば、Ｓｉに対してＧａＰ，Ｇ
ａＡｓに対しＡｌＧａＡｓなど）であっても良い。
【００１７】
【発明の効果】本発明の機能を有するトンネルトランジ
スタにより、少ない素子数で機能回路が実現され、超高
集積化が可能になる。
【図面の簡単な説明】
【図１】本発明の実施例を示す構造図である。
【図２】本発明の実施例の電流−電圧特性の模式図であ
る。
【符号の説明】
１ 基板 ２ 絶縁領域 ３ 第１の半導体領域 ４ 第２の半導体領域 ５ 第３の半導体領域 ６ 絶縁層 ７ ゲート電極 ８ ソース電極 ９ ドレイン電極 Ｖg ゲートにかける電圧 Ｖo トンネル電流が流れるゲート電圧 Ｖ1 第１の安定点 Ｖ2 第２の安定点
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/338 H01L 29/778 H01L 29/812 H01L 29/88

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板上に絶縁領域が形成され、 この絶縁領域の表面に縮退していない第２の半導体領域
    と、この第２の半導体領域をはさんでその両側に一導電
    性を有する第１の半導体領域とこの第１の半導体領域と
    反対の導電型を有し縮退した第３の半導体領域とが形成
    され、 少なくとも前記第２の半導体領域の露出表面に第２の半
    導体領域よりも禁止帯幅が広い材料からなる絶縁層とこ
    の絶縁層上の電極とが形成され、 前 記絶縁層上の電極には、前記第２の半導体領域と前記
    第１の半導体領域または前記第３の半導体領域との間に
    負性抵抗を有するトンネル接合を誘起する電圧が印加さ
    れることを特徴とする半導体装置。
  2. 【請求項２】 前記第２の半導体領域の厚さが２０ｎｍ
    以下である請求項１記載の半導体装置。
JP3196321A 1991-08-06 1991-08-06 半導体装置 Expired - Lifetime JP2773474B2 (ja)

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