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JP2770617B2 - テスト回路 - Google Patents

テスト回路

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Publication number
JP2770617B2
JP2770617B2 JP3225554A JP22555491A JP2770617B2 JP 2770617 B2 JP2770617 B2 JP 2770617B2 JP 3225554 A JP3225554 A JP 3225554A JP 22555491 A JP22555491 A JP 22555491A JP 2770617 B2 JP2770617 B2 JP 2770617B2
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JP
Japan
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circuit
register
shift
output
terminal
Prior art date
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Application number
JP3225554A
Other languages
English (en)
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JPH0560835A (ja
Inventor
宏明 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP3225554A priority Critical patent/JP2770617B2/ja
Priority to US07/937,653 priority patent/US5392296A/en
Priority to DE69217524T priority patent/DE69217524T2/de
Priority to EP92115196A priority patent/EP0530835B1/en
Publication of JPH0560835A publication Critical patent/JPH0560835A/ja
Application granted granted Critical
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Expired - Lifetime legal-status Critical Current

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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Logic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデジタル論理回路におけ
るテスト回路に関する。
【０００２】
【従来の技術】デジタル論理回路において、その動作が
正常であるかをテストする事は重要である。テストの目
的は２つあり、１つは回路の不良解析であり、もうひと
つは製品出荷時の良否の判定である。
【０００３】回路のテストは一般的に、外部からテスト
パタンを入力し、これに対する出力パタンを解析するこ
とによって回路をテストする方法が取られている。
【０００４】特にＬＳＩのテストに於て、回路の状態を
観測しようとする時、もっとも簡単な方法は観測したい
内部ノードを直接外部ピンに隣接することである。しか
し、ＬＳＩのパッケージにおいて入出力ピンの数は有限
個であり、内部ノードをすべて外部に取り出すのは不可
能である。
【０００５】そこで、内部ノードの観測性を高めるため
に、スキャンパス法が考えられている。
【０００６】スキャンパス法の構成例を図２（ａ）に示
す。これは回路中のフリップフロップ（ＦＦ）を図２
（ｂ）のスキャンパスレジスタに置き換え、直列に接続
することで実現できる。
【０００７】スキャンパスレジスタは図２（ｂ）の様
に、通常のＦＦが持つ、ＤＩ（データイン）、ＤＯ（デ
ータアウト）、ＣＫ（クロック）端子以外に、ＴＳ（テ
スト）、ＳＩ（シフトイン）、ＳＯ（シフトアウト）端
子が持つ。
【０００８】テスト端子により、通常モードとテストモ
ードを切り換えることが出来る。通常のモード時には、
マルチプレクサ（２１０）はＤＩを出力し、スキャンパ
スレジスタは通常のＦＦとして機能する。
【０００９】テストモードになるとマルチプレクサ（２
１０）はＳＩを出力し、図２（ａ）の様にスキャンパス
レジスタのＳＩ，ＳＯ端子を直列接続することで、スキ
ャンパスレジスタはシフトレジスタとして機能する。
【００１０】スキャンパスレジスタの最終段（２０４）
のＳＯ端子を観測点として、外部に出力し、テストモー
ドにおいてクロックをスキャンパスレジスタに入力する
事により、内部のＦＦの値を順次、観測できる。
【００１１】
【発明が解決しようとする課題】従来のスキャンパス法
では内部のＦＦがシフトレジスタになっているため、目
的のＦＦの値を知ろうとしても数多くのクロックを入力
しなければ観測点までデータが出てこない。
【００１２】また、テストモードにおいては内部のＦＦ
はシフトレジスタ動作をしているため、プログラムの実
行を停止しなければならず、リアルタイム性に欠ける。
【００１３】また、シフトレジスタ動作を一度行うと、
レジスタの状態が変わってしまい、プログラムの再実行
が不可能な点がある。
【００１４】また、図２（ｂ）に示すように、ＦＦにマ
ルチプレクサを介してデータを入力するため、遅延が生
じ、本来の回路の最高動作周波数よりも性能が落ちると
言う欠点がある。
【００１５】本発明の目的は、回路内部のレジスタをプ
ログラマブルに指定でき、そのレジスタの値をプログラ
ムを中断する事なくリアルタイムに外部に出力できるよ
うにしたテスト回路を提供することにある。
【００１６】複数の出力端を有する組み合わせ回路をテ
ストするために前記出力端にそれぞれ対応して設けられ
た複数のレジスタ回路であって、テスト時にデータが入
力されるシフトイン端子及び前記テスト時にデータが出
力されるシフトアウト端子との間に直列に接続される複
数のレジスタ回路とを備え、通常動作時には前記複数の
出力端に出力されるデータを前記複数のレジスタ回路を
介して対応する複数の出力端子に出力するテスト回路で
あって、前記複数のレジスタ回路は、それぞれ対応する
前記組み合わせ回路からの出力を保持する第１の保持回
路と、前記複数のレジスタ回路のうちから選択されたレ
ジスタ回路のデータをシフトアウト端子に出力するため
の選択状態を保持する第２の保持回路とを備え、通常動
作時において前記第２の保持回路に保持された内容が選
択状態を示しているレジスタ回路の前記第１の保持回路
に保持された内容を前記複数の出力端子のうちの対応す
る出力端子に出力すると共に前記シフトアウト端子に出
力することを特徴とするテスト回路。
【００１７】
【実施例】次に本発明について図面を参照して説明す
る。
【００１８】図１（ａ）は本発明の第１の実施例の構成
図である。この回路はｍ（ｍは自然数）ビットの入力端
子を持ち、ｎ（ｎは自然数）の出力端子を持つ。回路の
構成は、組合せ論理回路部分と、回路の状態を保持する
レジスタ（１０１，１０２，１０３，１０４）で構成さ
れる。このレジスタはそれぞれ、クロック（Ｃｌｏｃ
ｋ）端子、テスト（Ｔｅｓｔ）端子と接続され、ＳＩ，
ＳＯ端子によりそれぞれ直列に接続されている。
【００１９】図１（ｂ）は図１（ａ）のレジスタ（１０
１，１０２，１０３，１０４）の詳細な構成図である。
【００２０】組合せ回路の状態を記憶する第１のフリッ
プフロップ（１１１）はＤＩの値を記憶しＤＯに出力す
る。
【００２１】第２のフリップフロップ（１１０）はＴＳ
がアクティブの時、ＳＩの値を記憶する。
【００２２】マルチプレクサ（１１２）はフリップフロ
ップ（１１０）のＱ端子の値がアクティブの時に、フリ
ップフロップ（１１１）のＱ端子の値を出力し、インア
クティブの時ＳＩを出力する。
【００２３】マルチプレクサ（１１３）はＴＳがアクテ
ィブの時フリップフロップ（１１０）のＱ端子の値をＳ
Ｏに出力し、インアクティブの時マルチプレクサ（１１
２）の出力をＳＯに出力する。
【００２４】では図を参照しながら、実際の動作を説明
する。
【００２５】図１（ａ）は内部に４個のレジスタ（１０
１，１０２，１０３，１０４）を持つ回路の例である。
【００２６】いまレジスタ（１０３）のＤＯ端子の値を
外部から観測する場合を考える。まず、Ｔｅｓｔ端子を
アクティブにすることで、観測するレジスタを設定す
る。この時全ての第２のフリップフロップ（１１０）は
シフトレジスタとして動作する（ただし、全ての第２の
フリップフロップ（１１０）はリセットされているもの
とする）。
【００２７】図３の様にＴｅｓｔ端子をアクティブにす
るのと同時に１クロック間ＳｈｉｆｔＩｎ端子をアクテ
ィブにする。シフト動作により、観測したいレジスタ
（１０３）中の第２のフリップフロップ（１１０）がセ
ットされるまでＴｅｓｔ端子をアクティブ（この場合３
クロック）に保つ。この作業によりレジスタ（１０１，
１０２，１０３，１０４）中の、第２のフリップフロッ
プ（１１０）はそれぞれ、“リセット”、“リセッ
ト”、“セット”、“リセット”の状態になり、レジス
タ（１０３）が選択された状態になる。
【００２８】Ｔｅｓｔ端子をインアクティブした所で、
テストしたいプログラム、パタン等を回路に入力する。
この時、レジスタ（１０３）のＳＯにはレジスタ（１０
３）のＤＯと等しい値が出力される。また、レジスタ
（１０４）のＳＯはレジスタ（１０４）のＳＩと等しい
値が出力されるため、ＳｈｉｆｔＯｕｔ端子で、レジス
タ（１０３）のＤＯの値を観測することが出来る。
【００２９】他のレジスタの値を観測するときも同様に
観測したいレジスタの第２のフリップフロップ（１１
０）をセットすることで、実現できる。
【００３０】ここであげた回路の構成は一例であり、他
の同様な回路構成を用いても実現出来ることはあきらか
である。
【００３１】
【発明の効果】以上説明したように本発明を用いること
で、回路内部の任意のレジスタの値を外部に出力でき、
回路の良／不良、故障の有無を容易に発見できる。ま
た、プログラムを中断する事なくリアルタイムに値を観
測できるため、短い時間で効率のよいテストを行うこと
が出来る。
【００３２】また、本発明を用いても本来の回路の論理
に対しよけいな遅延を生じないため、回路の最高動作周
波数の性能を落とすことはない。
【図面の簡単な説明】
【図１】本発明の実施例の構成を示す図であり、（ａ）
はそのブロック図、（ｂ）は（ａ）のレジスタの詳細図
を示す図面である。
【図２】従来例の構成を示す図であり、（ａ）はそのブ
ロック図、（ｂ）は（ａ）のレジスタの詳細図を示す図
である。
【図３】本発明の第１の実施例のタイミングチャートを
示す図面である。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の出力端を有する組み合わせ回路をテ
    ストするために前記出力端にそれぞれ対応して設けられ
    た複数のレジスタ回路であって、テスト時にデータが入
    力されるシフトイン端子及び前記テスト時にデータが出
    力されるシフトアウト端子との間に直列に接続される複
    数のレジスタ回路とを備え、通常動作時には前記複数の
    出力端に出力されるデータを前記複数のレジスタ回路を
    介して対応する複数の出力端子に出力するテスト回路で
    あって、前記複数のレジスタ回路は、それぞれ対応する
    前記組み合わせ回路からの出力を保持する第１の保持回
    路と、前記複数のレジスタ回路のうちから選択されたレ
    ジスタ回路のデータをシフトアウト端子に出力するため
    の選択状態を保持する第２の保持回路とを備え、通常動
    作時において前記第２の保持回路に保持された内容が選
    択状態を示しているレジスタ回路の前記第１の保持回路
    に保持された内容を前記複数の出力端子のうちの対応す
    る出力端子に出力すると共に前記シフトアウト端子に出
    力することを特徴とするテスト回路。
  2. 【請求項２】前記第２の保持回路の保持内容はテスト時
    にセットされることを特徴とする請求項１記載のテスト
    回路。
  3. 【請求項３】前記複数のレジスタ回路は、それぞれシフ
    トイン端と、シフトアウト端と、前記シフトイン端及び
    前記第１の保持回路の出力が接続された第１の選択回路
    であって、前記第２の保持回路の保持内容によって一方
    が選択される第１の選択回路と、前記シフトイン端と前
    記第１の選択回路の出力とが接続され通常動作時には前
    記第１の選択回路の出力を前記シフトアウト端に選択出
    力する第２の選択回路とを備えるとともにＮ番目（Ｎは
    ２以上の整数）のレジスタ回路のシフトアウト端はＮ＋
    １番目のレジスタのシフトイン端に接続され、１番目の
    レジスタ回路のシフトイン端は前記シフトイン端子に接
    続され、最後のレジスタ回路のシフトアウト端は前記シ
    フトアウト端子に接続されていることを特徴とする請求
    項１記載のテスト回路。
JP3225554A 1991-09-05 1991-09-05 テスト回路 Expired - Lifetime JP2770617B2 (ja)

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DE69217524T DE69217524T2 (de) 1991-09-05 1992-09-04 Testschaltung, vorgesehen in digitalen logischen Schaltungen
EP92115196A EP0530835B1 (en) 1991-09-05 1992-09-04 Testing circuit provided in digital logic circuits

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JPH0560835A JPH0560835A (ja) 1993-03-12
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EP (1) EP0530835B1 (ja)
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