JP2744854B2

JP2744854B2 - Ｖｒａｍ、メモリ装置及び表示システム

Info

Publication number: JP2744854B2
Application number: JP3112195A
Authority: JP
Inventors: ロデリック・マイケル・ピータース・ウエスト; トッド・ウィリアムズ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-06-19
Filing date: 1991-04-18
Publication date: 1998-04-28
Anticipated expiration: 2013-04-28
Also published as: EP0462708A2; JPH04229485A; EP0462708B1; EP0462708A3; DE69123291D1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ラスタ表示装置などの
周辺装置に高速シリアルデータ転送可能なメモリ装置に
関する。

【０００２】

【従来の技術】ビデオ・ランダム・アクセス・メモリ
（ＶＲＡＭ）は、通常コンピュータ・システムに於ける
ビデオ表示装置に使用されるメモリである。ＶＲＡＭは
本質的には、従来のダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）にデータがシリアルにアクセスさ
れる第２のポートを付加したものである。ＶＲＡＭはラ
ンダム・アクセス・メモリ（ＲＡＭ）部分、シリアル・
アクセス・メモリ（ＳＡＭ）部分、及びＲＡＭとＳＡＭ
間のデータ転送を司る転送ゲートとからなる。ＳＡＭア
レイは通常ＲＡＭアレイの１行のメモリ容量を有する。
全ての行のメモリ・データがＲＡＭとＳＡＭ間を単一デ
ータ転送アクセスにより転送される。ＲＡＭポートとＳ
ＡＭポートは、ＲＡＭとＳＡＭ間のデータ転送時以外は
非同期にかつ独立に動作する。

【０００３】この独立で非同期な２つのポートの動作
は、ＲＡＭポートが表示メモリの内容を更新するため
に、またシリアル・ポートが画面上にラスタ表示される
データを提供するために利用されるコンピュータ・シス
テムのビデオ表示に於けるアプリケーションに利用され
る。ＲＡＭポートはコンピュータ・システムの周波数で
動作され、ＳＡＭポートはラスタ表示の要求により指示
される周波数で動作する。ＳＡＭアレイは通常表示デー
タの１行分の容量を有し、表示フレーム時間内に連続的
に新たな行の表示データが再ロードされる。一般的に
は、各新たな行表示データは以前よりも１つインデック
スの大きな行から獲得される。ＲＡＭアレイからＳＡＭ
アレイへの新たな行表示データの再ロードは、ＲＡＭポ
ートのデータ転送サイクルで実施される。ＲＡＭアレイ
とＳＡＭアレイ間のデータ転送サイクルは、ＲＡＭポー
トの通常のＲＡＭアクセス・サイクルへの唯一の割り込
みとなる。この転送サイクルは２つのタイプに分類され
る。第１は、ＳＡＭポートが非活動状態でラスタ表示に
データが転送されず、シリアル・クロックも停止した状
態の場合のデータ転送である。これは通常、表示フレー
ムのブランキング期間のＳＡＭの再ロードと関係する。
第２は、ＳＡＭポートが活動状態で、ラスタ表示にデー
タが転送される場合である。この場合はシリアル・クロ
ックは発生しており、ＲＡＭポートのデータ転送サイク
ルは、ＳＡＭポートからラスタ表示への連続的なデータ
要求を維持するために、シリアル・クロックとの正確な
同期を要求する。この第２の状態はしばしば“リアルタ
イム・データ転送”もしくは“ミッドライン・リロー
ド”と呼ばれている。

【０００４】表示メモリ・サブシステムの設計に於い
て、こうしたミッドライン・リロードの制御及びタイミ
ングは大きな問題となる。ミッドライン・リロードは、
ＲＡＭポートとＳＡＭポート間での同期を要求する臨界
的に時間制御されるリアルタイム・アクセスであるた
め、ＲＡＭポートバンド幅や多くの表示メモリ・サブシ
ステムに於ける重要な要素を浪費してしまう。更に、こ
うした臨界的時間制御によるリアルタイム・アクセスは
潜在的に、複雑かつ高速な回路を同期及び制御に要す
る。従って、設計者は従来ミッドライン・リロードを避
け、臨界なタイミング制御或いはそれに関連した複雑な
回路を回避してきた。ミッドライン・リロードを避ける
ための従来方法として、表示画面上に表示メモリの内容
をマップする方法に関する数多くの制約がある。これら
の制約を下記に示す。（１）表示フレームの第１水平走査線上の表示データの
ためのスタート・アドレスを固定にする。（２）以降の各水平走査線のスタート・アドレスを固定
アドレス分の増加により生成する。（３）表示データ分の容量を要求する水平走査線長を、
表示メモリ・サブシステムに於けるＶＲＡＭのＳＡＭア
レイ容量よりも大としない。従来、これら全ての制約が
ミッドライン・リロードを避けるために満足される必要
があった。ここで、これら制約が一般目的のグラフィッ
ク・アダプタ或いは表示メモリ・サブシステムに適応で
きないことに注意する必要がある。

【０００５】第２世代ＶＲＡＭは、ランダム・アクセス
・メモリの半分の行をＳＡＭの半分に転送する能力まで
進歩した。一方、他半分のＳＡＭは表示装置にスキャン
アウトされる。リアルタイム・データ転送を回避するこ
の手段は、１メガビット・マルチポートＤＲＡＭで使用
されており、また一般的には米国特許第４８２５４１１
号及び第４８５５９５９号で説明されている。これらの
いわゆる“スプリットレジスタ（Split Register）”Ｖ
ＲＡＭでは、ＳＡＭアレイは２つに分離され、それぞれ
は独立に“スプリットレジスタ・データ転送”と呼ばれ
る一方のＳＡＭが活動状態の間に他方のＳＡＭがロード
される方法により処理される。典型的には、出力状態ピ
ンはスキャンアウトされる一方のＳＡＭを示すよう構成
されている。

【０００６】スプリットレジスタＶＲＡＭはミッドライ
ン・リロードを幾分緩和する一方、ＳＡＭアレイ容量を
完全にかつ効率的に生かせず、また潜在的にデータ転送
アクセスを２倍にしている。

【０００７】

【発明が解決しようとする課題】本発明は、ＳＡＭを完
全にかつ効率的に利用し、一定の状況下ではこうした
“ミッドライン・リロード”が回避可能な簡単で効率的
な手段を提供することを目的とする。

【０００８】また、システムの制約がトータル的な“ミ
ッドライン・リロード”の回避を妨げるか、或いはどん
な理由にしろ、“ミッドライン・リロード”を使用する
ことが有利な場合に、リアルタイム性を除去し、こうし
た臨界タイミングを除去することが本発明の第２の目的
である。リアルタイムＶＲＡＭデータ転送の必要性を除
去することにより、本発明はこうしたデータ転送の同期
や制御に要求される潜在的に複雑かつ高速な回路の必要
性を除去し、またこうしたデータ転送の同期に関するＲ
ＡＭポート・バンド幅の潜在的浪費も除去するものであ
る。

【０００９】

【課題を解決するための手段】本発明の前述した目的
は、複数の行及び複数の列をなすように相互接続された
複数の第１のメモリセルを有する少なくとも一つのＲＡ
Ｍ部分により構成されるＶＲＡＭと、複数の第２のメモ
リセルにより構成されるＳＡＭ部分と、前記ＲＡＭとＳ
ＡＭ間のデータ転送手段により実現される。その際、前
記ＲＡＭの少なくとも２つの行部分からのデータは、実
質的には前記ＳＡＭへ同時に転送される。

【００１０】本発明の他の特徴によれば、メモリ装置ま
たはビデオＲＡＭは行列内に配列された複数のメモリセ
ルを有するランダム・アクセス・メモリ部分、シリアル
・アクセス・メモリ部分、シリアル・アクセス・メモリ
部分への外部アクセスを許可するシリアル・アクセス手
段、及びランダム・アクセス・メモリ部分とシリアル・
アクセス・メモリ部分間のデータ転送を制御する制御ロ
ジックから構成される。該制御ロジックはランダム・ア
クセス・メモリ部分の第１行の第１選択列セットをシリ
アル・アクセス・メモリ部分へ同時に結合し、またラン
ダム・アクセス・メモリ部分の第２行の第２選択列セッ
トをシリアル・アクセス・メモリ部分へ同時に結合す
る。さらに該制御ロジックは、２つの選択列セットの少
なくとも一方がシリアル・アクセス・メモリ部分で部分
的に前回のデータ転送のデータとオーバラップするよう
に第１行の第１選択列セットと第２行の第２選択列セッ
トとを転送することを特徴とする。

【００１１】

【実施例】従来のＶＲＡＭ構成を図１に示す。ＲＡＭア
レイ１、ＳＡＭアレイ２、アドレス制御ロジック３、転
送ゲート４から成っている。ＲＡＭアレイはＶＲＡＭの
第１のＲＡＭポート５に接続され、アドレス制御ロジッ
クの制御下でＤＲＡＭのような動作をする。ＳＡＭアレ
イはＶＲＡＭの第２の（ＳＡＭまたはシリアル）ポート
６に接続され、外部の非同期クロックであるシリアル・
クロック７の制御下でシリアルにアクセスされる。ＳＡ
Ｍへのシリアル・アクセスは、シリアル・クロック・サ
イクルでインクリメントするカウンタからＳＡＭへアド
レスを生成するタップ・ポインタ（ＴＡＰ）８が制御す
る。タップ・ポインタ（ＴＡＰ）は、アドレス制御ロジ
ックの制御により初期アドレスのロードが可能である。
アドレス制御ロジック３はアドレス・マルチプレッシン
グ及びＲＡＭポート５のデータ処理を管理し、ＶＲＡＭ
の全ての制御及び全体的タイミング機能を提供する。転
送ゲート４はアドレス制御ロジック３の管理下に於い
て、ＲＡＭアレイ１とＳＡＭアレイ２間のメモリデータ
転送を許可する。

【００１２】従来のＶＲＡＭに於けるリード・データ転
送サイクルを図２及び図３に示す。リード・データ転送
サイクルは、行アドレス・ストローブ（ＲＡＳ）の立ち
下がりエッジでＤＴ／ＯＥがロウレベルにセットされて
示される。ＲＡＳの立ち下がりエッジで行アドレス
（Ｒ）がアドレス入力から獲得され、行Ｒが活動化され
る。列アドレス・ストローブ（ＣＡＳ）の立ち下がりエ
ッジでは、列アドレス（Ｃ）がアドレス入力から獲得さ
れる。その後、ＤＴ／ＯＥの立ち上がりエッジで実際の
ＲＡＭからＳＡＭへのデータ転送が発生する。データ転
送では、ＳＡＭにＲＡＭアレイ行（Ｒ）の内容がロード
され、タップ・ポインタ（ＴＡＰ）へは列アドレス
（Ｃ）がロードされる。実際のデータ転送後のシリアル
・クロックの立ち上がりエッジでは、ＳＡＭポートに於
いてＳＡＭの新たな内容が得られる。すなわち、最初の
シリアル・クロックの立ち上がりエッジで、タップ・ポ
インタ値で与えられるＳＡＭロケーションから開始す
る。シリアル・データの第１項は“Ｒ；Ｃ”、すなわち
行Ｒ列Ｃのデータである。“Ｒ；Ｃ：Ｃ＋４”は行Ｒの
列ＣからＣ＋４までの５データ項を意味する。この記述
は説明の中で終始使用される。シリアル・クロックの継
続的な各立ち上がりエッジはタップ・ポインタをインク
リメントし、ＳＡＭの内容をシリアルにＳＡＭポートへ
出力する。すなわち“Ｒ；Ｃ”、“Ｒ；Ｃ＋１”そして
“Ｒ；Ｃ＋２”といった具合である。もし、図２で示さ
れるようにリード・データ転送がシリアル・クロックが
非活動状態で達成されると、データが表示装置に転送さ
れていないために転送のタイミングは臨界的ではない。
しかし、図３で示されるように、リード・データ転送が
シリアル・クロックが走行中に達成されると、ＤＴ／Ｏ
Ｅ立ち上がりエッジで発生するデータ転送は、正確なシ
リアル・クロックサイクル間に時間的に正確に発生し、
ＳＡＭポートに於ける正確なデータ・シーケンスを維持
しなければならない。

【００１３】もしもタップ・ポインタがＳＡＭの最終ア
ドレスに達すると、シリアル・クロックの次の立ち上が
りエッジでアドレスはゼロに戻り、ＳＡＭのスタートを
アドレスする。そして、引き続くシリアル・クロック・
サイクルによりゼロからインクリメントされる。このこ
とは行の最後から同じ行のスタートにジャンプするため
に、ＳＡＭポートで得られるデータ・シーケンスが不連
続となり一般的には望まれない。

【００１４】本発明の実施例に於けるメモリ・システム
では、ＲＡＳの立ち下がりエッジで行アドレス（Ｒ）が
アドレス入力から得られ、２つの行（ＲとＲ＋１）が活
動化される。ＣＡＳの立ち下がりエッジでは、列アドレ
ス（Ｃ）がアドレス入力より得られる。データ転送は、
２つのＲＡＭアレイ（ＲとＲ＋１）とＳＡＭ間で行われ
る。データはＲＡＭアレイの行（Ｒ）列（Ｃ）から当該
行の最後までと、ＳＡＭロケーション（Ｃ）から行の最
後までの間で転送される。更に、データはＲＡＭアレイ
の行（Ｒ＋１）列ロケーション０からＣ−１と、ＳＡＭ
ロケーション０からＣ−１間でも行われる。言い換えれ
ば、タップ・ポインタはゼロに戻ると新たな行Ｒ＋１を
アドレスすることになる。これは次のように表現され
る。

【００１５】ＳＡＭ（Ｃ：ＥＮＤ）＝Ｒ；Ｃ：ＥＮＤＳＡＭ（０：Ｃ−１）＝Ｒ＋１；０：Ｃ−１これは次のような単一の表現で示すことができる。ＳＡＭ（０：ＥＮＤ）＝Ｒ＋１；０：Ｃ−１ ‖ Ｒ；Ｃ：ＥＮＤこれらの表現に於いて、パラメータＥＮＤは行の最終列
アドレス及びＳＡＭの最終アドレスを示す。ダイアディ
ック演算子“‖”は連結を表す。このデータ転送形態を
我々は列たたみデータ転送（ＣＷＤＴ）と称する。列ア
ドレス（Ｃ）はＣＷＤＴの境界を形成する。

【００１６】このようにして、ＣＷＤＴリード・データ
転送の後、ＳＡＭはＳＡＭ（Ｃ）から始まるアドレス
Ｒ；ＣからＲ＋１；Ｃ−１に至る連続的なデータによる
完全な行を含んだことになる。このデータはＲＡＭアド
レス空間で連続的であり、ＳＡＭ（Ｃ）に対応するＣＷ
ＤＴ境界Ｒ；Ｃから始まり、ＳＡＭの最後までを含み、
更にＳＡＭ（Ｃ−１）に対応するＲ＋１；Ｃ−１に至
る。以上を図４にＳＡＭマップ及びその内容として示
す。

【００１７】ＣＷＤＴ機能は、現状のＶＲＡＭで有効な
従来のデータ転送アクセスの代用として、或いは補充と
して利用される。ＣＷＤＴと従来のデータ転送の両者を
提供するＶＲＡＭにとって、機能ピンまたは他の適当な
手段によりこれらを区別することが必要である。本実施
例では、ＣＷＤＴ機能は従来のデータ転送の代用として
使用される。

【００１８】ＲＡＭアレイが少なくとも２つのセグメン
トに分割され、少なくとも行アドレスの１ビット（最小
ビットを含む）によりセグメントを選択し、残りの行ア
ドレス・ビットにより各セグメント内の行を選択するよ
うに利用されることが有利となる。こうしたメモリのセ
グメント化は、個々の行列へのロードを減少させるため
に大メモリでは使用されている。これは信号生成及び伝
搬遅延を減少し、またデータレートの変化及びパワー消
費を減少する。本発明によるメモリによれば、メモリの
セグメント化は、物理的に分割されたセグメント内にロ
ジック的に順次行を設置することにより複数行の同時活
動化の簡素化を可能とする。

【００１９】図５は２つの物理的に分離したセグメント
に分割されたＲＡＭアレイを有するＶＲＡＭのブロック
図である。１つのセグメントは全ての偶数行を、また他
のセグメントは全ての奇数行を含む。各セグメントは別
々の転送ゲート（９、１０）を有し、アドレス制御ロジ
ック（１４）の制御によりＲＡＭアレイ・セグメント
（１１、１２）とＳＡＭアレイ（１３）間でメモリデー
タ転送を司る。ＶＲＡＭのＲＡＭポート（１５）動作は
変化せず、ＳＡＭポート（１６）動作のみがＣＷＤＴ機
能により変化する。

【００２０】図５では、ＣＷＤＴデータ転送は、アドレ
ス制御ロジック（１４）が２つの行（各セグメントのＲ
及びＲ＋１）を活動化し、各オープンする転送ゲートを
選択し、２つの行とＳＡＭ間の選択的データ転送を許可
することで達成される。行アドレスＲ列アドレスＣのデ
ータ転送では、アドレス制御ロジックは転送ゲート
（Ｃ：ＥＮＤ）を行Ｒを含むセグメント用に選択し、転
送ゲート（０：Ｃ−１）を行Ｒ＋１を含むセグメント用
に選択する。このようにして、ＣＷＤＴ境界が単一列細
分化に於いて量子化され、また列アドレス（Ｃ）は転送
ゲートの選択のために完全にデコードされなければなら
ない。しかし多くの場合、ＣＷＤＴ境界をより粗な細分
化（例えば２、４、８、１６、３２・・・列境界）に於
いて量子化すれば十分である。これによりＣＷＤＴ境界
編成に於ける列アドレスのデコード要求及び転送ゲート
選択を減少する。本発明はＣＷＤＴ境界細分化がかなり
粗である場合にも、有益な応用例を有する。もしも列Ｃ
の上位３ビットだけがデコードされた場合、転送ゲート
は行の長さに沿い８個の別のブロックに分割される。最
も極端な場合には、列Ｃの最高ビットだけが２つのブロ
ックに分かれた転送ゲートの選択に使用される。

【００２１】ＣＷＤＴは表示メモリ・サブシステムに利
用される場合のように、リード・データ転送（ＲＡＭか
らＳＡＭ）に関して述べられるであろうが、現状のＶＲ
ＡＭに於いて見られるようなライト・データ転送（ＳＡ
ＭからＲＡＭ）に関しても応用例を見いだすことができ
る。ライト・データ転送（ＳＡＭからＲＡＭ）への応用
例は述べられはしないが、本発明の範中に含まれるもの
であり、関係技術者に於いては明らかなものと思われ
る。

【００２２】本発明では２つのＣＷＤＴ形態を提供す
る。２つの形態は単にタップ・ポインタ（１７）が更新
されるか否かの違いである。ＣＷＤＴ＃１と称する第１
のＣＷＤＴ形態は、従来のリード・データ転送に類似し
ており、データ転送時には、タップ・ポインタにはＣＡ
Ｓの立ち下がりエッジ時に列アドレス（Ｃ）がロードさ
れる。ＣＷＤＴ＃２と称する第２のＣＷＤＴ形態は、従
来のリード・データ転送とは異なり、データ転送時にタ
ップ・ポインタが変更されない。ＣＷＤＴ両形態はシリ
アル・クロックが非活動状態か、或いは走行中に利用さ
れる。ＣＷＤＴ＃１はシリアル・クロックが非活動状態
でより利用され、一方ＣＷＤＴ＃２はシリアル・クロッ
クが走行中により利用されるものと思われる。ＣＷＤＴ
＃１はＳＡＭ及びタップ・ポインタの両者の内容を更新
する。従って、シリアル・クロックが走行中に使用され
ると、データ転送はシリアル・クロック・サイクルに正
確に同期して行われなければならない。ＣＷＤＴ＃２で
はＳＡＭ内容のみを更新する。ＣＷＤＴ＃２がシリアル
・クロック走行中に実施された場合、データ転送はシリ
アル・クロックに正確に同期する必要はない。

【００２３】図６及び図７はＣＷＤＴの２形態を示す図
である。図６はＣＷＤＴ＃１であり、シリアル・クロッ
クが非活動状態の時のリード・データ転送を示す。図７
はＣＷＤＴ＃２であり、シリアル・クロックが活動状態
の時のリード・データ転送を示す。本発明の実施例で
は、２つのＣＷＤＴ形態はＤＴ／ＯＥの立ち上がりエッ
ジ時のＣＡＳのレベルにより区別される。もし、ＣＡＳ
がＤＴ／ＯＥの立ち上がりエッジ時にロウレベルの場合
には、タップ・ポインタは更新され、図６に示すＣＷＤ
Ｔ＃１となる。それに対し、ＣＡＳがＤＴ／ＯＥの立ち
上がりエッジ時にハイレベルの場合には、タップ・ポイ
ンタは更新されず、図７に示すＣＷＤＴ＃２となる。

【００２４】従来のＶＲＡＭで見られるように、リード
・データ転送サイクルは、ＲＡＳの立ち下がりエッジ時
にＤＴ／ＯＥがロウレベルであることにより示される。
ＲＡＳの立ち下がりエッジ時に、行アドレス（Ｒ）がア
ドレス入力より得られ、２つの行（別のセグメントのＲ
とＲ＋１）が活動化される。ＣＡＳの立ち下がりエッジ
では、列アドレス（Ｃ）がアドレス入力より得られる。
列アドレス（Ｃ）はＣＷＤＴの境界を形成する。引き続
いてＤＴ／ＯＥの立ち上がりエッジ時に、実際のＲＡＭ
からＳＡＭへのデータ転送が発生する。ＤＴ／ＯＥの立
ち上がりエッジに於けるＣＡＳのレベルが、タップ・ポ
インタ（ＴＡＰ）に列アドレスＣがロードされるか否
か、すなわちＣＷＤＴ＃１かＣＷＤＴ＃２かを決定す
る。これはＣＷＤＴ機能を制御する１つの特定の手段で
ある。相対的タイミング、極性そして制御入力の動作機
能を変更することにより他の手段も考案される。ＣＷＤ
Ｔアクセスの実際の動作は、ＣＷＤＴの特徴が従来のデ
ータ転送アクセスに対する代用としてか、或いは補充と
して提供されているかなどのいくつかのファクタに依存
する。

【００２５】データ転送に於いて、ＳＡＭにはＲ＋１；
０：Ｃ−１‖Ｒ；Ｃ：ＥＮＤがロードされ、ＲＡＭアレ
イＲとＲ＋１の内容はＣＷＤＴ境界で分けられ、ＣＷＤ
ＴアクセスがＣＷＤＴ＃１の場合はタップ・ポインタ
（ＴＡＰ）には列アドレスＣがロードされる。実際のデ
ータ転送後のシリアル・クロックの最初の立ち上がりエ
ッジに於いて、ＳＡＭの新たな内容がＳＡＭポートへ出
力される。最初のシリアル・クロックの立ち上がりエッ
ジ時には、タップ・ポインタ値により与えられるＳＡＭ
ロケーションＲ；Ｃから開始される。引き続くシリアル
・クロックの立ち上がりエッジにより、タップ・ポイン
タはインクリメントされ、ＳＡＭポートへシリアルにＳ
ＡＭ内容を出力する。すなわち、Ｒ；Ｃに続いてＲ；Ｃ
＋１、Ｒ；Ｃ＋２等といった要領で発生する。タップ・
ポインタがＳＡＭの最後のロケーションに達すると、シ
リアル・クロックの次の立ち上がりエッジに於いて、当
該値はゼロに戻りＳＡＭのスタートをアドレスし、再度
各シリアル・クロックの立ち上がりでゼロからインクリ
メントを継続する。タップ・ポインタが折り返す近傍に
於けるシリアル・データ・シーケンスはＲ；ＥＮＤ−
１、Ｒ；ＥＮＤ、Ｒ＋１；０、Ｒ＋１；１、Ｒ＋１；２
となる。このようにしてシリアル・データ・シーケンス
は行境界をまたがって、継ぎ目無くまた連続的にＲＡＭ
アドレス空間に於いて移行する。

【００２６】ＣＷＤＴ＃２リード・データ転送（図７）
では、タップ・ポインタは更新されず、シリアル・クロ
ックはシリアル・データ・シーケンスを継ぎ目無く維持
し、且つデータ転送の臨界的タイミングを回避するため
に活動状態であり、ＳＡＭに転送されたデータは実際の
データ転送時のタップ・ポインタ領域に於ける前回のＳ
ＡＭデータと同様且つオーバラップしている。これを表
すために図７では、データ転送以前のＳＡＭ内のデータ
はＲ；０：Ｃ＋８‖Ｒ−１；Ｃ＋９：ＥＮＤで表され
る。このデータは行アドレスＲ−１列アドレスＣ＋９な
る前回のＣＷＤＴに於いてＳＡＭにロードされたもので
ある。データ転送では、ＳＡＭにはＲ＋１；０：Ｃ−１
‖Ｒ；Ｃ：ＥＮＤがロードされる。ＳＡＭロケーション
ＳＡＭ（Ｃ：Ｃ＋８）のデータはデータ転送により変化
せず、Ｒ；Ｃ：Ｃ＋８として保持される。このデータが
変化しない領域はオーバラップ領域と称される。

【００２７】これについてはＳＡＭのマップ及び内容が
図８に示されており、またつぎのテーブルよりも理解さ
れる。

【００２８】

【００２９】図７のタイミング図では、実際のデータ転
送がタップ・ポインタがＣ＋４の値を有するときに発生
したように示されている。実際のデータ転送後の最初の
シリアル・クロックの立ち上がりエッジで、Ｒ；Ｃ＋４
から始まるＳＡＭの新たな内容がＳＡＭポートで得られ
る。ＣＷＤＴ＃２データ転送は、タップ・ポインタのイ
ンクリメント・シーケンスに変化或いは影響を及ぼさな
い。従って、データ転送は、データ転送時にタップ・ポ
インタがオーバラップ領域ＳＡＭ（Ｃ：Ｃ＋８）のどこ
かに設定されていれば、シリアル・クロック・ストリー
ム内で臨界的に同期される必要性がない。すなわち、オ
ーバラップ領域内のデータがＣＷＤＴ動作機能として変
化しないので、臨界的タイミングは関心外の事となる。
オーバラップ領域のサイズ選択は、継ぎ目の無いシリア
ル・データを保証するためのシステム制約に基づく。図
７では、シリアル・データ・シーケンスは継ぎ目の無い
状態で、Ｒ−１；Ｃ＋９からＲ＋１；Ｃ−１まで連続的
に進み、ほぼ２つの行が単一ＣＷＤＴ＃２アクセスによ
り結合される。更に、シーケンスは次のＣＷＤＴ＃２ア
クセスにより拡張される。この事はリアルタイム・デー
タ転送無しに達成されるものである。

【００３０】ここで従来のリアルタイム・リード・デー
タ転送によるミッドライン・リロードは、単一シリアル
・クロック・サイクルに制約された転送ウィンドウ（TR
ANSFER WINDOW）を有していた。これに対し、ＣＷＤＴ
＃２リード・データ転送では、オーバラップ領域の広さ
に相当する転送ウィンドウを要する。

【００３１】上述したＣＷＤＴデータ転送アクセスの拡
張として、ＣＷＤＴ境界に異なった値を適用し、タップ
・ポインタを更新することが可能である。ＣＡＳの立ち
下がりエッジで、ＣＷＤＴ境界がアドレス入力から得ら
れる。ＣＡＳが活動状態であるロウレベルであれば（例
えばＣＷＤＴ＃１）、タップ・ポインタを更新する当該
値はＤＴ／ＯＥの立ち上がりエッジでアドレス入力から
得られる。この様にして、ＣＷＤＴ境界とタップ・ポイ
ンタは相異なる値を取ることが可能である。

【００３２】図９は本発明によるメモリを使用した表示
システムのブロック図である。ワークステーションは中
央処理装置（ＣＰＵ）２０、読みだし専用記憶装置（Ｒ
ＯＳ）２２、ランダム・アクセス・メモリ２４、データ
記憶用ディスク装置２６、キーボード或いはマウスなど
のユーザ・インタフェース２８、表示アダプタ３２を介
した表示装置３０により構成されている。これらユニッ
トはシステム・バス３４により接続されている。表示ア
ダプタ３２は本発明によるＶＲＡＭを要する表示メモリ
を含んでおり、ＲＡＭ部分はＲＡＭポートを介し更新さ
れ、シリアル・アクセス・ポートは表示画面３０上にラ
スタ表示されるデータを提供するために使用される。こ
れは本発明による表示システムの一実施例に過ぎないこ
とを述べておかねばならない。複数ユーザの各ユーザに
対し表示装置や表示アダプタを持つメイン・フレーム・
データ処理システムなど、数多くの他の実施例が可能で
ある。

【００３３】本発明は簡単に、また効率的にＶＲＡＭ内
のＳＡＭ部分の完全利用を達成する。各ＣＷＤＴリード
・データ転送ではＳＡＭにＣＷＤＴ境界から始まり、全
ＳＡＭ容量に等しい長さのＲＡＭアドレス空間に於ける
連続的なデータをロードする。ＣＷＤＴ境界から始まる
ことで、シリアル・データ・シーケンスは継ぎ目無く行
アドレス境界をまたがって移行可能となる。そして、次
のデータ転送要求が発生するまでに全ＳＡＭ容量以内の
順次データを提供する。従来のリード・データ転送で
は、リアルタイム・データ転送無しに、シリアル・デー
タ・シーケンスが行アドレス境界をまたがって移行する
ことを許可していなかった。従来のリード・データ転送
は、表示メモリ・サブシステム等の列アドレスが０の場
合に限り、単にＳＡＭの全容量を利用したに過ぎない。

【００３４】本発明ではＳＡＭの全容量を利用すること
により、表示メモリ・サブシステムに於ける“ミッドラ
イン・リロード”の必要性を除去した。更に、本発明で
は各表示フレームに要求されるＶＲＡＭデータ転送数を
減少する。システム制限が“ミッドライン・リロード”
の完全な回避を妨げる場合、または“ミッドライン・リ
ロード”を利用することが有利である場合には、ＣＷＤ
Ｔ＃２データ転送は“ミッドライン・リロード”のリア
ルタイム性を除去する手段を提供する。リアルタイムＶ
ＲＡＭデータ転送の必要性を取り除くことにより、ＣＷ
ＤＴはこうしたデータ転送を同期させ、また制御するの
に必要となる潜在的に複雑且つ高速な回路の必要性、及
びデータ転送の同期に於けるＲＡＭポートバンド幅の潜
在的無駄使用を除去することができる。

【００３５】また、本発明に於いてＣＷＤＴが、現状の
ＶＲＡＭに於ける従来のデータ転送アクセスの代用或い
は補充として利用されれば有利となる。ここまで、ＣＷ
ＤＴが表示メモリ・システムの場合などのリード・デー
タ転送（ＲＡＭからＳＡＭ）に関連して説明されてきた
が、現状のＶＲＡＭに於いて見られるライト・データ転
送（ＳＡＭ）に関する応用例にも利用可能である。

【００３６】

【発明の効果】以上説明したように、本発明によれば、
ＳＡＭの全容量を利用することで、表示メモリ・サブシ
ステムに於ける“ミッドライン・リロード”の必要性を
除去することができる。

【図面の簡単な説明】

【図１】従来のＶＲＡＭのブロック図である。

【図２】シリアル・クロックが非活動状態である場合
の、従来のリード・データ転送サイクルを示すタイミン
グ図である。

【図３】リアルタイム・データ転送と称されるシリアル
・クロックが活動状態である場合の、従来のリード・デ
ータ転送サイクルを示すタイミング図である。

【図４】本発明による列たたみリード・データ転送後の
シリアル・アクセス・メモリのマップ図である。

【図５】ＲＡＭ部分が２つのセグメントに分割された本
発明のビデオ・ランダム・アクセス・メモリのブロック
図である。

【図６】シリアル・クロックが非活動状態である場合
の、列たたみリード・データ転送の第１形態を示すタイ
ミング図である。

【図７】シリアル・クロックが活動状態である場合の、
列たたみリード・データ転送の第２形態を示すタイミン
グ図である。

【図８】シリアル・クロックが活動状態の場合の第２形
態による列たたみデータ転送前後のシリアル・アクセス
・メモリのマップ図である。

【図９】本発明によるメモリを使用した表示システムの
ブロック図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者トッド・ウィリアムズアメリカ合衆国バーモント州、ウエストフォード、キングズヒル・ロード、ボックス 1015、ボックスアールアール１（番地なし) (56)参考文献特開平１−112592（ＪＰ，Ａ) 特開平２−81397（ＪＰ，Ａ) 特開昭60−162287（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/401 G06T 1/60

Claims

(57)【特許請求の範囲】

【請求項１】行列に配置された複数メモリセルより成
り、列アドレス信号Ｃ及び行アドレス信号Ｒによりアク
セスされるランダム・アクセス・メモリと、シリアル・アクセス・メモリと、前記シリアル・アクセス・メモリへの外部アクセスを許
可するシリアル・アクセス手段と、前記ランダム・アクセス・メモリの前記列アドレスＣに
より決定される第１行の第１選択列セットと第２行の第
２選択列セットとを前記シリアル・アクセス・メモリへ
同時に結合する、前記ランダム・アクセス・メモリと前
記シリアル・アクセス・メモリ間のデータ転送を制御す
る制御ロジックとを備え、前記制御ロジックは、前記２つの選択列セットの少なく
とも一方が前記シリアル・アクセス・メモリで部分的に
前回のデータ転送のデータとオーバラップするように前
記第１行の第１選択列セットと前記第２行の第２選択列
セットとを転送することを、特徴とするメモリ装置。
【請求項２】前記ランダム・アクセス・メモリに於い
て、ロジック的に隣接する行が相異なるセグメントに配
置される、少なくとも２つのセグメントに分割されたこ
とを特徴とする請求項１に記載のメモリ装置。
【請求項３】前記第１行が第１セグメントに、ロジカル
的に前記第１行に隣接する前記第２行が第２セグメント
に配置されることを特徴とする請求項２に記載のメモリ
装置。
【請求項４】前記各第１及び第２セグメントが、それぞ
れ列０からＮまでの（Ｎ＋１）個の列に結合されること
を特徴とする請求項３に記載のメモリ装置。
【請求項５】前記第１選択列セットが、０＜Ｃ−１＜Ｎ
なる列０からＣ−１により構成されることを特徴とする
請求項４に記載のメモリ装置。
【請求項６】前記第２選択列セットが、列ＣからＮによ
り構成されることを特徴とする請求項５に記載のメモリ
装置。
【請求項７】前記第２選択列セットが０＜Ｃ−１＜Ｎな
る列０からＣ−１により構成されることを特徴とする請
求項４に記載のメモリ装置。
【請求項８】前記第１選択列セットが、列ＣからＮによ
り構成されることを特徴とする請求項７に記載のメモリ
装置。
【請求項９】次のデータ転送では、第２選択列セットが
Ｙ＞１なる列Ｃ−ＹからＮにより構成されることを特徴
とする請求項６に記載のメモリ装置。
【請求項１０】前記第１選択列セットが、列０からＣ−
（Ｙ−１）により構成されることを特徴とする請求項９
に記載のメモリ装置。
【請求項１１】列Ｃ−ＹからＮまでと０からＣ−（Ｙ−
１）までが前記データ転送後、即座にアクセスされるこ
とを特徴とする請求項１０に記載のメモリ装置。
【請求項１２】前記シリアル・アクセス手段によりアク
セスされる、シリアル・アクセス・メモリ内の記憶ロケ
ーションを示す初期アドレスがロードされるポインタを
更に含むことを特徴とする請求項１に記載のメモリ装
置。
【請求項１３】中央処理装置と、表示装置と、データを前記表示装置に提供するために、前記中央処理
装置から命令を受け取るビデオＲＡＭとを具備し、前記
ビデオＲＡＭは、複数の行及び列に相互接続された第１の複数メモリセル
よりなる少なくとも一つのＲＡＭと、第２の複数メモリセルよりなるＳＡＭと、データが前記ＲＡＭの少なくとも２つの行から前記ＳＡ
Ｍに同時に転送される前記ＲＡＭと前記ＳＡＭ間のデー
タ転送手段とを備え、前記データ転送手段は、前記２つの行のデータの少なく
とも一方が前記ＳＡＭで部分的に前回のデータ転送のデ
ータとオーバラップするように前記データを前記ＲＡＭ
の少なくとも２つの行から転送することを、特徴とする表示システム。