JP3807754B2 - ビデオｒａｍにおける自己タイミング式リアルタイム・データ転送 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、全般的には表示メモリ・サブシステム、グラフィックスおよび表示装置アダプタのシステムおよびサブシステムに関し、具体的は半導体メモリ・デバイスに関する。さらに具体的にいうと、本発明は、ビデオＲＡＭおよび同様のメモリ・デバイスに関する。
【０００２】
【従来の技術】
ビデオＲＡＭ（ＶＲＡＭ）とは、２ポートＲＡＭ（ランダム・アクセス・メモリ）であり、本質的には従来のＤＲＡＭにメモリ・データを順次アクセスできる第２ポートを追加したものである。ＶＲＡＭは、ＲＡＭアレイ、順次アクセス・メモリ（ＳＡＭ）・アレイ、アドレス／制御論理回路および転送ゲートからなる。ＲＡＭアレイは、ＶＲＡＭの主（ＲＡＭ）ポートに接続され、ＤＲＡＭやＳＲＡＭのＲＡＭアレイと同一の形で振る舞う。ＳＡＭアレイは、シフト・レジスタと称する場合もあるが、ＶＲＡＭの副（ＳＡＭまたは直列）ポートに接続され、外部非同期クロックである順次クロックの制御下で順次アクセスできる。アドレス／制御論理回路は、ＲＡＭポートのアドレス多重化を管理し、ＶＲＡＭの制御と大域タイミング機能のすべてを提供する。転送ゲートは、アドレス／制御論理回路の制御下で、メモリ・データをＲＡＭアレイとＳＡＭアレイの間で受け渡しできるようにする機構である。
【０００３】
ＶＲＡＭの利点は、ＲＡＭアレイとＳＡＭアレイの間でデータを転送しなければならない時を除いて、２つのポートを独立に非同期に操作できることである。ＳＡＭアレイは、通常はＲＡＭアレイ１行分の記憶容量を有し、完全に１行分のメモリ・データが、単一のデータ転送サイクルでＲＡＭとＳＡＭの間で転送される。２つのポートの独立非同期動作は、表示メモリ・サブシステムへの応用に優れており、この場合、ＲＡＭポートは表示メモリの内容更新に使用され、ＳＡＭポートは、ＣＲＴなどの表示装置上でラスタ化される表示データを供給する。ＲＡＭポートは、一般に、更新ハードウェア（たとえばグラフィックス・プロセッサ）の周波数で動作する。ＳＡＭポートは、一般に、表示装置の要件によって指定される周波数で動作する。表示装置上でラスタ化される表示データは、ＳＡＭポートから取得されるので、ＲＡＭポート帯域幅のほぼ全てを、表示メモリの内容の更新に使用できる。
【０００４】
表示メモリ・サブシステムでは、ＶＲＡＭがＳＡＭポートに表示データを供給する。ＳＡＭアレイは、表示データの１行分の容量しかないので、表示フレームの時間の間、表示データの新しい行を連続的に再ロードされなければならない。一般に、表示データの新しい行のそれぞれは、前の行よりアドレスが１つ大きい行から取得される。ＲＡＭアレイから表示データの新しい行をＳＡＭアレイに再ロードする作業は、ＲＡＭポートでデータ転送サイクルを実行することによって達成される。ＲＡＭアレイとＳＡＭアレイの間でのデータの転送は、ＲＡＭポートでの通常のＤＲＡＭアクセス・サイクルに対する唯一の割込みである。このデータ転送は、２つの別個のタイプに分けることができる。すなわち、
１ 順次クロックが停止しており、ＳＡＭポートがインアクティブの時
２ 順次クロックが動作しており、ＳＡＭポートがアクティブの時
【０００５】
前者は通常、表示フレームの帰線消去期間中に次の水平走査線の表示データをＳＡＭにロードすることに関連しており、順次クロックが停止しているので、ＲＡＭポートでのデータ転送サイクルは、順次クロックと同期する必要がない。後者は通常、表示フレームの水平走査線に関するアクティブ・ビデオ期間に関連しており、順次クロックが動作しているので、ＳＡＭポートでの表示データに必要な継ぎ目のない流れを維持するために、ＲＡＭポートでのデータ転送サイクルを順次クロックと正確に同期させる必要がある。後者はしばしば、ＶＲＡＭの術語で「リアルタイム・データ転送」と称し、ＶＲＡＭベース表示サブシステムの術語で「ミッドライン再ロード」と称する。
【０００６】
表示メモリ・サブシステムの設計では、「リアルタイム・データ転送」の制御とタイミングが大きな問題になる。「リアルタイム・データ転送」は、時間にクリティカルなリアルタイム・アクセスであり、ＲＡＭポートとＳＡＭポートの間の正確な同期を必要とする。このように時間にクリティカルなリアルタイム・アクセスは、アクセスの同期と制御のために複雑で高速な回路を必要とする可能性がある。このため、ＶＲＡＭベース表示メモリ・サブシステムの設計者は、しばしば、表示データの「ミッドライン再ロード」とそれに関連するＶＲＡＭの「リアルタイム・データ転送」を避けるために、柔軟性を犠牲にしたり表示メモリを活用しないことを選択する。
【０００７】
多くのＶＲＡＭベース表示メモリ・サブシステムに使用されている、ミッドライン再ロードを避けるための通常の方法には、表示メモリの内容をビデオ表示画面にマッピングする方法に対する複数の制約が含まれる。この制約には、通常は下記が含まれる。
・表示フレームの最初の水平走査線の表示データの開始アドレスが固定される。
・後続水平走査線のそれぞれの開始アドレスを生成するためのアドレス増分が、表示メモリ・サブシステム内のＶＲＡＭのＳＡＭアレイの容量と等しい値か、その２進分数に固定される。
・水平走査線の長さは、表示データの量が表示メモリ・サブシステム内のＶＲＡＭのＳＡＭアレイの容量を超えないものにする必要がある。
【０００８】
「ミッドライン再ロード」を避け、従って「リアルタイム・データ転送」を避けるためには、これらの制約のすべてを満たさなければならない。汎用のグラフィックス・アダプタや表示装置コントローラの場合、これらの制約を適用することはできない。
【０００９】
「リアルタイム・データ転送」を避けるためのもう１つの手段が、いわゆる「スプリット・レジスタ」機構を組み込んだ最近の１ＭＢ ＶＲＡＭの一部に見られる。これらのＶＲＡＭでは、ＳＡＭアレイが、いわゆる「スプリット・レジスタ・データ転送」によって独立にロードすることのできる２つの半分に分割され、これによって、ＳＡＭの半分がアクティブである間にＳＡＭの他方の半分にロードすることが可能になっている。この機構は、問題の軽減に大いに役立つが、ＳＡＭアレイの容量を完全かつ効率的に利用してはおらず、潜在的に、「スプリット・レジスタ」機構を使用しない時に必要になるはずのデータ転送アクセスの２倍のアクセスをもたらす可能性がある。
【００１０】
時間にクリティカルなデータ転送に必要な高精度を維持しながら「リアルタイム・データ転送」を可能にする、代替手法の提案の１つが、転送に関するタイミングのすべてを、コントローラを介して外部から供給するのではなく、ＶＲＡＭの内部で維持するというものである。この場合、ＶＲＡＭに事前プログラミングされたパラメータに基づいて、すべての転送が自動的にＶＲＡＭによって内部的に開始され、順次クロックと同期化されるので、転送が簡単に順次出力ストリームと同期化される。この手法を用いる場合、外部制御はタイミングに導入されず、したがって、リアルタイム・データ転送に必要な高精度のタイミングが達成される。
【００１１】
しかし、この手法にはいくつかの短所がある。第１に、内部タイミングによる転送に適応するために、ＶＲＡＭ設計が非常に複雑になり、通常のＶＲＡＭと非互換になる。第２に、パラメータが静的であり、通常動作中の順次データ出力の再配列が困難になっているので、この設計は柔軟性に欠ける。第３に、このＶＲＡＭは、内部データ転送を行っている時に、ＲＡＭポートでの同時アクセスを回避するために、ＶＲＡＭメモリ・コントローラにビジー信号を供給するか、待ち状態をもたらす必要があるはずである。第４に、このビジー・プロトコルの処理のために、特に複数のＶＲＡＭからのビジー信号を管理しなければならない場合に、ビデオ・コントローラ回路の複雑さが増す。さらに、このビジー・ハンドシェーク・プロトコルが存在するが故に、既存のビデオ・コントローラのいずれもが、このＶＲＡＭと共に利用するのに適したものでなくなる。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、従来のビデオ・ランダム・アクセス・メモリ（ＶＲＡＭ）・デバイスに対する新規の機能強化によって、通常はＶＲＡＭベース・メモリ・サブシステムに使用されるリアルタイム・データ転送に関連する潜在的に複雑で高速な回路の必要を、簡単かつ効率的に除去することである。本発明のもう１つの目的は、厳密なマッピング制限がシステムに課せられず、ＳＡＭの効率が犠牲にされないようにすることである。本発明のもう１つの目的は、過度に複雑でなく、非常に柔軟かつ動的であり、待ち状態ハンドシェーク・プロトコルを導入せず、既存のビデオ・コントローラとの完全な互換性を有し、従来のＶＲＡＭデータ転送の自然な拡張であるＶＲＡＭ回路設計を提供することである。
【００１３】
【課題を解決するための手段】
本発明によれば、ビデオＲＡＭ半導体メモリ・デバイスが、行アドレス、列アドレスおよび目標アドレスを入力するためのアドレス入力を有するＲＡＭアレイと、順次出力ポートを有する順次アクセス・アレイから構成される。このビデオＲＡＭは、ＲＡＭアレイと順次アクセス・アレイの間のデータ転送のための粗タイミング位置を示す外部コントローラからのＲＡＳクロックなどの指令信号を検出するアドレス／制御論理回路を有する。制御論理回路は、内部的に順次クロックと同期化される制御信号を供給し、この制御信号は、タップ・ポインタがプログラム可能目標値または入力目標アドレスより１つ小さい値に等しい期間の間に発生する。これによって、入力行アドレスに対応するＲＡＭアレイ内の行が、ＲＡＭアレイと順次アクセス・アレイの間で転送される。
【００１４】
本発明の上記ならびに他の目的、特徴および長所は、下記の詳細な説明から明らかになる。
【００１５】
【実施例】
これより図面を参照するが、具体的には図１を参照すると、本発明の好ましい実施例によるＶＲＡＭのブロック図が示されている。このＶＲＡＭには、ＲＡＭアレイ１０、ＳＡＭアレイ２０、アドレス／制御論理回路３０、転送ゲート４０およびタップ・ポインタ（ＴＡＰ）５０が含まれる。ＲＡＭアレイ１０は、ＶＲＡＭの主（ＲＡＭ）ポートに接続され、アドレス／制御論理回路３０の制御下でＤＲＡＭまたはＳＲＡＭと同一の形で振る舞う。ＳＡＭアレイ２０は、シフト・レジスタと呼ばれる場合もあるが、ＶＲＡＭの副（ＳＡＭまたは直列）ポートに接続され、外部非同期クロックである順次クロックの制御下で順次アクセスすることができる。ＳＡＭアレイ２０に対する順次アクセスは、タップ・ポインタ（ＴＡＰ）５０によって制御され、タップ・ポインタ（ＴＡＰ）５０は、順次クロックのサイクルごとに増分されるカウンタからＳＡＭアレイ２０のアドレスを生成する。タップ・ポインタ（ＴＡＰ）５０は、アドレス／制御論理回路３０の制御下で初期値をロードされ、そのカウントの末尾に達するまで順次クロックのサイクルごとにカウンタを増分し、末尾に達した後には、ラップして最初の値に戻る。アドレス／制御論理回路３０は、アドレス多重化とＲＡＭポート上のデータ・フローを管理し、ＶＲＡＭの制御と大域タイミング機能のすべてを提供する。転送ゲート４０は、アドレス／制御論理回路３０の制御下で、ＲＡＭアレイ１０とＳＡＭアレイ２０の間でメモリ・データを受け渡しできるようにする機構である。
【００１６】
ここで図２を参照すると、順次クロックがインアクティブの状態での通常のデータ読取り転送サイクルのタイミング図が示されている。通常のＶＲＡＭでは、データ読取り転送サイクルは、行アドレス・ストローブ（ＲＡＳ）の立ち下がりエッジでデータ転送／出力イネーブル（ＤＴ／ＯＥ）をロー・レベルにセットすることによって示される。ＲＡＳの立ち下がりエッジでは、アドレス入力から行アドレス（Ｒ）が取得され、行Ｒがアクティブにされる。列アドレス・ストローブ（ＣＡＳ）の立ち下がりエッジでは、アドレス入力から列アドレス（Ｃ）が取得される。その後、ＤＴ／ＯＥの立ち上がりエッジで、実際のＲＡＭ→ＳＡＭデータ転送が発生する。データ転送時には、ＳＡＭアレイ２０に、ＲＡＭアレイ１０の行Ｒの内容がロードされ、タップ・ポインタ（ＴＡＰ）５０に、列アドレスＣがロードされる。実際のデータ転送後の順次クロックの最初の立ち上がりエッジで、ＳＡＭアレイ２０の新しい内容が、最初の順次クロック立ち上がりエッジの時刻でのタップ・ポインタ値によって与えられるＳＡＭ位置から始まるＳＡＭポートで使用可能になる。順次データの最初の項目は、列アドレスＣの行Ｒからのデータである（このデータの簡略表記が｛Ｒ；Ｃ｝である。本明細書全体を通じて、データの記述のすべてを簡略化するためにこの表記を使用する）。順次クロックの後続の立ち上がりエッジのそれぞれで、タップ・ポインタ（ＴＡＰ）５０の増分が発生し、ＳＡＭポートにＳＡＭアレイ２０の内容が順次提示される。すなわち、｛Ｒ；Ｃ｝の後に、｛Ｒ；Ｃ＋１｝、｛Ｒ；Ｃ＋２｝などが続く。
【００１７】
図３は、順次クロックがアクティブの状態での、いわゆる「リアルタイム・データ転送」の通常のデータ読取り転送サイクルのタイミング図である。図３からわかるように、順次クロックが動作している状態でデータ読取り転送が実行される場合、ＳＡＭポートでのデータの正しいシーケンスを維持するために、ＤＴ／ＯＥの立ち上がりエッジによって示されるデータ転送のタイミングは、正しい順次クロック・サイクル中に発生するように正確に維持されなければならない。現在のＶＲＡＭは、最小１５ｎｓの順次クロック・サイクルを有し、通常は、ＤＴ／ＯＥの立ち上がりエッジが、前の順次クロックの立ち上がりエッジから５ｎｓ以上後、次の順次クロックの立ち上がりエッジから５ｎｓ以上前に発生することを必要とする。これは、転送のタイミングを、５ｎｓの狭さになる可能性のある「窓」の中に納めなければならず、非常に高速の回路が必要になることを意味する。将来のＶＲＡＭは、さらに高速の順次クロックを有する可能性があり、「窓」もそれ相応に狭くなる可能性がある。
【００１８】
本発明の自己タイミング式リアルタイム・データ転送ＶＲＡＭは、高速の外部制御回路を必要とせずに、非常に狭いタイミング「窓」の中でリアルタイム・データ転送のタイミングを正確に定める能力を有する。このＶＲＡＭは、外部コントローラが転送タイミングを供給することを必要とするのではなく、タイミングにクリティカルなリアルタイム・アクセスを簡単かつ効率的に同期化する内部タイミング式データ転送を介してこのような高精度をもたらす。
【００１９】
ここで図４を参照すると、本発明の好ましい実施例による３パラメータの一般事例での自己タイミング式データ転送（ＳＴＤＴ）リアルタイム・データ読取り転送サイクルのタイミング図が示されている。この図には、ＳＴＤＴ機能の制御の有利な手段が示されている。当業者であれば了解できるように、制御入力の相対タイミング、シーケンス、極性および動作機能を変更した、他の有利な制御手段を考案することができる。ＳＴＤＴアクセスの実際の動作は、ＳＴＤＴ機能が従来のリアルタイム・データ転送アクセスの代替として提供されるのか、それに追加して提供されるのかを含む、複数の要因に依存する。
【００２０】
ＳＴＤＴ機能の最も一般的な場合では、３つのパラメータが必要である。必要なパラメータは、下記のとおりである。
・Ｒ 行アドレス
・Ｃ 列アドレス
・Ｔ ＳＴＤＴの目標
【００２１】
この３つの必要なパラメータは、「ＳＴＤＴ目標」（Ｔ）が必ず列アドレス（Ｃ）と等しくなるようにすることによって、２つに減らすことができる。ここでは、３パラメータを有するＳＴＤＴ機能の一般事例を説明し、下で、２パラメータの事例（Ｃ＝Ｔ）を、ＳＴＤＴの有用な変形の例として説明する。ＳＴＤＴ機能のこのような他の変形および単純化の詳細と応用分野は、当業者であれば容易に識別できるであろう。
【００２２】
ＲＡＳの立ち下がりエッジで、アドレス入力から行アドレス（Ｒ）を取得し、行Ｒをアクティブにする。さらに、ＲＡＳの立ち下がりエッジで、ＤＴ／ＯＥがロー・レベルであれば、そのアクセスがデータ読取り転送であることが示される（ＶＲＡＭでは通常こうなっている）。ＣＡＳの立ち下がりエッジで、アドレス入力から列アドレス（Ｃ）を取得する。ＤＴ／ＯＥの立ち上がりエッジで、入力アドレスから目標アドレスを取得し、ＳＴＤＴ目標を、目標アドレスと等しい値にセットする。タップ・ポインタが、ＳＴＤＴ目標より１つ少ない値に達し（ＴＡＰ＝Ｔ−１）、ＳＴＤＴ目標（Ｔ）へ増分されようとしている時に、順次クロックの立ち上がりエッジに応答してデータ転送が行われる。データ転送時には、データが行ＲとＳＡＭの間で転送され、タップ・ポインタに、列アドレス（Ｃ）がロードされる。
【００２３】
データ転送後の最初の順次クロックの立ち上がりエッジに応答して、ＳＡＭの新しい内容が、直列ポートで使用可能になる。タップ・ポインタは、順次クロックに応答して、データ転送中にシーケンスＴ−２、Ｔ−１、Ｃ、Ｃ＋１、Ｃ＋２に従う。ＳＡＭポートでの直列データの流れは、このデータ転送中に継ぎ目なしにステップし、シーケンス｛Ｑ；Ｔ−２｝、｛Ｑ；Ｔ−１｝、｛Ｒ；Ｃ｝、｛Ｒ；Ｃ＋１｝、｛Ｒ；Ｃ＋２｝に従う。おそらく、ほとんどの場合に、このシーケンスは、Ｑ＝Ｒ−１かつＣ＝Ｔ＝０であって、メモリ・アドレス空間内で連続したものになるはずである。しかし、このＳＴＤＴ機能の３パラメータの事例では、非常に有利な柔軟性と応用の有用性がもたらされる。
【００２４】
ご存じのように、ＲＡＳ、ＣＡＳおよびＤＴ／ＯＥを含む、ビデオ表示システムの外部コントローラからの指令信号は、粗い精度でのデータ転送のタイミングを示す。ＶＲＡＭがこの指令信号を受け取ったならば、データ転送は、タップ・ポインタが目標アドレスより１つ小さい値に達する際に、内部的に順次クロックと同期化される。したがって、本発明のＶＲＡＭは、極度に狭いタイミング「窓」の間に転送を行うのに必要であり、直列ポートから順次データをリアルタイムで継ぎ目なしに転送するのに必要な微細タイミング精度で、高精度自己タイミング式データ転送を行う能力を有する。
【００２５】
図５は、本発明の好ましい実施例の２パラメータ事例（Ｃ＝Ｔ）でのＳＴＤＴリアルタイム・データ読取り転送サイクルのタイミング図である。この図は、ＳＴＤＴ機能の変形の制御の有利な手段を示す図である。前と同様に、制御入力の相対タイミング、シーケンス、極性および動作機能を変更した、他の有利な制御手段を考案することができる。２パラメータ事例（Ｃ＝Ｔ）は、行アドレスと列アドレスだけを供給する必要があり、ＤＴ／ＯＥの立ち上がりエッジのタイミングは、このＳＴＤＴの変形に本質的に無関係なので、同一のままにすることができるという点で、従来のデータ読取り転送とある種の共同作用を有する。
【００２６】
ＲＡＳの立ち下がりエッジで、アドレス入力から行アドレス（Ｒ）を取得し、行Ｒをアクティブにする。さらに、ＲＡＳの立ち下がりエッジで、ＤＴ／ＯＥがロー・レベルであれば、そのアクセスがデータ読取り転送であることが示される（ＶＲＡＭでは通常こうなっている）。これは、ＳＴＤＴのＣ＝Ｔ変形でのＤＴ／ＯＥの唯一の機能であり、唯一のタイミング必要条件である。したがって、図５に示されているように、ＤＴ／ＯＥの立ち上がりエッジのタイミングは無関係である。ＣＡＳの立ち下がりエッジで、アドレス入力から列アドレス（Ｃ）を取得する。この２パラメータ変形では、列アドレス（Ｃ）がＳＴＤＴ目標でもある（Ｃ＝Ｔ）。タップ・ポインタが、ＳＴＤＴ目標より１つ少ない値に達し（ＴＡＰ＝Ｃ−１）、ＳＴＤＴ目標（Ｃ）へ増分されようとしている時に、順次クロックの立ち上がりエッジに応答してデータ転送が行われる。データ転送時には、データが行ＲとＳＡＭの間で転送される。データ転送時にタップ・ポインタに列アドレス（Ｃ）をロードしてもよいが、タップ・ポインタは、順次クロックによってその値まで増分されるはずなので、この動作は不要である。
【００２７】
データ転送後の最初の順次クロックの立ち上がりエッジに応答して、ＳＡＭの新しい内容が、直列ポートで使用可能になる。タップ・ポインタは、順次クロックに応答して、データ転送中にシーケンスＣ−２、Ｃ−１、Ｃ、Ｃ＋１、Ｃ＋２に従う。ＳＡＭポートでの直列データの流れは、このデータ転送中に継ぎ目なしにステップし、シーケンス｛Ｑ；Ｃ−２｝、｛Ｑ；Ｃ−１｝、｛Ｒ；Ｃ｝、｛Ｒ；Ｃ＋１｝、｛Ｒ；Ｃ＋２｝に従う。おそらく、ほとんどの場合に、このシーケンスは、Ｑ＝Ｒ−１かつＣ＝Ｔ＝０であって、メモリ・アドレス空間内で連続したものになるはずである。
【００２８】
２パラメータ事例の代替事例が発生するのは、行アドレスと目標アドレスだけが入力される時である。列アドレスは、０になるか（Ｃ＝０）、ＶＲＡＭにプログラムされた事前に選択された別の値になり、ＳＴＤＴ目標（Ｔ）は、目標アドレスと同一にセットされる。タップ・ポインタが、ＳＴＤＴ目標より１つ少ない値に達し（ＴＡＰ＝Ｔ−１）、ＳＴＤＴ目標（Ｔ）へ増分されようとしている時に、順次クロックの立ち上がりエッジに応答してデータ転送が行われる。データ転送時には、データが行ＲとＳＡＭの間で転送され、タップ・ポインタに、事前に選択された列アドレス（Ｃ）がロードされる。
【００２９】
ＳＴＤＴの１パラメータ変形または無パラメータ変形を実施することも可能である。１パラメータ事例では、行アドレスＲだけが供給され、列アドレスとＳＴＤＴ目標には、なんらかの事前に選択された値がセットされる。たとえば、ビット長５１２のＳＡＭの場合、ＳＴＤＴ目標を０にセットし、列アドレスを１２にセットすることができる。タップ・ポインタがＳＴＤＴ目標より１つ小さい値に達し、ＳＴＤＴ目標へ増分されようとしている時に、順次クロックの立ち上がりエッジに応答してデータ転送が行われる。この例では、タップ・ポインタが最大カウント値（すなわち、９ビットＴＡＰの場合は５１１または２進数の「１１１１１１１１１」）に達し、次の増分の際にラップアラウンドして０に戻ろうとしている時に、順次クロックに応答してデータ転送が行われる。データ転送時には、データがＲＡＭの行ＲとＳＡＭの間で転送され、タップ・ポインタに、列アドレス（Ｃ）、たとえば値１２がロードされる。
【００３０】
無パラメータ事例では、列アドレスとＳＴＤＴ目標が、０または事前に選択された何らかの値になり、ＳＡＭの新しい内容になるデータの行アドレスが、ＳＡＭの前の内容をロードするのに使用された前の行アドレスより１つ大きい値になる。この０パラメータ事例では、行アドレス・シーケンスを起動し、再起動するための何らかの手段を使用できるようにする必要がある。それでも、外部コントローラからのタイミング信号が、データ転送の粗タイミング位置を供給するために必要である。さらに、望むならば、３つを超えるパラメータを有するＳＴＤＴの変形を設けることが可能である。
【００３１】
上で述べたどの事例でも、データ転送は、ＶＲＡＭデバイスによって内部的にタイミングを取られ、順次クロック・ストリームにデータ転送が同期化された。従来のリアルタイム・データ転送と異なり、ＳＴＤＴデータ転送は、ＲＡＭポートに制御信号を印加する外部回路によってタイミングを決定されるのではなく、ＶＲＡＭデバイス自体によってタイミングを決定されている。外部制御信号に対する唯一のタイミング必要条件は、データ転送の前に、ＳＴＤＴアクセスが開始され、必要なＳＴＤＴパラメータが供給されていることと、ＳＴＤＴアクセスがデータ転送の後に打ち切られることである。これらの必要条件を満足するには、複雑な回路や高速回路は必要ない。というのは、タイミング精度を、高速順次クロック・ストリームへの同期に必要なものよりはるかに粗くすることができるからである。
【００３２】
本発明を実施するのに必要な、従来のＶＲＡＭに対する追加修正のサイズは、ＶＲＡＭの全サイズを大きく増加させるものではない。ＶＲＡＭ設計にＳＴＤＴを実施するには、ＳＴＤＴ機能の検出と制御のためにＶＲＡＭのアドレス／制御論理回路にわずかな追加修正を行うことだけが必要である。また、ＴＡＰカウンタ回路に取り付けられる比較器を追加する必要がある。この比較器のビット数は、ＴＡＰカウンタのビット数（長さ５１２のＳＡＭの場合９ビット）と同一である。ＳＴＤＴ機能のうちの可能な変形の１つまたはすべてを、現在のＶＲＡＭ内で使用可能な通常のデータ転送アクセスの代わりに、またはそれに追加して提供することができる。さらに、本発明を、表示メモリ・サブシステムで使用されるものとして、主にデータ読取り転送（ＲＡＭ→ＳＡＭ）に関して説明してきたが、本発明は、現在のＶＲＡＭの一部に見られるデータ書込み転送（ＳＡＭ→ＲＡＭ）に関連して応用することもできる。
【００３３】
好ましい実施例に関して本発明を具体的に図示し、説明してきたが、当業者であれば、本発明の趣旨と範囲から逸脱せずに形態と詳細にさまざまな変更を加えられることを理解するであろう。
【００３４】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３５】
（１）データ転送を指令する指令信号を外部コントローラから受け取るステップと、
タップ・ポインタがプログラム可能な目標値と等しい期間の間にＲＡＭ内の１行から順次アクセス・メモリへの、内部的に順次クロックに同期化されたデータ転送を実行するステップと
を含む、ＲＡＭ、順次アクセス・メモリおよびタップ・ポインタを有するビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２）指令信号が、データ転送信号の状態遷移であることを特徴とする、上記（１）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（３）転送されるデータが、前の順次アクセス・メモリ内容より１つ大きい行アドレスを有するＲＡＭ行に含まれるデータであることを特徴とする、上記（１）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（４）さらに、アドレス入力に存在する行アドレスを読み取るステップを含む、上記（１）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（５）転送されるデータが、行アドレスに対応するＲＡＭ行に含まれるデータであることを特徴とする、上記（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（６）指令信号が、データ転送信号がイネーブル状態である時のＲＡＳの状態遷移であることを特徴とする、上記（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（７）プログラム可能な目標値が、事前に選択された値にセットされることを特徴とする、上記（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（８）データ転送を実行するステップが、列アドレスを事前に選択された値にセットするステップと、タップ・ポインタに列アドレスをロードするステップとを含むことを特徴とする、上記（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（９）さらに、アドレス入力に存在する列アドレスを読み取るステップを含む、上記（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１０）プログラム可能な目標値が、事前に選択された値にセットされることを特徴とする、上記（９）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１１）プログラム可能な目標値が、列アドレスより１つ小さい値にセットされることを特徴とする、上記（９）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１２）列アドレスが、０であることを特徴とする、上記（１１）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１３）列アドレスを読み取るステップが、第１入力信号の状態の変化に応答して発生することを特徴とする、上記（９）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１４）第１入力信号が、ＣＡＳであることを特徴とする、上記（１３）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１５）データ転送を実行するステップが、タップ・ポインタに列アドレスをロードするステップを含むことを特徴とする、上記（９）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１６）さらに、アドレス入力に存在する目標アドレスを読み取るステップを含む、上記（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１７）プログラム可能な目標値が、目標アドレスより１つ小さい値にセットされることを特徴とする、上記（１６）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１８）データ転送を実行するステップが、列アドレスを事前に選択された値にセットするステップと、タップ・ポインタに列アドレスをロードするステップとを含むことを特徴とする、上記（１７）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１９）目標が、０に等しいことを特徴とする、上記（１７）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２０）さらに、アドレス入力に存在する列アドレスを読み取るステップを含む、上記（１７）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２１）列アドレスを読み取るステップが、第１入力信号の状態の変化に応答して発生することを特徴とする、上記（２０）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２２）第１入力信号が、ＣＡＳであることを特徴とする、上記（２１）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２３）データ転送を実行するステップが、タップ・ポインタに列アドレスをロードするステップを含むことを特徴とする、上記（２０）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２４）目標アドレスを読み取るステップが、第２入力信号の状態が変化する時に発生することを特徴とする、上記（１６）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２５）第２入力信号が、データ転送信号であることを特徴とする、上記（２４）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２６）行アドレスの読取りが、第３入力信号の状態が変化する時に発生することを特徴とする、上記（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２７）第３入力信号が、ＲＡＳであることを特徴とする、上記（２６）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２８）さらに、順次アクセス・メモリの内容を直列ポートから出力するステップを含む、上記（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２９）出力のステップが、データ転送を実行するステップの後に発生する最初の順次クロック・サイクルの立ち上がりエッジに応答して開始されることを特徴とする、上記（２８）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（３０）ＲＡＭアレイと、
直列出力ポートを有する順次アクセス・アレイと、
アドレスを入力するためのアドレス入力と、
ＲＡＭアレイと順次アクセス・アレイとの間でのデータ転送の粗いタイミング位置を示す、外部コントローラからの指令信号を検出するための感知手段と、
感知手段が指令信号を検出するのに応答して、ＲＡＭアレイと順次アクセス・アレイとの間でのデータ転送を指令する制御信号を出力することを特徴とし、順次クロックに同期化され、タップ・ポインタがプログラム可能な目標値より１つ小さい値に等しい期間の間発生する制御信号を供給するための、制御論理回路と、
制御論理回路によって供給される制御信号に応答して、ＲＡＭアレイと順次アクセス・アレイとの間でデータを転送するための転送ゲートと
を含む、ビデオＲＡＭ半導体メモリ・デバイス。
（３１）指令信号が、データ転送信号の状態遷移であることを特徴とする、上記（３０）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（３２）転送されるデータが、前の順次アクセス・メモリ内容より１つ大きい行アドレスを有するＲＡＭ行に含まれるデータであることを特徴とする、上記（３０）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（３３）転送されるデータが、アドレス入力で読み取られる行アドレスに対応するＲＡＭ行に含まれることを特徴とする、上記（３０）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（３４）指令信号が、データ転送信号がイネーブル状態である時のＲＡＳの状態遷移であることを特徴とする、上記（３０）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（３５）プログラム可能な目標値が、事前に選択された値にセットされることを特徴とする、上記（３０）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（３６）プログラム可能な目標値が、アドレス入力で読み取られた列アドレスより１つ小さい値にセットされることを特徴とする、上記（３０）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（３７）列アドレスが０であることを特徴とする、上記（３６）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（３８）列アドレスが、第１入力信号の状態の変化に応答して読み取られることを特徴とする、上記（３６）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（３９）第１入力信号がＣＡＳであることを特徴とする、上記（３８）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４０）データ転送を指令する制御信号が出力されるのと同時に、制御論理回路が、列アドレスをタップ・ポインタにロードすることを特徴とする、上記（３６）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４１）プログラム可能な目標値が、アドレス入力で読み取られた目標アドレスより１つ小さい値にセットされることを特徴とする、上記（３３）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４２）目標アドレスが、０に等しいことを特徴とする、上記（４１）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４３）目標アドレスが、第２入力信号の状態の変化に応答して読み取られることを特徴とする、上記（４１）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４４）第２入力信号が、データ転送信号であることを特徴とする、上記（４３）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４５）列アドレスが、アドレス入力で読み取られることを特徴とする、上記（４１）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４６）データ転送を指令する制御信号が出力されるのと同時に、制御論理回路が、タップ・ポインタに列アドレスをロードすることを特徴とする、上記（４５）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４７）列アドレスが、第１入力信号の状態の変化に応答して読み取られることを特徴とする、上記（４５）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４８）第１入力信号が、ＣＡＳであることを特徴とする、上記（４７）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４９）行アドレスが、第３入力信号の状態の変化に応答して読み取られることを特徴とする、上記（３３）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（５０）第３入力信号が、ＲＡＳであることを特徴とする、上記（４９）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（５１）直列ポートが、データ転送の後の最初に発生する順次クロック・サイクルの立ち上がりエッジに応答して、順次アクセス・アレイの内容を出力し始めることを特徴とする、上記（３０）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（５２）アドレス入力に存在する行アドレスを読み取るステップと、
アドレス入力に存在する列アドレスを読み取るステップと、
データ転送信号がイネーブル状態である時にＲＡＳの状態遷移を検出するステップと、
タップ・ポインタが列アドレスより１つ小さい値に等しい期間の間に、行アドレスに対応するＲＡＭ内の行から順次アクセス・メモリへ、内部的に順次クロックに同期化された状態で、行アドレスに対応するＲＡＭ行に含まれるデータを転送するステップと
を含む、ＲＡＭ、順次アクセス・メモリおよびタップ・ポインタを有するビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式リアルタイム・データ転送の方法。
（５３）列アドレスが０であることを特徴とする、上記（５２）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式リアルタイム・データ転送の方法。
（５４）列アドレスを読み取るステップが、ＣＡＳの状態の変化に応答して発生することを特徴とする、上記（５２）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式リアルタイム・データ転送の方法。
（５５）行アドレスを読み取るステップが、ＲＡＳの状態の変化に応答して発生することを特徴とする、上記（５２）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式リアルタイム・データ転送の方法。
【図面の簡単な説明】
【図１】本発明の好ましい実施例によるＶＲＡＭのブロック図である。
【図２】順次クロックがインアクティブの状態での通常のデータ読取り転送サイクルのタイミング図である。
【図３】順次クロックがアクティブの状態での、いわゆる「リアルタイム・データ転送」の通常のデータ読取り転送サイクルのタイミング図である。
【図４】本発明の好ましい実施例による３パラメータの一般事例での自己タイミング式データ転送（ＳＴＤＴ）リアルタイム・データ読取り転送サイクルのタイミング図である。
【図５】本発明の好ましい実施例による２パラメータの事例でのＳＴＤＴリアルタイム・データ読取り転送サイクルのタイミング図である。
【符号の説明】
１０ ＲＡＭアレイ
２０ ＳＡＭアレイ
３０ アドレス／制御論理回路
４０ 転送ゲート
５０ タップ・ポインタ（ＴＡＰ）
【産業上の利用分野】
本発明は、全般的には表示メモリ・サブシステム、グラフィックスおよび表示装置アダプタのシステムおよびサブシステムに関し、具体的は半導体メモリ・デバイスに関する。さらに具体的にいうと、本発明は、ビデオＲＡＭおよび同様のメモリ・デバイスに関する。
【０００２】
【従来の技術】
ビデオＲＡＭ（ＶＲＡＭ）とは、２ポートＲＡＭ（ランダム・アクセス・メモリ）であり、本質的には従来のＤＲＡＭにメモリ・データを順次アクセスできる第２ポートを追加したものである。ＶＲＡＭは、ＲＡＭアレイ、順次アクセス・メモリ（ＳＡＭ）・アレイ、アドレス／制御論理回路および転送ゲートからなる。ＲＡＭアレイは、ＶＲＡＭの主（ＲＡＭ）ポートに接続され、ＤＲＡＭやＳＲＡＭのＲＡＭアレイと同一の形で振る舞う。ＳＡＭアレイは、シフト・レジスタと称する場合もあるが、ＶＲＡＭの副（ＳＡＭまたは直列）ポートに接続され、外部非同期クロックである順次クロックの制御下で順次アクセスできる。アドレス／制御論理回路は、ＲＡＭポートのアドレス多重化を管理し、ＶＲＡＭの制御と大域タイミング機能のすべてを提供する。転送ゲートは、アドレス／制御論理回路の制御下で、メモリ・データをＲＡＭアレイとＳＡＭアレイの間で受け渡しできるようにする機構である。
【０００３】
ＶＲＡＭの利点は、ＲＡＭアレイとＳＡＭアレイの間でデータを転送しなければならない時を除いて、２つのポートを独立に非同期に操作できることである。ＳＡＭアレイは、通常はＲＡＭアレイ１行分の記憶容量を有し、完全に１行分のメモリ・データが、単一のデータ転送サイクルでＲＡＭとＳＡＭの間で転送される。２つのポートの独立非同期動作は、表示メモリ・サブシステムへの応用に優れており、この場合、ＲＡＭポートは表示メモリの内容更新に使用され、ＳＡＭポートは、ＣＲＴなどの表示装置上でラスタ化される表示データを供給する。ＲＡＭポートは、一般に、更新ハードウェア（たとえばグラフィックス・プロセッサ）の周波数で動作する。ＳＡＭポートは、一般に、表示装置の要件によって指定される周波数で動作する。表示装置上でラスタ化される表示データは、ＳＡＭポートから取得されるので、ＲＡＭポート帯域幅のほぼ全てを、表示メモリの内容の更新に使用できる。
【０００４】
表示メモリ・サブシステムでは、ＶＲＡＭがＳＡＭポートに表示データを供給する。ＳＡＭアレイは、表示データの１行分の容量しかないので、表示フレームの時間の間、表示データの新しい行を連続的に再ロードされなければならない。一般に、表示データの新しい行のそれぞれは、前の行よりアドレスが１つ大きい行から取得される。ＲＡＭアレイから表示データの新しい行をＳＡＭアレイに再ロードする作業は、ＲＡＭポートでデータ転送サイクルを実行することによって達成される。ＲＡＭアレイとＳＡＭアレイの間でのデータの転送は、ＲＡＭポートでの通常のＤＲＡＭアクセス・サイクルに対する唯一の割込みである。このデータ転送は、２つの別個のタイプに分けることができる。すなわち、
１ 順次クロックが停止しており、ＳＡＭポートがインアクティブの時
２ 順次クロックが動作しており、ＳＡＭポートがアクティブの時
【０００５】
前者は通常、表示フレームの帰線消去期間中に次の水平走査線の表示データをＳＡＭにロードすることに関連しており、順次クロックが停止しているので、ＲＡＭポートでのデータ転送サイクルは、順次クロックと同期する必要がない。後者は通常、表示フレームの水平走査線に関するアクティブ・ビデオ期間に関連しており、順次クロックが動作しているので、ＳＡＭポートでの表示データに必要な継ぎ目のない流れを維持するために、ＲＡＭポートでのデータ転送サイクルを順次クロックと正確に同期させる必要がある。後者はしばしば、ＶＲＡＭの術語で「リアルタイム・データ転送」と称し、ＶＲＡＭベース表示サブシステムの術語で「ミッドライン再ロード」と称する。
【０００６】
表示メモリ・サブシステムの設計では、「リアルタイム・データ転送」の制御とタイミングが大きな問題になる。「リアルタイム・データ転送」は、時間にクリティカルなリアルタイム・アクセスであり、ＲＡＭポートとＳＡＭポートの間の正確な同期を必要とする。このように時間にクリティカルなリアルタイム・アクセスは、アクセスの同期と制御のために複雑で高速な回路を必要とする可能性がある。このため、ＶＲＡＭベース表示メモリ・サブシステムの設計者は、しばしば、表示データの「ミッドライン再ロード」とそれに関連するＶＲＡＭの「リアルタイム・データ転送」を避けるために、柔軟性を犠牲にしたり表示メモリを活用しないことを選択する。
【０００７】
多くのＶＲＡＭベース表示メモリ・サブシステムに使用されている、ミッドライン再ロードを避けるための通常の方法には、表示メモリの内容をビデオ表示画面にマッピングする方法に対する複数の制約が含まれる。この制約には、通常は下記が含まれる。
・表示フレームの最初の水平走査線の表示データの開始アドレスが固定される。
・後続水平走査線のそれぞれの開始アドレスを生成するためのアドレス増分が、表示メモリ・サブシステム内のＶＲＡＭのＳＡＭアレイの容量と等しい値か、その２進分数に固定される。
・水平走査線の長さは、表示データの量が表示メモリ・サブシステム内のＶＲＡＭのＳＡＭアレイの容量を超えないものにする必要がある。
【０００８】
「ミッドライン再ロード」を避け、従って「リアルタイム・データ転送」を避けるためには、これらの制約のすべてを満たさなければならない。汎用のグラフィックス・アダプタや表示装置コントローラの場合、これらの制約を適用することはできない。
【０００９】
「リアルタイム・データ転送」を避けるためのもう１つの手段が、いわゆる「スプリット・レジスタ」機構を組み込んだ最近の１ＭＢ ＶＲＡＭの一部に見られる。これらのＶＲＡＭでは、ＳＡＭアレイが、いわゆる「スプリット・レジスタ・データ転送」によって独立にロードすることのできる２つの半分に分割され、これによって、ＳＡＭの半分がアクティブである間にＳＡＭの他方の半分にロードすることが可能になっている。この機構は、問題の軽減に大いに役立つが、ＳＡＭアレイの容量を完全かつ効率的に利用してはおらず、潜在的に、「スプリット・レジスタ」機構を使用しない時に必要になるはずのデータ転送アクセスの２倍のアクセスをもたらす可能性がある。
【００１０】
時間にクリティカルなデータ転送に必要な高精度を維持しながら「リアルタイム・データ転送」を可能にする、代替手法の提案の１つが、転送に関するタイミングのすべてを、コントローラを介して外部から供給するのではなく、ＶＲＡＭの内部で維持するというものである。この場合、ＶＲＡＭに事前プログラミングされたパラメータに基づいて、すべての転送が自動的にＶＲＡＭによって内部的に開始され、順次クロックと同期化されるので、転送が簡単に順次出力ストリームと同期化される。この手法を用いる場合、外部制御はタイミングに導入されず、したがって、リアルタイム・データ転送に必要な高精度のタイミングが達成される。
【００１１】
しかし、この手法にはいくつかの短所がある。第１に、内部タイミングによる転送に適応するために、ＶＲＡＭ設計が非常に複雑になり、通常のＶＲＡＭと非互換になる。第２に、パラメータが静的であり、通常動作中の順次データ出力の再配列が困難になっているので、この設計は柔軟性に欠ける。第３に、このＶＲＡＭは、内部データ転送を行っている時に、ＲＡＭポートでの同時アクセスを回避するために、ＶＲＡＭメモリ・コントローラにビジー信号を供給するか、待ち状態をもたらす必要があるはずである。第４に、このビジー・プロトコルの処理のために、特に複数のＶＲＡＭからのビジー信号を管理しなければならない場合に、ビデオ・コントローラ回路の複雑さが増す。さらに、このビジー・ハンドシェーク・プロトコルが存在するが故に、既存のビデオ・コントローラのいずれもが、このＶＲＡＭと共に利用するのに適したものでなくなる。
【００１２】
【発明が解決しようとする課題】
本発明の目的は、従来のビデオ・ランダム・アクセス・メモリ（ＶＲＡＭ）・デバイスに対する新規の機能強化によって、通常はＶＲＡＭベース・メモリ・サブシステムに使用されるリアルタイム・データ転送に関連する潜在的に複雑で高速な回路の必要を、簡単かつ効率的に除去することである。本発明のもう１つの目的は、厳密なマッピング制限がシステムに課せられず、ＳＡＭの効率が犠牲にされないようにすることである。本発明のもう１つの目的は、過度に複雑でなく、非常に柔軟かつ動的であり、待ち状態ハンドシェーク・プロトコルを導入せず、既存のビデオ・コントローラとの完全な互換性を有し、従来のＶＲＡＭデータ転送の自然な拡張であるＶＲＡＭ回路設計を提供することである。
【００１３】
【課題を解決するための手段】
本発明によれば、ビデオＲＡＭ半導体メモリ・デバイスが、行アドレス、列アドレスおよび目標アドレスを入力するためのアドレス入力を有するＲＡＭアレイと、順次出力ポートを有する順次アクセス・アレイから構成される。このビデオＲＡＭは、ＲＡＭアレイと順次アクセス・アレイの間のデータ転送のための粗タイミング位置を示す外部コントローラからのＲＡＳクロックなどの指令信号を検出するアドレス／制御論理回路を有する。制御論理回路は、内部的に順次クロックと同期化される制御信号を供給し、この制御信号は、タップ・ポインタがプログラム可能目標値または入力目標アドレスより１つ小さい値に等しい期間の間に発生する。これによって、入力行アドレスに対応するＲＡＭアレイ内の行が、ＲＡＭアレイと順次アクセス・アレイの間で転送される。
【００１４】
本発明の上記ならびに他の目的、特徴および長所は、下記の詳細な説明から明らかになる。
【００１５】
【実施例】
これより図面を参照するが、具体的には図１を参照すると、本発明の好ましい実施例によるＶＲＡＭのブロック図が示されている。このＶＲＡＭには、ＲＡＭアレイ１０、ＳＡＭアレイ２０、アドレス／制御論理回路３０、転送ゲート４０およびタップ・ポインタ（ＴＡＰ）５０が含まれる。ＲＡＭアレイ１０は、ＶＲＡＭの主（ＲＡＭ）ポートに接続され、アドレス／制御論理回路３０の制御下でＤＲＡＭまたはＳＲＡＭと同一の形で振る舞う。ＳＡＭアレイ２０は、シフト・レジスタと呼ばれる場合もあるが、ＶＲＡＭの副（ＳＡＭまたは直列）ポートに接続され、外部非同期クロックである順次クロックの制御下で順次アクセスすることができる。ＳＡＭアレイ２０に対する順次アクセスは、タップ・ポインタ（ＴＡＰ）５０によって制御され、タップ・ポインタ（ＴＡＰ）５０は、順次クロックのサイクルごとに増分されるカウンタからＳＡＭアレイ２０のアドレスを生成する。タップ・ポインタ（ＴＡＰ）５０は、アドレス／制御論理回路３０の制御下で初期値をロードされ、そのカウントの末尾に達するまで順次クロックのサイクルごとにカウンタを増分し、末尾に達した後には、ラップして最初の値に戻る。アドレス／制御論理回路３０は、アドレス多重化とＲＡＭポート上のデータ・フローを管理し、ＶＲＡＭの制御と大域タイミング機能のすべてを提供する。転送ゲート４０は、アドレス／制御論理回路３０の制御下で、ＲＡＭアレイ１０とＳＡＭアレイ２０の間でメモリ・データを受け渡しできるようにする機構である。
【００１６】
ここで図２を参照すると、順次クロックがインアクティブの状態での通常のデータ読取り転送サイクルのタイミング図が示されている。通常のＶＲＡＭでは、データ読取り転送サイクルは、行アドレス・ストローブ（ＲＡＳ）の立ち下がりエッジでデータ転送／出力イネーブル（ＤＴ／ＯＥ）をロー・レベルにセットすることによって示される。ＲＡＳの立ち下がりエッジでは、アドレス入力から行アドレス（Ｒ）が取得され、行Ｒがアクティブにされる。列アドレス・ストローブ（ＣＡＳ）の立ち下がりエッジでは、アドレス入力から列アドレス（Ｃ）が取得される。その後、ＤＴ／ＯＥの立ち上がりエッジで、実際のＲＡＭ→ＳＡＭデータ転送が発生する。データ転送時には、ＳＡＭアレイ２０に、ＲＡＭアレイ１０の行Ｒの内容がロードされ、タップ・ポインタ（ＴＡＰ）５０に、列アドレスＣがロードされる。実際のデータ転送後の順次クロックの最初の立ち上がりエッジで、ＳＡＭアレイ２０の新しい内容が、最初の順次クロック立ち上がりエッジの時刻でのタップ・ポインタ値によって与えられるＳＡＭ位置から始まるＳＡＭポートで使用可能になる。順次データの最初の項目は、列アドレスＣの行Ｒからのデータである（このデータの簡略表記が｛Ｒ；Ｃ｝である。本明細書全体を通じて、データの記述のすべてを簡略化するためにこの表記を使用する）。順次クロックの後続の立ち上がりエッジのそれぞれで、タップ・ポインタ（ＴＡＰ）５０の増分が発生し、ＳＡＭポートにＳＡＭアレイ２０の内容が順次提示される。すなわち、｛Ｒ；Ｃ｝の後に、｛Ｒ；Ｃ＋１｝、｛Ｒ；Ｃ＋２｝などが続く。
【００１７】
図３は、順次クロックがアクティブの状態での、いわゆる「リアルタイム・データ転送」の通常のデータ読取り転送サイクルのタイミング図である。図３からわかるように、順次クロックが動作している状態でデータ読取り転送が実行される場合、ＳＡＭポートでのデータの正しいシーケンスを維持するために、ＤＴ／ＯＥの立ち上がりエッジによって示されるデータ転送のタイミングは、正しい順次クロック・サイクル中に発生するように正確に維持されなければならない。現在のＶＲＡＭは、最小１５ｎｓの順次クロック・サイクルを有し、通常は、ＤＴ／ＯＥの立ち上がりエッジが、前の順次クロックの立ち上がりエッジから５ｎｓ以上後、次の順次クロックの立ち上がりエッジから５ｎｓ以上前に発生することを必要とする。これは、転送のタイミングを、５ｎｓの狭さになる可能性のある「窓」の中に納めなければならず、非常に高速の回路が必要になることを意味する。将来のＶＲＡＭは、さらに高速の順次クロックを有する可能性があり、「窓」もそれ相応に狭くなる可能性がある。
【００１８】
本発明の自己タイミング式リアルタイム・データ転送ＶＲＡＭは、高速の外部制御回路を必要とせずに、非常に狭いタイミング「窓」の中でリアルタイム・データ転送のタイミングを正確に定める能力を有する。このＶＲＡＭは、外部コントローラが転送タイミングを供給することを必要とするのではなく、タイミングにクリティカルなリアルタイム・アクセスを簡単かつ効率的に同期化する内部タイミング式データ転送を介してこのような高精度をもたらす。
【００１９】
ここで図４を参照すると、本発明の好ましい実施例による３パラメータの一般事例での自己タイミング式データ転送（ＳＴＤＴ）リアルタイム・データ読取り転送サイクルのタイミング図が示されている。この図には、ＳＴＤＴ機能の制御の有利な手段が示されている。当業者であれば了解できるように、制御入力の相対タイミング、シーケンス、極性および動作機能を変更した、他の有利な制御手段を考案することができる。ＳＴＤＴアクセスの実際の動作は、ＳＴＤＴ機能が従来のリアルタイム・データ転送アクセスの代替として提供されるのか、それに追加して提供されるのかを含む、複数の要因に依存する。
【００２０】
ＳＴＤＴ機能の最も一般的な場合では、３つのパラメータが必要である。必要なパラメータは、下記のとおりである。
・Ｒ 行アドレス
・Ｃ 列アドレス
・Ｔ ＳＴＤＴの目標
【００２１】
この３つの必要なパラメータは、「ＳＴＤＴ目標」（Ｔ）が必ず列アドレス（Ｃ）と等しくなるようにすることによって、２つに減らすことができる。ここでは、３パラメータを有するＳＴＤＴ機能の一般事例を説明し、下で、２パラメータの事例（Ｃ＝Ｔ）を、ＳＴＤＴの有用な変形の例として説明する。ＳＴＤＴ機能のこのような他の変形および単純化の詳細と応用分野は、当業者であれば容易に識別できるであろう。
【００２２】
ＲＡＳの立ち下がりエッジで、アドレス入力から行アドレス（Ｒ）を取得し、行Ｒをアクティブにする。さらに、ＲＡＳの立ち下がりエッジで、ＤＴ／ＯＥがロー・レベルであれば、そのアクセスがデータ読取り転送であることが示される（ＶＲＡＭでは通常こうなっている）。ＣＡＳの立ち下がりエッジで、アドレス入力から列アドレス（Ｃ）を取得する。ＤＴ／ＯＥの立ち上がりエッジで、入力アドレスから目標アドレスを取得し、ＳＴＤＴ目標を、目標アドレスと等しい値にセットする。タップ・ポインタが、ＳＴＤＴ目標より１つ少ない値に達し（ＴＡＰ＝Ｔ−１）、ＳＴＤＴ目標（Ｔ）へ増分されようとしている時に、順次クロックの立ち上がりエッジに応答してデータ転送が行われる。データ転送時には、データが行ＲとＳＡＭの間で転送され、タップ・ポインタに、列アドレス（Ｃ）がロードされる。
【００２３】
データ転送後の最初の順次クロックの立ち上がりエッジに応答して、ＳＡＭの新しい内容が、直列ポートで使用可能になる。タップ・ポインタは、順次クロックに応答して、データ転送中にシーケンスＴ−２、Ｔ−１、Ｃ、Ｃ＋１、Ｃ＋２に従う。ＳＡＭポートでの直列データの流れは、このデータ転送中に継ぎ目なしにステップし、シーケンス｛Ｑ；Ｔ−２｝、｛Ｑ；Ｔ−１｝、｛Ｒ；Ｃ｝、｛Ｒ；Ｃ＋１｝、｛Ｒ；Ｃ＋２｝に従う。おそらく、ほとんどの場合に、このシーケンスは、Ｑ＝Ｒ−１かつＣ＝Ｔ＝０であって、メモリ・アドレス空間内で連続したものになるはずである。しかし、このＳＴＤＴ機能の３パラメータの事例では、非常に有利な柔軟性と応用の有用性がもたらされる。
【００２４】
ご存じのように、ＲＡＳ、ＣＡＳおよびＤＴ／ＯＥを含む、ビデオ表示システムの外部コントローラからの指令信号は、粗い精度でのデータ転送のタイミングを示す。ＶＲＡＭがこの指令信号を受け取ったならば、データ転送は、タップ・ポインタが目標アドレスより１つ小さい値に達する際に、内部的に順次クロックと同期化される。したがって、本発明のＶＲＡＭは、極度に狭いタイミング「窓」の間に転送を行うのに必要であり、直列ポートから順次データをリアルタイムで継ぎ目なしに転送するのに必要な微細タイミング精度で、高精度自己タイミング式データ転送を行う能力を有する。
【００２５】
図５は、本発明の好ましい実施例の２パラメータ事例（Ｃ＝Ｔ）でのＳＴＤＴリアルタイム・データ読取り転送サイクルのタイミング図である。この図は、ＳＴＤＴ機能の変形の制御の有利な手段を示す図である。前と同様に、制御入力の相対タイミング、シーケンス、極性および動作機能を変更した、他の有利な制御手段を考案することができる。２パラメータ事例（Ｃ＝Ｔ）は、行アドレスと列アドレスだけを供給する必要があり、ＤＴ／ＯＥの立ち上がりエッジのタイミングは、このＳＴＤＴの変形に本質的に無関係なので、同一のままにすることができるという点で、従来のデータ読取り転送とある種の共同作用を有する。
【００２６】
ＲＡＳの立ち下がりエッジで、アドレス入力から行アドレス（Ｒ）を取得し、行Ｒをアクティブにする。さらに、ＲＡＳの立ち下がりエッジで、ＤＴ／ＯＥがロー・レベルであれば、そのアクセスがデータ読取り転送であることが示される（ＶＲＡＭでは通常こうなっている）。これは、ＳＴＤＴのＣ＝Ｔ変形でのＤＴ／ＯＥの唯一の機能であり、唯一のタイミング必要条件である。したがって、図５に示されているように、ＤＴ／ＯＥの立ち上がりエッジのタイミングは無関係である。ＣＡＳの立ち下がりエッジで、アドレス入力から列アドレス（Ｃ）を取得する。この２パラメータ変形では、列アドレス（Ｃ）がＳＴＤＴ目標でもある（Ｃ＝Ｔ）。タップ・ポインタが、ＳＴＤＴ目標より１つ少ない値に達し（ＴＡＰ＝Ｃ−１）、ＳＴＤＴ目標（Ｃ）へ増分されようとしている時に、順次クロックの立ち上がりエッジに応答してデータ転送が行われる。データ転送時には、データが行ＲとＳＡＭの間で転送される。データ転送時にタップ・ポインタに列アドレス（Ｃ）をロードしてもよいが、タップ・ポインタは、順次クロックによってその値まで増分されるはずなので、この動作は不要である。
【００２７】
データ転送後の最初の順次クロックの立ち上がりエッジに応答して、ＳＡＭの新しい内容が、直列ポートで使用可能になる。タップ・ポインタは、順次クロックに応答して、データ転送中にシーケンスＣ−２、Ｃ−１、Ｃ、Ｃ＋１、Ｃ＋２に従う。ＳＡＭポートでの直列データの流れは、このデータ転送中に継ぎ目なしにステップし、シーケンス｛Ｑ；Ｃ−２｝、｛Ｑ；Ｃ−１｝、｛Ｒ；Ｃ｝、｛Ｒ；Ｃ＋１｝、｛Ｒ；Ｃ＋２｝に従う。おそらく、ほとんどの場合に、このシーケンスは、Ｑ＝Ｒ−１かつＣ＝Ｔ＝０であって、メモリ・アドレス空間内で連続したものになるはずである。
【００２８】
２パラメータ事例の代替事例が発生するのは、行アドレスと目標アドレスだけが入力される時である。列アドレスは、０になるか（Ｃ＝０）、ＶＲＡＭにプログラムされた事前に選択された別の値になり、ＳＴＤＴ目標（Ｔ）は、目標アドレスと同一にセットされる。タップ・ポインタが、ＳＴＤＴ目標より１つ少ない値に達し（ＴＡＰ＝Ｔ−１）、ＳＴＤＴ目標（Ｔ）へ増分されようとしている時に、順次クロックの立ち上がりエッジに応答してデータ転送が行われる。データ転送時には、データが行ＲとＳＡＭの間で転送され、タップ・ポインタに、事前に選択された列アドレス（Ｃ）がロードされる。
【００２９】
ＳＴＤＴの１パラメータ変形または無パラメータ変形を実施することも可能である。１パラメータ事例では、行アドレスＲだけが供給され、列アドレスとＳＴＤＴ目標には、なんらかの事前に選択された値がセットされる。たとえば、ビット長５１２のＳＡＭの場合、ＳＴＤＴ目標を０にセットし、列アドレスを１２にセットすることができる。タップ・ポインタがＳＴＤＴ目標より１つ小さい値に達し、ＳＴＤＴ目標へ増分されようとしている時に、順次クロックの立ち上がりエッジに応答してデータ転送が行われる。この例では、タップ・ポインタが最大カウント値（すなわち、９ビットＴＡＰの場合は５１１または２進数の「１１１１１１１１１」）に達し、次の増分の際にラップアラウンドして０に戻ろうとしている時に、順次クロックに応答してデータ転送が行われる。データ転送時には、データがＲＡＭの行ＲとＳＡＭの間で転送され、タップ・ポインタに、列アドレス（Ｃ）、たとえば値１２がロードされる。
【００３０】
無パラメータ事例では、列アドレスとＳＴＤＴ目標が、０または事前に選択された何らかの値になり、ＳＡＭの新しい内容になるデータの行アドレスが、ＳＡＭの前の内容をロードするのに使用された前の行アドレスより１つ大きい値になる。この０パラメータ事例では、行アドレス・シーケンスを起動し、再起動するための何らかの手段を使用できるようにする必要がある。それでも、外部コントローラからのタイミング信号が、データ転送の粗タイミング位置を供給するために必要である。さらに、望むならば、３つを超えるパラメータを有するＳＴＤＴの変形を設けることが可能である。
【００３１】
上で述べたどの事例でも、データ転送は、ＶＲＡＭデバイスによって内部的にタイミングを取られ、順次クロック・ストリームにデータ転送が同期化された。従来のリアルタイム・データ転送と異なり、ＳＴＤＴデータ転送は、ＲＡＭポートに制御信号を印加する外部回路によってタイミングを決定されるのではなく、ＶＲＡＭデバイス自体によってタイミングを決定されている。外部制御信号に対する唯一のタイミング必要条件は、データ転送の前に、ＳＴＤＴアクセスが開始され、必要なＳＴＤＴパラメータが供給されていることと、ＳＴＤＴアクセスがデータ転送の後に打ち切られることである。これらの必要条件を満足するには、複雑な回路や高速回路は必要ない。というのは、タイミング精度を、高速順次クロック・ストリームへの同期に必要なものよりはるかに粗くすることができるからである。
【００３２】
本発明を実施するのに必要な、従来のＶＲＡＭに対する追加修正のサイズは、ＶＲＡＭの全サイズを大きく増加させるものではない。ＶＲＡＭ設計にＳＴＤＴを実施するには、ＳＴＤＴ機能の検出と制御のためにＶＲＡＭのアドレス／制御論理回路にわずかな追加修正を行うことだけが必要である。また、ＴＡＰカウンタ回路に取り付けられる比較器を追加する必要がある。この比較器のビット数は、ＴＡＰカウンタのビット数（長さ５１２のＳＡＭの場合９ビット）と同一である。ＳＴＤＴ機能のうちの可能な変形の１つまたはすべてを、現在のＶＲＡＭ内で使用可能な通常のデータ転送アクセスの代わりに、またはそれに追加して提供することができる。さらに、本発明を、表示メモリ・サブシステムで使用されるものとして、主にデータ読取り転送（ＲＡＭ→ＳＡＭ）に関して説明してきたが、本発明は、現在のＶＲＡＭの一部に見られるデータ書込み転送（ＳＡＭ→ＲＡＭ）に関連して応用することもできる。
【００３３】
好ましい実施例に関して本発明を具体的に図示し、説明してきたが、当業者であれば、本発明の趣旨と範囲から逸脱せずに形態と詳細にさまざまな変更を加えられることを理解するであろう。
【００３４】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３５】
（１）データ転送を指令する指令信号を外部コントローラから受け取るステップと、
タップ・ポインタがプログラム可能な目標値と等しい期間の間にＲＡＭ内の１行から順次アクセス・メモリへの、内部的に順次クロックに同期化されたデータ転送を実行するステップと
を含む、ＲＡＭ、順次アクセス・メモリおよびタップ・ポインタを有するビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２）指令信号が、データ転送信号の状態遷移であることを特徴とする、上記（１）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（３）転送されるデータが、前の順次アクセス・メモリ内容より１つ大きい行アドレスを有するＲＡＭ行に含まれるデータであることを特徴とする、上記（１）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（４）さらに、アドレス入力に存在する行アドレスを読み取るステップを含む、上記（１）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（５）転送されるデータが、行アドレスに対応するＲＡＭ行に含まれるデータであることを特徴とする、上記（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（６）指令信号が、データ転送信号がイネーブル状態である時のＲＡＳの状態遷移であることを特徴とする、上記（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（７）プログラム可能な目標値が、事前に選択された値にセットされることを特徴とする、上記（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（８）データ転送を実行するステップが、列アドレスを事前に選択された値にセットするステップと、タップ・ポインタに列アドレスをロードするステップとを含むことを特徴とする、上記（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（９）さらに、アドレス入力に存在する列アドレスを読み取るステップを含む、上記（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１０）プログラム可能な目標値が、事前に選択された値にセットされることを特徴とする、上記（９）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１１）プログラム可能な目標値が、列アドレスより１つ小さい値にセットされることを特徴とする、上記（９）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１２）列アドレスが、０であることを特徴とする、上記（１１）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１３）列アドレスを読み取るステップが、第１入力信号の状態の変化に応答して発生することを特徴とする、上記（９）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１４）第１入力信号が、ＣＡＳであることを特徴とする、上記（１３）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１５）データ転送を実行するステップが、タップ・ポインタに列アドレスをロードするステップを含むことを特徴とする、上記（９）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１６）さらに、アドレス入力に存在する目標アドレスを読み取るステップを含む、上記（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１７）プログラム可能な目標値が、目標アドレスより１つ小さい値にセットされることを特徴とする、上記（１６）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１８）データ転送を実行するステップが、列アドレスを事前に選択された値にセットするステップと、タップ・ポインタに列アドレスをロードするステップとを含むことを特徴とする、上記（１７）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（１９）目標が、０に等しいことを特徴とする、上記（１７）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２０）さらに、アドレス入力に存在する列アドレスを読み取るステップを含む、上記（１７）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２１）列アドレスを読み取るステップが、第１入力信号の状態の変化に応答して発生することを特徴とする、上記（２０）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２２）第１入力信号が、ＣＡＳであることを特徴とする、上記（２１）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２３）データ転送を実行するステップが、タップ・ポインタに列アドレスをロードするステップを含むことを特徴とする、上記（２０）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２４）目標アドレスを読み取るステップが、第２入力信号の状態が変化する時に発生することを特徴とする、上記（１６）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２５）第２入力信号が、データ転送信号であることを特徴とする、上記（２４）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２６）行アドレスの読取りが、第３入力信号の状態が変化する時に発生することを特徴とする、上記（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２７）第３入力信号が、ＲＡＳであることを特徴とする、上記（２６）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２８）さらに、順次アクセス・メモリの内容を直列ポートから出力するステップを含む、上記（４）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（２９）出力のステップが、データ転送を実行するステップの後に発生する最初の順次クロック・サイクルの立ち上がりエッジに応答して開始されることを特徴とする、上記（２８）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式データ転送の方法。
（３０）ＲＡＭアレイと、
直列出力ポートを有する順次アクセス・アレイと、
アドレスを入力するためのアドレス入力と、
ＲＡＭアレイと順次アクセス・アレイとの間でのデータ転送の粗いタイミング位置を示す、外部コントローラからの指令信号を検出するための感知手段と、
感知手段が指令信号を検出するのに応答して、ＲＡＭアレイと順次アクセス・アレイとの間でのデータ転送を指令する制御信号を出力することを特徴とし、順次クロックに同期化され、タップ・ポインタがプログラム可能な目標値より１つ小さい値に等しい期間の間発生する制御信号を供給するための、制御論理回路と、
制御論理回路によって供給される制御信号に応答して、ＲＡＭアレイと順次アクセス・アレイとの間でデータを転送するための転送ゲートと
を含む、ビデオＲＡＭ半導体メモリ・デバイス。
（３１）指令信号が、データ転送信号の状態遷移であることを特徴とする、上記（３０）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（３２）転送されるデータが、前の順次アクセス・メモリ内容より１つ大きい行アドレスを有するＲＡＭ行に含まれるデータであることを特徴とする、上記（３０）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（３３）転送されるデータが、アドレス入力で読み取られる行アドレスに対応するＲＡＭ行に含まれることを特徴とする、上記（３０）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（３４）指令信号が、データ転送信号がイネーブル状態である時のＲＡＳの状態遷移であることを特徴とする、上記（３０）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（３５）プログラム可能な目標値が、事前に選択された値にセットされることを特徴とする、上記（３０）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（３６）プログラム可能な目標値が、アドレス入力で読み取られた列アドレスより１つ小さい値にセットされることを特徴とする、上記（３０）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（３７）列アドレスが０であることを特徴とする、上記（３６）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（３８）列アドレスが、第１入力信号の状態の変化に応答して読み取られることを特徴とする、上記（３６）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（３９）第１入力信号がＣＡＳであることを特徴とする、上記（３８）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４０）データ転送を指令する制御信号が出力されるのと同時に、制御論理回路が、列アドレスをタップ・ポインタにロードすることを特徴とする、上記（３６）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４１）プログラム可能な目標値が、アドレス入力で読み取られた目標アドレスより１つ小さい値にセットされることを特徴とする、上記（３３）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４２）目標アドレスが、０に等しいことを特徴とする、上記（４１）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４３）目標アドレスが、第２入力信号の状態の変化に応答して読み取られることを特徴とする、上記（４１）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４４）第２入力信号が、データ転送信号であることを特徴とする、上記（４３）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４５）列アドレスが、アドレス入力で読み取られることを特徴とする、上記（４１）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４６）データ転送を指令する制御信号が出力されるのと同時に、制御論理回路が、タップ・ポインタに列アドレスをロードすることを特徴とする、上記（４５）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４７）列アドレスが、第１入力信号の状態の変化に応答して読み取られることを特徴とする、上記（４５）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４８）第１入力信号が、ＣＡＳであることを特徴とする、上記（４７）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（４９）行アドレスが、第３入力信号の状態の変化に応答して読み取られることを特徴とする、上記（３３）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（５０）第３入力信号が、ＲＡＳであることを特徴とする、上記（４９）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（５１）直列ポートが、データ転送の後の最初に発生する順次クロック・サイクルの立ち上がりエッジに応答して、順次アクセス・アレイの内容を出力し始めることを特徴とする、上記（３０）に記載のビデオＲＡＭ半導体メモリ・デバイス。
（５２）アドレス入力に存在する行アドレスを読み取るステップと、
アドレス入力に存在する列アドレスを読み取るステップと、
データ転送信号がイネーブル状態である時にＲＡＳの状態遷移を検出するステップと、
タップ・ポインタが列アドレスより１つ小さい値に等しい期間の間に、行アドレスに対応するＲＡＭ内の行から順次アクセス・メモリへ、内部的に順次クロックに同期化された状態で、行アドレスに対応するＲＡＭ行に含まれるデータを転送するステップと
を含む、ＲＡＭ、順次アクセス・メモリおよびタップ・ポインタを有するビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式リアルタイム・データ転送の方法。
（５３）列アドレスが０であることを特徴とする、上記（５２）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式リアルタイム・データ転送の方法。
（５４）列アドレスを読み取るステップが、ＣＡＳの状態の変化に応答して発生することを特徴とする、上記（５２）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式リアルタイム・データ転送の方法。
（５５）行アドレスを読み取るステップが、ＲＡＳの状態の変化に応答して発生することを特徴とする、上記（５２）に記載のビデオＲＡＭ半導体メモリ・デバイス内での自己タイミング式リアルタイム・データ転送の方法。
【図面の簡単な説明】
【図１】本発明の好ましい実施例によるＶＲＡＭのブロック図である。
【図２】順次クロックがインアクティブの状態での通常のデータ読取り転送サイクルのタイミング図である。
【図３】順次クロックがアクティブの状態での、いわゆる「リアルタイム・データ転送」の通常のデータ読取り転送サイクルのタイミング図である。
【図４】本発明の好ましい実施例による３パラメータの一般事例での自己タイミング式データ転送（ＳＴＤＴ）リアルタイム・データ読取り転送サイクルのタイミング図である。
【図５】本発明の好ましい実施例による２パラメータの事例でのＳＴＤＴリアルタイム・データ読取り転送サイクルのタイミング図である。
【符号の説明】
１０ ＲＡＭアレイ
２０ ＳＡＭアレイ
３０ アドレス／制御論理回路
４０ 転送ゲート
５０ タップ・ポインタ（ＴＡＰ）
Claims (8)
- ランダムアクセス・メモリ（ＲＡＭ）と、ＲＡＭから受け取ったデータを順次転送するための順次アクセス・メモリ（ＳＡＭ）と、ＳＡＭの転送アドレスを指定するためのタップ・ポインタ（ＴＡＰ）を有するビデオＲＡＭ内での自己タイミング式データ転送方法であって、
アドレス入力から行アドレスを取得するステップと、
アドレス入力から列アドレスを取得するステップと、
アドレス入力から目標アドレスを取得し、目標アドレス値を設定するステップと、
ＴＡＰのカウント値が前記目標アドレス値より一つ小さい値に等しい期間の間に、内部的に順次クロックに同期した状態で、ＲＡＭ内の前記行アドレスで特定される行からＳＡＭへのデータ転送を実行するステップとを含み、
前記データ転送実行するステップが、ＴＡＰに前記列アドレスをロードするステップを含むことを特徴とする、データ転送方法。 - 前記列アドレスがゼロであることを特徴とする、請求項１に記載のデータ転送方法。
- 自己タイミング式データ転送を実行するビデオＲＡＭであって、
ＲＡＭアレイと、
シリアル出力ポートを有する順次アクセス・アレイと、
アドレスを入力するためのアドレス入力と、
ＲＡＭアレイと順次アクセス・アレイとの間でのデータ転送のタイミング位置を示す、外部コントローラからの指令信号を検出するための検出手段と、
シリアル出力ポートからのピクセル出力をカウントするためのタップ・ポインタと、
検出手段が指令信号を検出するのに応答して、ＲＡＭアレイと順次アクセス・アレイとの間でのデータ転送を指令する制御信号を供給する制御論理回路であって、該制御信号は順次クロックに同期して、かつ、タップ・ポインタのカウント値がアドレス入力から取得する目標アドレスより１つ小さい値に等しい期間の間に発生することを特徴とする制御論理回路と、
制御論理回路によって供給される制御信号に応答して、ＲＡＭアレイと順次アクセス・アレイとの間でデータを転送するための転送ゲートとを含み、
データ転送を指令する制御信号が出力されると同時に、制御論理回路が前記アドレス入力から取得する列アドレスをタップ・ポインタにロードすることを特徴とする、ビデオＲＡＭ。 - 転送されるデータが、前の順次アクセス・メモリの内容より１つ大きい行アドレスを有するＲＡＭの行に含まれるデータであることを特徴とする、請求項３に記載のビデオＲＡＭ。
- 転送されるデータが、前記アドレス入力から取得される行アドレスに対応するＲＡＭの行に含まれることを特徴とする、請求項３に記載のビデオＲＡＭ。
- 前記指令信号が、データ転送信号がイネーブル状態である時のＲＡＳの状態遷移からなることを特徴とする、請求項３に記載のビデオＲＡＭ。
- 前記列アドレスがゼロであることを特徴とする、請求項３に記載のビデオＲＡＭ。
- 前記列アドレスが、ＣＡＳの状態の変化に応答して取得されることを特徴とする、請求項３に記載のビデオＲＡＭ。
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