JP2740969B2 - 半導体搭載用基板 - Google Patents
半導体搭載用基板Info
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体素子が電気的に接続されるリードフ
レームを有し、半導体素子が搭載されることによって半
導体搭載装置となる半導体搭載用基板に関する。
レームを有し、半導体素子が搭載されることによって半
導体搭載装置となる半導体搭載用基板に関する。
（従来の技術） 従来、この種の半導体搭載用基板としては、第５図に
示すようなものが広く知られている。この半導体搭載用
基板（110）は、基本的にはリードフレーム（111）のみ
からなり、リードフレーム（111）のアイランド部（11
6）半導体素子（20）をハンダ（21）によりダイボンデ
ィングし、半導体素子（20）のコンタクト端子とリード
フレーム（111）インナーリード部（112）をワイヤーボ
ンディングした後、アウターリード部（117）除いた全
体をトランスファーモールドすることによって、半導体
搭載装置（100）するようになっている。
示すようなものが広く知られている。この半導体搭載用
基板（110）は、基本的にはリードフレーム（111）のみ
からなり、リードフレーム（111）のアイランド部（11
6）半導体素子（20）をハンダ（21）によりダイボンデ
ィングし、半導体素子（20）のコンタクト端子とリード
フレーム（111）インナーリード部（112）をワイヤーボ
ンディングした後、アウターリード部（117）除いた全
体をトランスファーモールドすることによって、半導体
搭載装置（100）するようになっている。
（発明が解決しようとする課題） 近年、この種の半導体搭載用基板（110）にあって
は、高速動作の半導体素子（20）（以下、高速素子（2
0）と略す）を搭載可能にすること、及びこれに伴って
リード（入出力ピン）の数を増加させること（多ピン
化）が強く望まれている。
は、高速動作の半導体素子（20）（以下、高速素子（2
0）と略す）を搭載可能にすること、及びこれに伴って
リード（入出力ピン）の数を増加させること（多ピン
化）が強く望まれている。
この種の半導体搭載用基板（110）に高速素子（20）
を搭載して半導体搭載装置（100）とし、マザーボード
等に実装する場合には、同じマザーボード等に実装され
ている他の半導体搭載装置等の高速動作の妨げにならな
いよう、インピーダンスを所定の値（例えばECL素子を
搭載する場合には50Ω）に合わせる必要がある。しかし
ながら、従来の半導体搭載用基板（110）にあっては、
リードの幅、絶縁層（113）の厚み、及び絶縁層（113）
の誘電率等を調整することによっても、インピーダンス
を所定の値に合わせるのは不可能であり、またノイズを
抑え難かった。なぜなら、従来の半導体搭載用基板（11
0）は、インナーリード部（112）がストリップ線路或い
はマイクロストリップ線路とはなり得ず、浮遊インダン
クタンスが大きくなってしまうからである。また、ECL
素子等の高速素子（20）はいくつかのレベルの電源が必
要であり、このような高速素子（20）を搭載する場合に
は、電源のリンキングをなくすために多くの電源用のリ
ードを増さなければならず、リードの数が増加するに伴
って外形サイズが大きくなり、その結果インナーリード
が長くなって、浮遊インダクタンスが大きくなってしま
うからである。
を搭載して半導体搭載装置（100）とし、マザーボード
等に実装する場合には、同じマザーボード等に実装され
ている他の半導体搭載装置等の高速動作の妨げにならな
いよう、インピーダンスを所定の値（例えばECL素子を
搭載する場合には50Ω）に合わせる必要がある。しかし
ながら、従来の半導体搭載用基板（110）にあっては、
リードの幅、絶縁層（113）の厚み、及び絶縁層（113）
の誘電率等を調整することによっても、インピーダンス
を所定の値に合わせるのは不可能であり、またノイズを
抑え難かった。なぜなら、従来の半導体搭載用基板（11
0）は、インナーリード部（112）がストリップ線路或い
はマイクロストリップ線路とはなり得ず、浮遊インダン
クタンスが大きくなってしまうからである。また、ECL
素子等の高速素子（20）はいくつかのレベルの電源が必
要であり、このような高速素子（20）を搭載する場合に
は、電源のリンキングをなくすために多くの電源用のリ
ードを増さなければならず、リードの数が増加するに伴
って外形サイズが大きくなり、その結果インナーリード
が長くなって、浮遊インダクタンスが大きくなってしま
うからである。
さらに、ECL素子やGaAs素子等の高速素子（20）を搭
載する場合には、このような高速素子（20）は作動速度
が速い反面、消費電力が大きく、発熱し易いため、放熱
性を充分高めておく必要があるが、従来の半導体搭載用
基板（110）にあっては放熱性が不十分であった。
載する場合には、このような高速素子（20）は作動速度
が速い反面、消費電力が大きく、発熱し易いため、放熱
性を充分高めておく必要があるが、従来の半導体搭載用
基板（110）にあっては放熱性が不十分であった。
また、高速素子（20）は外来ノイズの影響を受け易い
ため、確実にシールドする必要があるが、従来の半導体
搭載用基板（110）にあっては、搭載された高速素子（2
0）を確実にシールドすることができなかった。
ため、確実にシールドする必要があるが、従来の半導体
搭載用基板（110）にあっては、搭載された高速素子（2
0）を確実にシールドすることができなかった。
従って、従来の半導体搭載用基板（110）にあって
は、多ピンの高速素子（20）を搭載し、高密度な半導体
搭載装置（100）とすることがほとんど不可能であっ
た。
は、多ピンの高速素子（20）を搭載し、高密度な半導体
搭載装置（100）とすることがほとんど不可能であっ
た。
（課題を解決するための手段） 以上のような課題を解決するために、本発明の採った
手段は、第１図〜第４図に示すように、 『半導体素子（20）が搭載されるリードフレーム（1
1）のインナーリード部（12）の表面及び裏面に絶縁層
（13）を形成し、この絶縁層（13）の表面の略全面に、
前記インナーリード部（12）がストリップ線路となるよ
うインピーダンス調整用のベタパターン（14）を形成す
るとともに、このインピーダンス調整用のベタパターン
（14）と前記リードフレーム（11）とを前記絶縁層（1
3）を通して形成したスルーホール（15）を介して電気
的に接続したことを特徴とする半導体搭載用基板（1
0）』 である。
手段は、第１図〜第４図に示すように、 『半導体素子（20）が搭載されるリードフレーム（1
1）のインナーリード部（12）の表面及び裏面に絶縁層
（13）を形成し、この絶縁層（13）の表面の略全面に、
前記インナーリード部（12）がストリップ線路となるよ
うインピーダンス調整用のベタパターン（14）を形成す
るとともに、このインピーダンス調整用のベタパターン
（14）と前記リードフレーム（11）とを前記絶縁層（1
3）を通して形成したスルーホール（15）を介して電気
的に接続したことを特徴とする半導体搭載用基板（1
0）』 である。
本発明に係る半導体搭載用基板（10）にあっては、リ
ードフレーム（11）の材質、形状等は特に限定されな
い。しかしながら、リード幅を一定にしておけば、特に
インピーダンスの理論計算を容易にすることができる。
ードフレーム（11）の材質、形状等は特に限定されな
い。しかしながら、リード幅を一定にしておけば、特に
インピーダンスの理論計算を容易にすることができる。
また、絶縁層（13）の材質、形状等にあっても特に限
定されず、ガラスエポキシ、ポリアミド、アルミナ、ポ
リフェニレンサルファイド等のいわゆる半導体素子用の
材料として一般的に用いられるものによって所望の形状
に形成すればよい。
定されず、ガラスエポキシ、ポリアミド、アルミナ、ポ
リフェニレンサルファイド等のいわゆる半導体素子用の
材料として一般的に用いられるものによって所望の形状
に形成すればよい。
さらに、インピーダンス調整用のベタパターン（14）
（以下、ベタパターン（14）と略す）の材質、形状等に
あっても特に限定されず、この半導体搭載用基板（10）
を多層構造とする場合には、ベタパターン（14）は必ず
しも最表層に形成しなくてもよく、内層に形成してもよ
い。また、ベタパターン（14）は、分割してグランドや
数種の電源として利用してもよく、必要に応じてベタパ
ターン（14）を利用したグランド−電源間にコンデンサ
を搭載してもよい。さらに、ベタパターン（14）の材質
は、例えば絶縁層（13）がアルミナによって形成されて
いる場合には42アロイとする等、絶縁層（13）と熱膨張
率を合わせるようにするのが好ましく、必要に応じて80
Ni/20Feのようなパーマロイによって形成し、磁気シー
ルド性を持たせてもよい。
（以下、ベタパターン（14）と略す）の材質、形状等に
あっても特に限定されず、この半導体搭載用基板（10）
を多層構造とする場合には、ベタパターン（14）は必ず
しも最表層に形成しなくてもよく、内層に形成してもよ
い。また、ベタパターン（14）は、分割してグランドや
数種の電源として利用してもよく、必要に応じてベタパ
ターン（14）を利用したグランド−電源間にコンデンサ
を搭載してもよい。さらに、ベタパターン（14）の材質
は、例えば絶縁層（13）がアルミナによって形成されて
いる場合には42アロイとする等、絶縁層（13）と熱膨張
率を合わせるようにするのが好ましく、必要に応じて80
Ni/20Feのようなパーマロイによって形成し、磁気シー
ルド性を持たせてもよい。
また、スルーホール（15）は貫通でも非貫通でもよ
く、リードフレーム（11）との電気的接続は、メッキで
も導電性ペーストでもよい。
く、リードフレーム（11）との電気的接続は、メッキで
も導電性ペーストでもよい。
さらに、搭載した半導体素子（20）との接続は、ベタ
パターン（14）を利用したグランドや電源にボンディン
グワイヤ（22）を直接接続するようにしてもよい。
パターン（14）を利用したグランドや電源にボンディン
グワイヤ（22）を直接接続するようにしてもよい。
（発明の作用） 本発明が上述のような手段を採ることにより、以下に
示すような作用がある。
示すような作用がある。
半導体素子（20）が搭載されるリードフレーム（11）
のインナーリード部（12）の表面及び裏面に絶縁層（1
3）を形成し、この絶縁層（13）の表面の略全面に、イ
ンナーリード部（12）がストリップ線路となるようベタ
パターン（14）を形成するとともに、このベタパターン
（14）とリードフレーム（11）とを絶縁層（13）を通し
て形成したスルーホール（15）を介して電気的に接続し
たことにより、多ピンの高速素子（20）を搭載して半導
体搭載装置（１）とした場合であっても、浮遊インダク
タンスを小さく抑え、全体のインピーダンスをコントロ
ールすることができるようになっている。また、ノイズ
の発生を抑制することができるようになっている。
のインナーリード部（12）の表面及び裏面に絶縁層（1
3）を形成し、この絶縁層（13）の表面の略全面に、イ
ンナーリード部（12）がストリップ線路となるようベタ
パターン（14）を形成するとともに、このベタパターン
（14）とリードフレーム（11）とを絶縁層（13）を通し
て形成したスルーホール（15）を介して電気的に接続し
たことにより、多ピンの高速素子（20）を搭載して半導
体搭載装置（１）とした場合であっても、浮遊インダク
タンスを小さく抑え、全体のインピーダンスをコントロ
ールすることができるようになっている。また、ノイズ
の発生を抑制することができるようになっている。
また、ベタパターン（14）が放熱部材としても作用
し、高速素子（20）から発せられる熱を効率良く放熱す
ることができるようになっている。（特に、高速素子の
裏面側に凹部を形成すればより効果的である。） さらに、ベタパターン（14）がシールド壁としても作
用し、外部からのノイズの侵入を阻止するとともに、外
部へのノイズの放出を阻止することができ、高速素子
（20）を確実にシールドすることができるようになって
いる。
し、高速素子（20）から発せられる熱を効率良く放熱す
ることができるようになっている。（特に、高速素子の
裏面側に凹部を形成すればより効果的である。） さらに、ベタパターン（14）がシールド壁としても作
用し、外部からのノイズの侵入を阻止するとともに、外
部へのノイズの放出を阻止することができ、高速素子
（20）を確実にシールドすることができるようになって
いる。
また、ベタパターン（14）は分割してグランドや数種
のレベルの電源として利用することができ、ピン数を減
少させ、ノイズの影響を受け難いコンパクトな半導体搭
載用基板（10）、ひいては半導体搭載装置（１）とする
ことができるようになっている。
のレベルの電源として利用することができ、ピン数を減
少させ、ノイズの影響を受け難いコンパクトな半導体搭
載用基板（10）、ひいては半導体搭載装置（１）とする
ことができるようになっている。
さらに、半導体素子（20）の裏面側に分割されないベ
タパターン（14）を形成すれば、封止性が向上し、信頼
性が向上するようになっている。
タパターン（14）を形成すれば、封止性が向上し、信頼
性が向上するようになっている。
また、ベタパターン（14）とリードフレーム（11）と
の接続がスルーホール（15）を介してなされるため、ボ
ンディングワイヤによって接続した場合に比し、電気容
量を大きく、表面積を増すことができ、放熱性が向上す
るようになっている。
の接続がスルーホール（15）を介してなされるため、ボ
ンディングワイヤによって接続した場合に比し、電気容
量を大きく、表面積を増すことができ、放熱性が向上す
るようになっている。
さらに、絶縁層（13）が構造材としても作用するた
め、必ずしもトランスファーモールドしなくてよいよう
になっている。
め、必ずしもトランスファーモールドしなくてよいよう
になっている。
（実施例） 以下、図面に示す実施例に従って本発明を詳細に説明
する。
する。
実施例１ まず、銅からなる金属板にエッチング加工を施すこと
により、所望形状のリードフレーム（11）を形成し、こ
のリードフレーム（11）のインナーリード部（12）の表
面及び裏面に、ガラストリアジンからなる絶縁層（13）
を形成した。
により、所望形状のリードフレーム（11）を形成し、こ
のリードフレーム（11）のインナーリード部（12）の表
面及び裏面に、ガラストリアジンからなる絶縁層（13）
を形成した。
次に、絶縁層（13）及びインナーリード部（12）を貫
通する貫通孔を形成した後、絶縁層（13）の表面の略全
面に、インナーリード部（12）がストリップ線路となる
よう、銅メッキによりベタパターン（14）を形成すると
ともに、このベタパターン（14）とリードフレーム（1
1）とを電気的に接続するスルーホール（15）を形成
し、本発明に係る第１図及び第２図に示すような半導体
搭載用基板（10）を得た。
通する貫通孔を形成した後、絶縁層（13）の表面の略全
面に、インナーリード部（12）がストリップ線路となる
よう、銅メッキによりベタパターン（14）を形成すると
ともに、このベタパターン（14）とリードフレーム（1
1）とを電気的に接続するスルーホール（15）を形成
し、本発明に係る第１図及び第２図に示すような半導体
搭載用基板（10）を得た。
この半導体搭載用基板（10）のリードフレーム（11）
のアイランド部（16）にECL素子（20）をハンダ（21）
によりダイボンディングし、ECL素子（20）のコンタク
ト端子とリードフレーム（11）のインナーリード部（1
2）とをワイヤーボンディングした。そして、リードフ
レーム（11）のアウターリード部（17）を除いて全体を
トランスファーモールドし、半導体搭載装置（１）を得
た。得られた半導体搭載装置（１）のインピーダンスは
50Ωに設定することができた。
のアイランド部（16）にECL素子（20）をハンダ（21）
によりダイボンディングし、ECL素子（20）のコンタク
ト端子とリードフレーム（11）のインナーリード部（1
2）とをワイヤーボンディングした。そして、リードフ
レーム（11）のアウターリード部（17）を除いて全体を
トランスファーモールドし、半導体搭載装置（１）を得
た。得られた半導体搭載装置（１）のインピーダンスは
50Ωに設定することができた。
このようにして得られた半導体搭載装置（１）は、従
来のものに比し、放熱性、シールド性、及び封止性が優
れたものとなった。
来のものに比し、放熱性、シールド性、及び封止性が優
れたものとなった。
本実施例にあっては、半導体素子（20）をリードフレ
ーム（11）のアイランド部（16）にハンダ（21）により
ダイボンディングし、半導体素子（20）のコンタクト端
子とリードフレーム（11）のインナーリード部（12）と
をワイヤーボンディングするようになっているため、既
存の製造ラインを使って半導体搭載装置（１）の組み立
て作業を行うことができる。
ーム（11）のアイランド部（16）にハンダ（21）により
ダイボンディングし、半導体素子（20）のコンタクト端
子とリードフレーム（11）のインナーリード部（12）と
をワイヤーボンディングするようになっているため、既
存の製造ラインを使って半導体搭載装置（１）の組み立
て作業を行うことができる。
なお、第２図においてリードは各辺に５ピンしか図示
されていないが、実際は各辺に0.5mmピッチで36ピンが
形成されており、全体で144ピンが形成されている。
されていないが、実際は各辺に0.5mmピッチで36ピンが
形成されており、全体で144ピンが形成されている。
実施例２ まず、銅からなる金属板にエッチング加工を施すこと
により、各辺0.5mmピッチで36ピンを有し、全体で144ピ
ンを有する所望形状のリードフレーム（11）を形成し
た。
により、各辺0.5mmピッチで36ピンを有し、全体で144ピ
ンを有する所望形状のリードフレーム（11）を形成し
た。
次に、リードフレーム（11）のインナーリード部（1
2）の表面及び裏面に、ポリフェニレンサルファイドか
らなる絶縁層（13）を射出成形した。なお、裏面側の絶
縁層（13）には凹部を形成した。
2）の表面及び裏面に、ポリフェニレンサルファイドか
らなる絶縁層（13）を射出成形した。なお、裏面側の絶
縁層（13）には凹部を形成した。
次に、表面側の絶縁層（13）に、底部がリードフレー
ム（11）に達する接続穴を形成した後、絶縁層（13）の
表面の略全面に、インナーリード部（12）がストリップ
線路となるよう、銅メッキによりベタパターン（14）を
形成した。また、接続穴に銀ペーストを充填することに
より、ベタパターン（14）とリードフレーム（11）とを
電気的に接続するブラインドスルーホール（15）を形成
し、ベタパターン（14）のうちワイヤーボンディングが
なされる部分にはニッケル／金メッキを施し、本発明に
係る第３図に示すような半導体搭載用基板（10）を得
た。
ム（11）に達する接続穴を形成した後、絶縁層（13）の
表面の略全面に、インナーリード部（12）がストリップ
線路となるよう、銅メッキによりベタパターン（14）を
形成した。また、接続穴に銀ペーストを充填することに
より、ベタパターン（14）とリードフレーム（11）とを
電気的に接続するブラインドスルーホール（15）を形成
し、ベタパターン（14）のうちワイヤーボンディングが
なされる部分にはニッケル／金メッキを施し、本発明に
係る第３図に示すような半導体搭載用基板（10）を得
た。
この半導体搭載用基板（10）のリードフレーム（11）
のアイランド部（16）にECL素子（20）をハンダ（21）
によりダイボンディングし、TTL素子（20）のコンタク
ト端子とリードフレーム（11）のアイランド部（16）或
いはベタパターン（14）とをワイヤーボンディングし
た。そして、表面側に搭載したTTL素子（20）及びボン
ディングワイヤ（22）を囲むレジンダムを形成し、レジ
ンダム内をポッティング封止し、アルミリッドで蓋をす
ることにより、半導体搭載装置（１）を得た。得られた
半導体搭載装置（１）のインピーダンスは75Ωに設定す
ることができた。
のアイランド部（16）にECL素子（20）をハンダ（21）
によりダイボンディングし、TTL素子（20）のコンタク
ト端子とリードフレーム（11）のアイランド部（16）或
いはベタパターン（14）とをワイヤーボンディングし
た。そして、表面側に搭載したTTL素子（20）及びボン
ディングワイヤ（22）を囲むレジンダムを形成し、レジ
ンダム内をポッティング封止し、アルミリッドで蓋をす
ることにより、半導体搭載装置（１）を得た。得られた
半導体搭載装置（１）のインピーダンスは75Ωに設定す
ることができた。
このようにして得られた半導体搭載装置（１）は、実
施例１のものに比し、さらに放熱性の優れたものとなっ
た。
施例１のものに比し、さらに放熱性の優れたものとなっ
た。
実施例３ まず、42アロイからなる金属板にエッチング加工を施
すことにより、所望形状のリードフレーム（11）を形成
し、このリードフレーム（11）のインナーリード部（1
2）の表面及び裏面に、アルミナからなる絶縁層（13）
を形成した。
すことにより、所望形状のリードフレーム（11）を形成
し、このリードフレーム（11）のインナーリード部（1
2）の表面及び裏面に、アルミナからなる絶縁層（13）
を形成した。
次に、絶縁層（13）及びインナーリード部（12）を貫
通する貫通孔を形成した後、絶縁層（13）の表面の略全
面に、インナーリード部（12）がストリップ線路となる
よう、銀パラジウムメッキによりベタパターン（14）を
形成するとともに、このベタパターン（14）とリードフ
レーム（11）とを電気的に接続するスルーホール（15）
を形成した。なお、表面側のベタパターン（14）は２分
割され、一方のベタパターン（14）を電源、もう一方の
ベタパターン（14）をグランドとして利用し、両者の間
にチップコンデンサを搭載し、本発明に係る第４図に示
すような半導体搭載用基板（10）を得た。
通する貫通孔を形成した後、絶縁層（13）の表面の略全
面に、インナーリード部（12）がストリップ線路となる
よう、銀パラジウムメッキによりベタパターン（14）を
形成するとともに、このベタパターン（14）とリードフ
レーム（11）とを電気的に接続するスルーホール（15）
を形成した。なお、表面側のベタパターン（14）は２分
割され、一方のベタパターン（14）を電源、もう一方の
ベタパターン（14）をグランドとして利用し、両者の間
にチップコンデンサを搭載し、本発明に係る第４図に示
すような半導体搭載用基板（10）を得た。
得られた半導体搭載用基板（10）は、TTL素子（50MH
z）を搭載するものであり、実施例１と同様に、このTTL
素子を搭載して半導体搭載装置（１）としたところ、イ
ンピーダンスは62.5Ωに設定することができた。
z）を搭載するものであり、実施例１と同様に、このTTL
素子を搭載して半導体搭載装置（１）としたところ、イ
ンピーダンスは62.5Ωに設定することができた。
なお、第４図においてリードは各辺に５ピンしか図示
されていないが、実際は各辺に0.5mmピッチで52ピンが
形成されており、全体で208ピンが形成されている。
されていないが、実際は各辺に0.5mmピッチで52ピンが
形成されており、全体で208ピンが形成されている。
（発明の効果） 以上のように本発明に係る半導体素子搭載用基板にあ
っては、多ピンの高速素子を搭載して半導体搭載装置と
した場合であっても、浮遊インダクタンスを小さく抑
え、全体のインピーダンスをコントロールすることがで
きる。また、ノイズの発生を抑制することができる。
っては、多ピンの高速素子を搭載して半導体搭載装置と
した場合であっても、浮遊インダクタンスを小さく抑
え、全体のインピーダンスをコントロールすることがで
きる。また、ノイズの発生を抑制することができる。
また、ベタパターンが放熱部材としても作用し、高速
素子から発せられる熱を効率良く放熱することができ
る。（特に、高速素子の裏面側に凹部を形成すればより
効果的である。） さらに、ベタパターンがシールド壁としても作用し、
外部からのノイズの侵入を阻止するとともに、外部への
ノイズの放出を阻止することができ、高速素子を確実に
シールドすることができる。
素子から発せられる熱を効率良く放熱することができ
る。（特に、高速素子の裏面側に凹部を形成すればより
効果的である。） さらに、ベタパターンがシールド壁としても作用し、
外部からのノイズの侵入を阻止するとともに、外部への
ノイズの放出を阻止することができ、高速素子を確実に
シールドすることができる。
また、ベタパターンは分割してグランドや数種のレベ
ルの電源として利用することができ、ピン数を減少さ
せ、ノイズの影響を受け難いコンパクトな半導体搭載用
基板、ひいては半導体搭載装置とすることができる。
ルの電源として利用することができ、ピン数を減少さ
せ、ノイズの影響を受け難いコンパクトな半導体搭載用
基板、ひいては半導体搭載装置とすることができる。
さらに、半導体素子の裏面側に分割されないベタパタ
ーンを形成すれば、封止性が向上し、信頼性が向上す
る。
ーンを形成すれば、封止性が向上し、信頼性が向上す
る。
また、ベタパターンとリードフレームとの接続がスル
ーホールを介してなされるため、ボンディングワイヤに
よって接続した場合に比し、電気容量を大きく、表面積
を増すことができ、放熱性が向上する。
ーホールを介してなされるため、ボンディングワイヤに
よって接続した場合に比し、電気容量を大きく、表面積
を増すことができ、放熱性が向上する。
さらに、絶縁層が構造材としても作用するため、必ず
しもトランスファーモールドしなくてよい。
しもトランスファーモールドしなくてよい。
第１図は本発明に係る半導体搭載用基板を用いた半導体
搭載装置を示す断面図、第２図は第１図の半導体搭載用
基板を示す平面図、第３図は本発明に係る別の半導体搭
載用基板を用いた半導体搭載装置を示す断面図、第４図
は本発明に係るさらに別の半導体搭載用基板を示す平面
図、第５図は従来の半導体搭載用基板を用いた半導体搭
載装置を示す断面図である。 符号の説明 10……半導体搭載用基板、11……リードフレーム、12…
…インナーリード部、13……絶縁層、14……ベタパター
ン、15……スルーホール、20……電子部品。
搭載装置を示す断面図、第２図は第１図の半導体搭載用
基板を示す平面図、第３図は本発明に係る別の半導体搭
載用基板を用いた半導体搭載装置を示す断面図、第４図
は本発明に係るさらに別の半導体搭載用基板を示す平面
図、第５図は従来の半導体搭載用基板を用いた半導体搭
載装置を示す断面図である。 符号の説明 10……半導体搭載用基板、11……リードフレーム、12…
…インナーリード部、13……絶縁層、14……ベタパター
ン、15……スルーホール、20……電子部品。
Claims (1)
- 【請求項１】半導体素子が搭載されるリードフレームの
インナーリード部の表面及び裏面に絶縁層を形成し、こ
の絶縁層の表面の略全面に、前記インナーリード部がス
トリップ線路となるようインピーダンス調整用のベタパ
ターンを形成するとともに、このインピーダンス調整用
のベタパターンと前記リードフレームとを前記絶縁層を
通して形成したスルーホールを介して電気的に接続した
ことを特徴とする半導体搭載用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25967789A JP2740969B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体搭載用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25967789A JP2740969B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体搭載用基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03120851A JPH03120851A (ja) | 1991-05-23 |
| JP2740969B2 true JP2740969B2 (ja) | 1998-04-15 |
Family
ID=17337375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25967789A Expired - Lifetime JP2740969B2 (ja) | 1989-10-04 | 1989-10-04 | 半導体搭載用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2740969B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003035230A1 (fr) * | 2001-10-23 | 2003-05-01 | Ngk Insulators,Ltd. | Structure de fixation de separateur de gaz et dispositif de separation de gaz utilisant ladite structure |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406699A (en) * | 1992-09-18 | 1995-04-18 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing an electronics package |
| JP2972096B2 (ja) * | 1994-11-25 | 1999-11-08 | シャープ株式会社 | 樹脂封止型半導体装置 |
| US6075423A (en) * | 1997-11-26 | 2000-06-13 | Intel Corporation | Controlling signal trace characteristic impedance via a conductive epoxy layer |
| JP4675978B2 (ja) * | 2008-01-23 | 2011-04-27 | 四国化成工業株式会社 | デッキ材固定金具およびデッキ材固定方法 |
-
1989
- 1989-10-04 JP JP25967789A patent/JP2740969B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003035230A1 (fr) * | 2001-10-23 | 2003-05-01 | Ngk Insulators,Ltd. | Structure de fixation de separateur de gaz et dispositif de separation de gaz utilisant ladite structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03120851A (ja) | 1991-05-23 |
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