JP3578366B2 - 混成集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は低温焼成多層配線基板を用いた混成集積回路装置に関し、特にセルラー電話機等の送信部に用いる小型の高周波電力増幅装置（高周波パワーモジュール：ＲＦパワーモジュール）に適用して有効な技術に関する。
【０００２】
【従来の技術】
自動車電話，携帯電話等の移動通信機器無線部に使用されるＲＦパワーモジュールは、金属製のフランジとキャップとによってパッケージが形成されている。また、前記パッケージの一側面から信号端子等の電極端子を突出させるとともに、パッケージの両端下部からグランド電極を兼ねた取付用フィンを突出させる構造となっている。
【０００３】
また、前記パッケージ内において、前記フランジ上には両面に導体を有する配線基板が固定されている。この配線基板は、誘電体基板の表面に回路パターンを設け、裏面にグランド（ＧＮＤ）パターンを設けた所謂マイクロストリップライン構造となっている。また、前記配線基板は、部分的に穴が設けられている。そして、前記穴底のフランジ部分には熱伝導性の良好なヒートシンクが固定されている。前記ヒートシンクには電界効果トランジスタからなる半導体チップが固定されている。
【０００４】
高周波パワーモジュール（高周波電力増幅用ＭＯＳ・パワーモジュール）については、日立評論社発行「日立評論」１９９３年第４号、同年４月２５日発行、Ｐ１２〜Ｐ２６に記載されている。同文献には、幅２２ｍｍ，奥行き１２ｍｍ，高さ３．７ｍｍのＥ型の高周波パワーモジュールが開示されている。
【０００５】
【発明が解決しようとする課題】
従来の高周波パワーモジュールは、大別すると、金属製のフランジ（ヘッダ）と、このフランジ上に固定される配線基板と、前記配線基板に設けた穴を利用しかつ前記フランジに固定したヒートシンク上に固定される半導体チップと、前記フランジに固定され前記配線基板を覆うキャップと、前記配線基板に固定され先端を前記キャップの外に突出させる電極端子（リード）とからなっている。また、前記フランジの両端は部分的にキャップの外側に突出してグランド電極を兼ねた取付用フィンを構成している。
【０００６】
なお、前記配線基板の表面にはコンデンサ，抵抗，ツェナーダイオード等の電子部品が搭載されている。また、配線基板の表面の配線と前記半導体チップの電極とは導電性のワイヤで接続されている。
【０００７】
従来の高周波パワーモジュールの小型化，高性能化，低コスト化等を検討した結果、以下の事項が小型化，高機能化，低コスト化等を妨げるということが判明した。
【０００８】
（１）配線基板は、誘電体基板の表面に信号配線や電源配線等の回路パターンを設け、裏面にグランド（ＧＮＤ）パターンを設けたマイクロストリップライン構造となっている。これは、配線基板の作製後、抵抗をトリミングしたり、線路幅の調整を行って特性の調整を行うためである。しかし、誘電体基板の一面に信号配線を形成するマイクロストリップライン構造では、所望の電気特性を得るために、信号配線の引き回し長さが長いことから、配線基板が大型化し、この配線基板を内蔵するパッケージが大きくなり、高周波パワーモジュールの小型化が妨げられている。
【０００９】
（２）フランジ上に配線基板を固定し、さらにキャップで覆う構造となるため、パッケージの高さが大きくなり、高周波パワーモジュールの小型化が妨げられている。
【００１０】
（３）フランジの両端の一部は、キャップの外側に突出してグランド電極を兼ねた取付用フィンを構成することから高周波パワーモジュールが大型化する。したがって、実装面積も大きくなる。
【００１１】
（４）パッケージ（キャップ）の一側面から長くリードを突出させることから高周波パワーモジュールが大型化する。したがって、実装面積も大きくなる。
【００１２】
（５）半導体チップの表面と、配線基板の配線面の高さが異なるため、半導体チップの電極と配線を接続するワイヤが長くなる。また、半導体チップは、配線基板に設けた穴の底部分のフランジに固定されたヒートシンク上に固定されるため、半導体チップの電極と配線との間隔が長くなり、ワイヤが長くなる。ワイヤが長くなると抵抗が増大し高周波特性が低くなる。例えば出力ゲインが小さくなる。
【００１３】
（６）配線基板は誘電体基板で形成されているため、発熱量の大きい半導体チップを直接配線基板に搭載することができないため、配線基板に穴を設け、この穴底の金属製のフランジ部分に熱伝導性の良好なヒートシンクを固定し、このヒートシンクに半導体チップを固定する構造となるため、部品点数の増大と、組立工数の増大から高周波パワーモジュールのコストの高騰を招いている。
【００１４】
（７）支持部材，放熱部材，グランド電極を兼ねるフランジを配線基板に固定する構造となっていることから、部品点数が増大する。
【００１５】
（８）高周波パワーモジュールの実装のため、フランジの一部を成形して取付用フィンを形成しているが、成形のため各取付用フィンの実装面高さがばらつきやすくなり、実装の信頼性を損なうこともある。
【００１６】
本発明の目的は、実装面積の縮小化が図れる小型の混成集積回路装置を提供することにある。
【００１７】
本発明の他の目的は、高性能な混成集積回路装置を提供することにある。
【００１８】
本発明の他の目的は、製造コストの低減が達成できる混成集積回路装置を提供することにある。
【００１９】
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【００２０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２１】
（１）混成集積回路装置は以下の構造となっている。
【００２２】
（ａ）多層配線基板と、前記多層配線基板の主面に搭載される少なくとも一つ以上の能動部品および受動部品と、前記能動部品の電極と前記多層配線基板の配線とを接続する導電性のワイヤと、前記多層配線基板の主面を覆うように多層配線基板に固定されるキャップと、前記多層配線基板の裏面に設けられた前記多層配線の複数の電極端子とを有する。
【００２３】
（ｂ）前記多層配線基板には電界効果トランジスタを構成する半導体チップが多段に接続配置されて高周波パワーモジュールを構成している。
【００２４】
（ｃ）前記多層配線基板は配線を介在させて誘電体層を多段に積み重ねた構造となるとともに、前記誘電体層間に設けられた信号配線はその上下を誘電体層を介してグランド配線で挟まれるストリップライン構造となっている。また、多層配線基板の上部分はマイクロストリップライン構造となっている。
【００２５】
（ｄ）前記グランド配線は編み目構造となっている。
【００２６】
（ｅ）前記能動部品において半導体チップは前記多層配線基板の主面に設けられた窪みに固定され、前記半導体チップの電極面と前記多層配線基板の配線面の高さは略同一高さとなり、前記半導体チップの電極と前記配線を接続する前記ワイヤは略直線状に延在している。
【００２７】
（ｆ）前記多層配線基板の所望部分には、所望の誘電体層から最下層の誘電体層まで貫通延在するサーマルビィアが設けられている。
【００２８】
（ｇ）前記サーマルビィアの上には半導体チップが位置している。
【００２９】
（ｈ）前記多層配線基板の裏面の電極端子において、グランド電極端子はその表面が実装用接合材に濡れないレジスト膜で部分的に覆われて相互に独立した複数の電極端子となっている。
【００３０】
（ｉ）前記多層配線基板の裏面の電極端子の配列間隔は同一ピッチとなっている。
【００３１】
（ｊ）前記多層配線基板の裏面の電極端子のうち、少なくともグランド電極以外の電極端子は多層配線基板の側面の上下に延在する端面スルーホール端子を介して各層の配線に接続されている。
【００３２】
（ｋ）前記多層配線基板は低温焼成多層セラミック基板となり、配線は銀系金属からなる高導電性金属で形成されている。
【００３３】
（２）前記手段（１）の構成において、前記キャップは多層配線基板に設けた窪みにフックを介して着脱自在に取り付けられている。
【００３４】
前記（１）の手段によれば、（ａ）高周波パワーモジュールは、電界効果トランジスタ等の能動部品や受動部品を主面に搭載した多層配線基板と、この多層配線基板の主面側に固定されたキャップとによって形成された矩形体構造となっていることから、従来のようにパッケージからリードを突出させたり、取付用フィンを突出させないため小型となる。
【００３５】
（ｂ）前記多層配線基板はストリップライン構造にマイクロストリップライン構造を積み重ねた構造となるため、伝送線路（信号配線等）の長さを長くとっても、伝送線路は２段に設けられるため、多層配線基板の大きさは小さくでき、高周波パワーモジュールの小型化が達成できる。
【００３６】
（ｃ）誘電体層間に設けられた信号配線はその上下を誘電体層を介してグランド配線で挟まれる構造となることから、電気・電磁的シールドがなされ、高周波特性が安定する。
【００３７】
（ｄ）前記グランド配線は編み目構造となっていることから、編み目部分には誘電体層が入り込み、グランド配線の上下の誘電体層の接合強度が高くなり、剥がれ難い多層配線基板となる。したがって、耐湿性に優れた高周波パワーモジュールとなる。
【００３８】
（ｅ）前記能動部品において半導体チップは前記多層配線基板の主面に設けられた窪みに固定され、前記半導体チップの電極面と前記多層配線基板の配線面の高さは略同一高さとなり、前記半導体チップの電極と前記配線を接続する前記ワイヤは略直線状に延在している。したがって、ワイヤが短くなり、抵抗が軽減されて高周波特性が良好となる。例えば出力ゲインが大きくなる。
【００３９】
（ｆ）前記多層配線基板の所望部分には、所望の誘電体層から最下層の誘電体層まで貫通延在するサーマルビィアが設けられている。したがって、熱放散性が高くなり、安定した電気特性が得られる。
【００４０】
（ｇ）前記サーマルビィアの上には半導体チップが位置している。したがって、半導体チップで発熱した熱は速やかに外部に放散され、電界効果トランジスタが安定動作する。
【００４１】
（ｈ）前記多層配線基板の裏面の電極端子において、グランド電極端子はその表面が実装用接合材に濡れないレジスト膜で部分的に覆われて相互に独立した複数の電極端子となっている。したがって、各電極端子に均一に実装用接合材が濡れるため、各電極端子は確実に実装用接合材を介して実装基板に固定される。
【００４２】
（ｉ）前記多層配線基板の裏面の電極端子の配列間隔は同一ピッチとなっている。したがって、各電極端子は実装用接合材の片寄りもなく実装用接合材のブリッジ等の不良も発生しなくなる。また、実装のセルフアライン化も可能となる。
【００４３】
（ｊ）前記多層配線基板の裏面の電極端子のうち、少なくともグランド電極以外の電極端子は多層配線基板の側面の上下に延在する端面スルーホール端子を介して各層の配線に接続されている。すなわち、高周波パワーモジュールはＬＣＣ（リードレス・チップ・キャリア）構造となり、小型化が達成できる。
【００４４】
（ｋ）前記多層配線基板は低温焼成多層セラミック基板となることから、配線は融点の低い銀系金属（Ａｇ−Ｐｔ）からなる高導電性金属で形成できるため、抵抗の低減から高周波特性が良好となる。すなわち、出力ゲインの向上を図ることができる。
【００４５】
前記（２）の手段によれば、キャップは多層配線基板に設けた窪みにフックを介して着脱自在に取り付けられていることから、多層配線基板へのキャップの着脱が容易である。
【００４６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４７】
なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００４８】
図１乃至図９は本発明の一実施形態である高周波パワーモジュールに係わる図であり、図１は高周波パワーモジュールの外観を示す斜視図、図２は高周波パワーモジュールの断面図、図３はキャップを取り外した高周波パワーモジュールを示す平面図、図４は高周波パワーモジュールを構成する多層配線基板の構造を示す一部の斜視図、図５は前記多層配線基板の表面、すなわち上段誘電体層の露出面に形成される配線パターン（第１層配線）を示す平面図、図６は前記多層配線基板の上段誘電体層と中段誘電体層との間に形成される配線パターン（第２層配線）を示す平面図、図７は前記多層配線基板の中段誘電体層と下段誘電体層との間に形成される配線パターン（第３層配線）を示す平面図、図８は前記多層配線基板の裏面、すなわち下段誘電体層の露出面に形成される配線パターン（第４層配線）を示す底面図、図９は前記多層配線基板におけるグランド配線となる第２層配線および第４層配線の一部を示す平面図である。
【００４９】
本実施形態の混成集積回路装置（高周波パワーモジュール）１は、図１に示すように、板状の多層配線基板２と、この多層配線基板２の主面（上面）に被せるように半田３（例えば、Ｐｂ／Ｓｎ＝９５／５の高温半田）を介して固定されたキャップ４とからなり、外観的には、偏平な矩形体となっている。高周波パワーモジュール１は、例えば、幅８ｍｍ，長さ１２．３ｍｍ，高さ２．５ｍｍとなり、従来のＥ型の高周波パワーモジュールの幅２２ｍｍ，奥行き１２ｍｍ，高さ３．７ｍｍに比較して大幅に小型となる。
【００５０】
また、図８の多層配線基板２の底面図に示すように、前記多層配線基板２の裏面には、複数の電極端子（外部端子）５が設けられている。電極端子５は多層配線基板２の両側にそれぞれ設けられ、多層配線基板２の長手方向に沿って一定ピッチで並び、一側（図中上側）では左から右に向かって入力端子（Ｐｉｎ）６，グランド端子（ＧＮＤ）７，グランド端子（ＧＮＤ）８，ゲインコントロール端子（Ｖａｐｃ ）９となる。また、他側（図中下側）では左から右に向かって出力端子（Ｐｏｕｔ ）１０，グランド端子（ＧＮＤ）１１，グランド端子（ＧＮＤ）１２，電源端子（Ｖｄｄ）１３となる。
【００５１】
前記入力端子６，ゲインコントロール端子９，出力端子１０，電源端子１３に対応する多層配線基板２の側面には、多層配線基板２の表面から裏面に至る部分に端面スルーホールが設けられている。これは、高周波パワーモジュール１を実装基板に実装する際、各電極端子が多層配線基板２の裏面の電極部分と側面の端面スルーホール２０部分で接続されて実装されることになり、確実な実装が行える。
【００５２】
以上のことから、本実施形態の高周波パワーモジュール１は、混成集積回路装置ではあるが、単体の半導体チップをパッケージ内に組み込んだＬＣＣ構造となり、製品の小型化が達成できる。
【００５３】
一方、図８において４つのグランド端子（ＧＮＤ）７，８，１１，１２を区画するように延在するハッチング部分は、高周波パワーモジュール１を実装基板に実装する際使用される実装用接合材に濡れない材料で形成されたレジスト膜１４である。例えば、高周波パワーモジュール１は半田によって実装基板に実装されることから、前記レジスト膜１４は厚さ２０μｍ前後のソルダーレジスト膜となる。
【００５４】
前記レジスト膜１４はグランド配線を覆うように設けられている。したがって、多層配線基板２の裏面には、前記４つのグランド端子（ＧＮＤ）７，８，１１，１２が延在する領域と、レジスト膜１４とによって覆われる領域に亘って一体となるグランド（ＧＮＤ）配線１５が延在することになる。これは、後述するが、信号配線および電源配線等を上下で誘電体層を介してグランド配線で挟む所謂ストリップライン構造とし、電気・電磁的なシールドを行うためである。
【００５５】
また、前記一体のグランド配線１５をレジスト膜１４で部分的に覆い、独立した複数のグランド端子７，８，１１，１２とすることは、各電極端子の面積差を余り大きくしないことにある。すなわち、高周波パワーモジュール１を半田実装した場合、各電極端子の面積差が極端に大きいと、半田の表面張力によって広い面積部分での高周波パワーモジュール１の浮き上がり高さが大きくなり、四方に設けられた小面積部分では、一部で接合不良が発生するおそれがある。そこで、本実施形態では、各電極端子の面積比率は最大でも２倍程度としてある。
【００５６】
また、一列に並ぶ電極端子において各電極端子を等しいピッチで配列することによって、セルフアライメントを促進する。また、半田ブリッジ等の実装不良も防止できる。
【００５７】
また、図８において示す小丸は、高周波パワーモジュール１内で発生した熱を外部に伝達するサーマルビィア１６であり、同図では一部のみを示してある。サーマルビィア１６は、サーマルビィアホールに熱伝導性の良好な金属を充填した構造となっている。サーマルビィア１６は、例えば発熱量の大きい能動部品である半導体チップの下部に設けられている。
【００５８】
高周波パワーモジュール１を構成するキャップ４は、例えば金属板を成形して周壁を形成した構造となり、両端の端面壁２１で多層配線基板２の両端を覆い、両側の側壁２２から突出する接続片２３で多層配線基板２の側面と重なり、半田３を介して多層配線基板２に固定されている。また、側壁２２の一部は開口されている。キャップ４は厚さ０．１ｍｍとなり、例えばメッキレスの洋白、あるいはニッケルメッキを施したリン青銅で形成されている。
【００５９】
多層配線基板２は、図２および図４に示すように、上段誘電体層（上段誘電体板）２５，中段誘電体層（中段誘電体板）２６，下段誘電体層（下段誘電体板）２７と誘電体層（誘電体板）を３段に重ねた構造となっている。
【００６０】
また、上段誘電体層２５の上面（露出面）には、図５に示すような配線パターン（第１層配線３０）が設けられている。また、前記上段誘電体層２５と中段誘電体層２６との間には図６に示すような配線パターン（第２層配線３１）が設けられ、前記中段誘電体層２６と下段誘電体層２７との間には図７に示すような配線パターン（第３層配線３２）が設けられ、下段誘電体層２７の裏面（露出面）には図８に示すような配線パターン（第４層配線３３）が設けられている。
【００６１】
多層配線基板２は、例えば、ガラスセラミックスを積層させた低温焼成多層配線基板からなり、配線は高導電性金属、例えば銀系金属を使用している。すなわち、外層配線はＡｇ−Ｐｔを使用し、内装配線はＡｇを使用している。低温焼成は６００℃程度となり、融点の低いＡｇの使用が可能となる。Ａｇは抵抗値が低い高導電性金属となるため、高周波特性の向上が達成できる。
【００６２】
図５乃至図８において、３５は信号配線、３６は電源配線、１５はグランド配線である。これにより、中段誘電体層２６と下段誘電体層２７との間の第３層配線３２は、中段誘電体層２６上の第２層配線３１と下段誘電体層２７の下の第４層配線３３がいずれもグランド配線１５となることから、ストリップライン構造となる。また、上段誘電体層２５上の第１層配線３０は上段誘電体層２５の下面にグランド配線１５となる第２層配線３１が設けられていることから、マイクロストリップライン構造となる。
【００６３】
内層の信号配線は上下を誘電体層を介して挟まれることから、電気・電磁的シールドが可能となり、高周波特性が安定する。
【００６４】
また、上段誘電体層２５と中段誘電体層２６との間のグランド配線１５は、図９に示すように、編み目（メッシュ）構造となっている。このため、編み目部分５５には、上段誘電体層２５と中段誘電体層２６の誘電体層が入り込み、グランド配線の上下の誘電体層の接合強度が高くなり、剥がれ難い多層配線基板２となる。
【００６５】
前記第１層配線３０，第２層配線３１，第３層配線３２，第４層配線３３の各配線は１０〜２０μｍ程度の厚さとなっている。そして、多層配線基板２全体の厚さは、例えば０．９ｍｍとなる。
【００６６】
一方、第１層配線３０，第２層配線３１，第３層配線３２，第４層配線３３の各配線は、図２および図４に示すように、所望の誘電体層から所望の深さの誘電体層まで貫通延在するブラインド型ビィア４０や最上段の誘電体層から最下段の誘電体層まで貫通延在する貫通型ビィア４１、さらには所望の誘電体層から最下段の誘電体層まで貫通延在するサーマルビィア１６によって電気的に接続されている。これらブラインド型ビィア４０，貫通型ビィア４１およびサーマルビィア１６はビィアホールにＡｇを充填させた構造となっている。
【００６７】
また、３枚の重なる上段誘電体層２５，中段誘電体層２６，下段誘電体層２７の両側面にも、半円弧断面の端面スルーホール２０が設けられ、下段誘電体層２７の第４層配線３３で形成される各外部端子５（入力端子６、グランド端子７，８１１，１２、ゲインコントロール端子９、出力端子１０、電源端子１３）に接続されている。
【００６８】
前記上段誘電体層２５には、図２乃至図５に示すように、矩形の窪み４２，４３が設けられ、これら窪み４２，４３の底には半導体チップ４４，４５が固定されている。窪み４２，４３によって、半導体チップ４４，４５の図示しない上面の電極面と、配線面の高さは略同じ高さとなる。このため、半導体チップ４４，４５の電極と配線とを接続する導電性のワイヤ４６はその張り高さ（ループ）を低く形成できるため、短い長さで配線と半導体チップの電極を接続できることになり、抵抗の低減から高周波特性の向上が達成できる。例えば出力ゲインの向上を達成することができる。
【００６９】
前記半導体チップ４５は、図２および図４に示すように、グランド配線１５となる第２層配線３１に銀ペースト等の接合材４７を使用して固定される。また、半導体チップ４４，４５が固定される部分には、多数のサーマルビィア１６が設けられ、半導体チップ４４，４５から発生する熱を速やかに外部に伝達するようになっている。熱は、多層配線基板２の裏面のグランド配線１５およびレジスト膜１４を介して実装基板に放熱される。したがって、半導体チップ４４，４５は安定した動作を行う。
【００７０】
多層配線基板２の表面には、図２乃至図４に示すように、能動部品としてツェナーダイオード（ＺＤ）５０が搭載されている。また、受動部品としてはチップ型の抵抗（Ｒ１ 〜Ｒ６ ）５１、チップ型のコンデンサ（Ｃ１ 〜Ｃ９ ）５２，コンデンサ（バイパスコンデンサ）５３が搭載されている。
【００７１】
また、図２および図３に示すように、半導体チップ４４，４５、ワイヤ４６、一部の抵抗５１，コンデンサ５２，コンデンサ５３等は、耐湿性向上のためにレジン５４によって被覆されている。
【００７２】
なお、本実施形態では内層の配線は修正できない。このため、線路特性を測定した後、線路特性に合った各部品（抵抗，コンデンサ等）を選択して組み込むことによって所望の電気特性を得ることができる。
【００７３】
本実施形態では、電界効果トランジスタを２段に組み込んで、８００〜１０００ＭＨｚとなる携帯電話用の高周波パワーモジュールとなる。
【００７４】
本実施形態の高周波パワーモジュールは以下の効果を有する。
【００７５】
（１）高周波パワーモジュールは、電界効果トランジスタ等の能動部品や受動部品を主面に搭載した多層配線基板２と、この多層配線基板２の主面側に固定されたキャップ４とによって形成された矩形体構造となっていることから、従来のようにパッケージからリードを突出させたり、取付用フィンを突出させないため小型となる。特に長くリードを突出させないため、実装面積の大幅な縮小が達成できる。実装の場合、Ｅ型の場合、実装面積は２０ｍｍ×１４．３５ｍｍとなるが、本実施形態の場合は１２．３ｍｍ×８ｍｍと大幅に小さくなる。
【００７６】
（２）多層配線基板２はストリップライン構造にマイクロストリップライン構造を積み重ねた構造となるため、伝送線路（信号配線等）の長さを長くとっても、伝送線路は２段に設けられるため、多層配線基板の大きさは小さくでき、高周波パワーモジュールの小型化が達成できる。
【００７７】
（３）誘電体層間に設けられた信号配線はその上下を誘電体層を介してグランド配線で挟まれる構造となることから、電気・電磁的シールドがなされ、高周波特性が安定する。
【００７８】
（４）内層のグランド配線は編み目構造となっていることから、編み目部分には誘電体層が入り込み、グランド配線の上下の誘電体層の接合強度が高くなり、剥がれ難い多層配線基板となる。したがって、耐湿性に優れた高周波パワーモジュールとなる。
【００７９】
（５）能動部品において、半導体チップ４４，４５は多層配線基板２の主面に設けられた窪み４２，４３に固定され、半導体チップの電極面と多層配線基板の配線面の高さは略同一高さとなり、前記半導体チップの電極と前記配線を接続する前記ワイヤ４６は略直線状に延在している。したがって、ワイヤが短くなり、抵抗が軽減されて高周波特性が良好となる。例えば出力ゲインが大きくなる。
【００８０】
（６）多層配線基板２の所望部分には、所望の誘電体層から最下層の誘電体層まで貫通延在するサーマルビィア１６が設けられている。したがって、熱放散性が高くなり、安定した電気特性が得られる。
【００８１】
（７）サーマルビィア１６の上には半導体チップ４４，４５が位置している。したがって、半導体チップ４４，４５で発熱した熱は速やかに外部に放散され、電界効果トランジスタが安定動作する。
【００８２】
（８）多層配線基板２裏面の電極端子５において、グランド配線１５はその表面が実装用接合材に濡れないレジスト膜１４で部分的に覆われて相互に独立した複数のグランド端子７，８，１１，１２となっている。したがって、各電極端子５に均一に実装用接合材が濡れるため、各電極端子５は確実に実装用接合材を介して実装基板に固定される。
【００８３】
（９）多層配線基板２の裏面の電極端子５の配列間隔は同一ピッチとなっている。したがって、各電極端子５は実装用接合材の片寄りもなく実装用接合材のブリッジ等の不良も発生しなくなる。また、実装のセルフアライン化も可能となる。
【００８４】
（１０）多層配線基板２の裏面の電極端子５のうち、少なくともグランド端子７，８，１１，１２以外の電極端子は、多層配線基板２の側面の上下に延在する端面スルーホール２０を介して各層の配線に接続されている。すなわち、高周波パワーモジュールはＬＣＣ（リードレス・チップ・キャリア）構造となり、小型化が達成できる。
【００８５】
（１１）多層配線基板２は低温焼成多層セラミック基板となることから、配線は融点の低い銀系金属（Ａｇ−Ｐｔ）からなる高導電性金属で形成できるため、抵抗の低減から高周波特性が良好となる。すなわち、出力ゲインの向上を図ることができる。
【００８６】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない、たとえば、図１０に示すように、キャップ４は、多層配線基板２に設けた窪み６０の縁にフック６１を介して着脱自在に取り付ける構造とすれば、多層配線基板２へのキャップ４の着脱が容易となる。
【００８７】
また、前記実施形態では、多層配線基板２は多層配線構造となっていることから、誘電体層の厚さをさらに薄くでき、容量の増大を図ることができる。また、多層配線基板２となることから、信号配線の長さもさらに長くできるため、特性インピーダンスの増大を図ることも可能である。この場合、酸化チタンやチタン酸バリウム等誘電率の高い材料を誘電体層（誘電体板）として使用すれば、容量の増大はさらに高くなる。
【００８８】
また、前記多層配線基板２は、ガラスセラミック以外の配線基板材料を用いて形成できる。
【００８９】
また、低温焼成多層配線基板の場合、高導電性金属による配線としては、金や銅を使用できる。
【００９０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である高周波パワーモジュールに適用した場合について説明したが、それに限定されるものではない。本発明は少なくとも混成集積回路装置には適用できる。
【００９１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００９２】
（１）高周波パワーモジュールは、ＬＣＣ構造となるため小型となる。また、配線基板は多層配線基板となるため、信号配線は各段に形成できるため所定の長さを得ることができ、配線基板の大きさも小さくでき、パッケージの大きさを小さくできる。これらによって高周波パワーモジュールの小型化，実装面積の縮小化が達成できる。
【００９３】
（２）高周波パワーモジュールは低温焼成多層配線基板を使用するため、高導電性金属で配線を形成できること、内層の信号配線はストリップライン構造となることから電気・電磁的にシールドされること、半導体チップで発生した熱はサーマルビィアによって速やかにパッケージ外に放熱されること等によって高周波特性の向上が達成できる。
【００９４】
（３）多層配線基板の裏面に電極端子を設けるとともに、多層配線基板をキャップで覆うことによって高周波パワーモジュールを形成していることから、部品点数が少なくなり、組立工数の低減，材料費の低減から製造コストの低減が達成できる。
【図面の簡単な説明】
【図１】本発明の一実施形態である高周波パワーモジュールの外観を示す斜視図である。
【図２】本実施形態の高周波パワーモジュールの断面図である。
【図３】本実施形態のキャップを取り外した高周波パワーモジュールを示す平面図である。
【図４】本実施形態の高周波パワーモジュールにおける多層配線基板の構造を示す一部の斜視図である。
【図５】本実施形態の高周波パワーモジュールにおける多層配線基板の表面、すなわち上段誘電体層の露出面に形成される配線パターン（第１層配線）を示す平面図である。
【図６】本実施形態の高周波パワーモジュールにおける多層配線基板の上段誘電体層と中段誘電体層との間に形成される配線パターン（第２層配線）を示す平面図である。
【図７】本実施形態の高周波パワーモジュールにおける多層配線基板の中段誘電体層と下段誘電体層との間に形成される配線パターン（第３層配線）を示す平面図である。
【図８】本実施形態の高周波パワーモジュールにおける多層配線基板の裏面、すなわち下段誘電体層の露出面に形成される配線パターン（第４層配線）を示す底面図である。
【図９】本実施形態の高周波パワーモジュールにおけるグランド配線となる第２層配線および第４層配線の一部を示す平面図である。
【図１０】本発明の他の実施形態である高周波パワーモジュールを示す断面図である。
【符号の説明】
１…混成集積回路装置（高周波パワーモジュール）、２…多層配線基板、３…半田、４…キャップ、５…電極端子（外部端子）、６…入力端子（Ｐｉｎ）、７…グランド端子（ＧＮＤ）、８…グランド端子（ＧＮＤ）、９…ゲインコントロール端子（Ｖａｐｃ ）、１０…出力端子（Ｐｏｕｔ ）、１１，１２…グランド端子（ＧＮＤ）、１３…電源端子（Ｖｄｄ）、１４…レジスト膜、１５…グランド配線、１６…サーマルビィア、２０…端面スルーホール、２１…端面壁、２２…側壁、２３…接続片、２５…上段誘電体層、２６…中段誘電体層、２７…下段誘電体層、３０…第１層配線、３１…第２層配線、３２…第３層配線、３３…第４層配線、３５…信号配線、３６…電源配線、４０…ブラインド型ビィア、４１…貫通型ビィア、４２，４３…窪み、４４，４５…半導体チップ、４６…ワイヤ、４７…接合材、５０…ツェナーダイオード、５１…抵抗、５２…コンデンサ、５３…コンデンサ、５４…レジン。
【発明の属する技術分野】
本発明は低温焼成多層配線基板を用いた混成集積回路装置に関し、特にセルラー電話機等の送信部に用いる小型の高周波電力増幅装置（高周波パワーモジュール：ＲＦパワーモジュール）に適用して有効な技術に関する。
【０００２】
【従来の技術】
自動車電話，携帯電話等の移動通信機器無線部に使用されるＲＦパワーモジュールは、金属製のフランジとキャップとによってパッケージが形成されている。また、前記パッケージの一側面から信号端子等の電極端子を突出させるとともに、パッケージの両端下部からグランド電極を兼ねた取付用フィンを突出させる構造となっている。
【０００３】
また、前記パッケージ内において、前記フランジ上には両面に導体を有する配線基板が固定されている。この配線基板は、誘電体基板の表面に回路パターンを設け、裏面にグランド（ＧＮＤ）パターンを設けた所謂マイクロストリップライン構造となっている。また、前記配線基板は、部分的に穴が設けられている。そして、前記穴底のフランジ部分には熱伝導性の良好なヒートシンクが固定されている。前記ヒートシンクには電界効果トランジスタからなる半導体チップが固定されている。
【０００４】
高周波パワーモジュール（高周波電力増幅用ＭＯＳ・パワーモジュール）については、日立評論社発行「日立評論」１９９３年第４号、同年４月２５日発行、Ｐ１２〜Ｐ２６に記載されている。同文献には、幅２２ｍｍ，奥行き１２ｍｍ，高さ３．７ｍｍのＥ型の高周波パワーモジュールが開示されている。
【０００５】
【発明が解決しようとする課題】
従来の高周波パワーモジュールは、大別すると、金属製のフランジ（ヘッダ）と、このフランジ上に固定される配線基板と、前記配線基板に設けた穴を利用しかつ前記フランジに固定したヒートシンク上に固定される半導体チップと、前記フランジに固定され前記配線基板を覆うキャップと、前記配線基板に固定され先端を前記キャップの外に突出させる電極端子（リード）とからなっている。また、前記フランジの両端は部分的にキャップの外側に突出してグランド電極を兼ねた取付用フィンを構成している。
【０００６】
なお、前記配線基板の表面にはコンデンサ，抵抗，ツェナーダイオード等の電子部品が搭載されている。また、配線基板の表面の配線と前記半導体チップの電極とは導電性のワイヤで接続されている。
【０００７】
従来の高周波パワーモジュールの小型化，高性能化，低コスト化等を検討した結果、以下の事項が小型化，高機能化，低コスト化等を妨げるということが判明した。
【０００８】
（１）配線基板は、誘電体基板の表面に信号配線や電源配線等の回路パターンを設け、裏面にグランド（ＧＮＤ）パターンを設けたマイクロストリップライン構造となっている。これは、配線基板の作製後、抵抗をトリミングしたり、線路幅の調整を行って特性の調整を行うためである。しかし、誘電体基板の一面に信号配線を形成するマイクロストリップライン構造では、所望の電気特性を得るために、信号配線の引き回し長さが長いことから、配線基板が大型化し、この配線基板を内蔵するパッケージが大きくなり、高周波パワーモジュールの小型化が妨げられている。
【０００９】
（２）フランジ上に配線基板を固定し、さらにキャップで覆う構造となるため、パッケージの高さが大きくなり、高周波パワーモジュールの小型化が妨げられている。
【００１０】
（３）フランジの両端の一部は、キャップの外側に突出してグランド電極を兼ねた取付用フィンを構成することから高周波パワーモジュールが大型化する。したがって、実装面積も大きくなる。
【００１１】
（４）パッケージ（キャップ）の一側面から長くリードを突出させることから高周波パワーモジュールが大型化する。したがって、実装面積も大きくなる。
【００１２】
（５）半導体チップの表面と、配線基板の配線面の高さが異なるため、半導体チップの電極と配線を接続するワイヤが長くなる。また、半導体チップは、配線基板に設けた穴の底部分のフランジに固定されたヒートシンク上に固定されるため、半導体チップの電極と配線との間隔が長くなり、ワイヤが長くなる。ワイヤが長くなると抵抗が増大し高周波特性が低くなる。例えば出力ゲインが小さくなる。
【００１３】
（６）配線基板は誘電体基板で形成されているため、発熱量の大きい半導体チップを直接配線基板に搭載することができないため、配線基板に穴を設け、この穴底の金属製のフランジ部分に熱伝導性の良好なヒートシンクを固定し、このヒートシンクに半導体チップを固定する構造となるため、部品点数の増大と、組立工数の増大から高周波パワーモジュールのコストの高騰を招いている。
【００１４】
（７）支持部材，放熱部材，グランド電極を兼ねるフランジを配線基板に固定する構造となっていることから、部品点数が増大する。
【００１５】
（８）高周波パワーモジュールの実装のため、フランジの一部を成形して取付用フィンを形成しているが、成形のため各取付用フィンの実装面高さがばらつきやすくなり、実装の信頼性を損なうこともある。
【００１６】
本発明の目的は、実装面積の縮小化が図れる小型の混成集積回路装置を提供することにある。
【００１７】
本発明の他の目的は、高性能な混成集積回路装置を提供することにある。
【００１８】
本発明の他の目的は、製造コストの低減が達成できる混成集積回路装置を提供することにある。
【００１９】
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【００２０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２１】
（１）混成集積回路装置は以下の構造となっている。
【００２２】
（ａ）多層配線基板と、前記多層配線基板の主面に搭載される少なくとも一つ以上の能動部品および受動部品と、前記能動部品の電極と前記多層配線基板の配線とを接続する導電性のワイヤと、前記多層配線基板の主面を覆うように多層配線基板に固定されるキャップと、前記多層配線基板の裏面に設けられた前記多層配線の複数の電極端子とを有する。
【００２３】
（ｂ）前記多層配線基板には電界効果トランジスタを構成する半導体チップが多段に接続配置されて高周波パワーモジュールを構成している。
【００２４】
（ｃ）前記多層配線基板は配線を介在させて誘電体層を多段に積み重ねた構造となるとともに、前記誘電体層間に設けられた信号配線はその上下を誘電体層を介してグランド配線で挟まれるストリップライン構造となっている。また、多層配線基板の上部分はマイクロストリップライン構造となっている。
【００２５】
（ｄ）前記グランド配線は編み目構造となっている。
【００２６】
（ｅ）前記能動部品において半導体チップは前記多層配線基板の主面に設けられた窪みに固定され、前記半導体チップの電極面と前記多層配線基板の配線面の高さは略同一高さとなり、前記半導体チップの電極と前記配線を接続する前記ワイヤは略直線状に延在している。
【００２７】
（ｆ）前記多層配線基板の所望部分には、所望の誘電体層から最下層の誘電体層まで貫通延在するサーマルビィアが設けられている。
【００２８】
（ｇ）前記サーマルビィアの上には半導体チップが位置している。
【００２９】
（ｈ）前記多層配線基板の裏面の電極端子において、グランド電極端子はその表面が実装用接合材に濡れないレジスト膜で部分的に覆われて相互に独立した複数の電極端子となっている。
【００３０】
（ｉ）前記多層配線基板の裏面の電極端子の配列間隔は同一ピッチとなっている。
【００３１】
（ｊ）前記多層配線基板の裏面の電極端子のうち、少なくともグランド電極以外の電極端子は多層配線基板の側面の上下に延在する端面スルーホール端子を介して各層の配線に接続されている。
【００３２】
（ｋ）前記多層配線基板は低温焼成多層セラミック基板となり、配線は銀系金属からなる高導電性金属で形成されている。
【００３３】
（２）前記手段（１）の構成において、前記キャップは多層配線基板に設けた窪みにフックを介して着脱自在に取り付けられている。
【００３４】
前記（１）の手段によれば、（ａ）高周波パワーモジュールは、電界効果トランジスタ等の能動部品や受動部品を主面に搭載した多層配線基板と、この多層配線基板の主面側に固定されたキャップとによって形成された矩形体構造となっていることから、従来のようにパッケージからリードを突出させたり、取付用フィンを突出させないため小型となる。
【００３５】
（ｂ）前記多層配線基板はストリップライン構造にマイクロストリップライン構造を積み重ねた構造となるため、伝送線路（信号配線等）の長さを長くとっても、伝送線路は２段に設けられるため、多層配線基板の大きさは小さくでき、高周波パワーモジュールの小型化が達成できる。
【００３６】
（ｃ）誘電体層間に設けられた信号配線はその上下を誘電体層を介してグランド配線で挟まれる構造となることから、電気・電磁的シールドがなされ、高周波特性が安定する。
【００３７】
（ｄ）前記グランド配線は編み目構造となっていることから、編み目部分には誘電体層が入り込み、グランド配線の上下の誘電体層の接合強度が高くなり、剥がれ難い多層配線基板となる。したがって、耐湿性に優れた高周波パワーモジュールとなる。
【００３８】
（ｅ）前記能動部品において半導体チップは前記多層配線基板の主面に設けられた窪みに固定され、前記半導体チップの電極面と前記多層配線基板の配線面の高さは略同一高さとなり、前記半導体チップの電極と前記配線を接続する前記ワイヤは略直線状に延在している。したがって、ワイヤが短くなり、抵抗が軽減されて高周波特性が良好となる。例えば出力ゲインが大きくなる。
【００３９】
（ｆ）前記多層配線基板の所望部分には、所望の誘電体層から最下層の誘電体層まで貫通延在するサーマルビィアが設けられている。したがって、熱放散性が高くなり、安定した電気特性が得られる。
【００４０】
（ｇ）前記サーマルビィアの上には半導体チップが位置している。したがって、半導体チップで発熱した熱は速やかに外部に放散され、電界効果トランジスタが安定動作する。
【００４１】
（ｈ）前記多層配線基板の裏面の電極端子において、グランド電極端子はその表面が実装用接合材に濡れないレジスト膜で部分的に覆われて相互に独立した複数の電極端子となっている。したがって、各電極端子に均一に実装用接合材が濡れるため、各電極端子は確実に実装用接合材を介して実装基板に固定される。
【００４２】
（ｉ）前記多層配線基板の裏面の電極端子の配列間隔は同一ピッチとなっている。したがって、各電極端子は実装用接合材の片寄りもなく実装用接合材のブリッジ等の不良も発生しなくなる。また、実装のセルフアライン化も可能となる。
【００４３】
（ｊ）前記多層配線基板の裏面の電極端子のうち、少なくともグランド電極以外の電極端子は多層配線基板の側面の上下に延在する端面スルーホール端子を介して各層の配線に接続されている。すなわち、高周波パワーモジュールはＬＣＣ（リードレス・チップ・キャリア）構造となり、小型化が達成できる。
【００４４】
（ｋ）前記多層配線基板は低温焼成多層セラミック基板となることから、配線は融点の低い銀系金属（Ａｇ−Ｐｔ）からなる高導電性金属で形成できるため、抵抗の低減から高周波特性が良好となる。すなわち、出力ゲインの向上を図ることができる。
【００４５】
前記（２）の手段によれば、キャップは多層配線基板に設けた窪みにフックを介して着脱自在に取り付けられていることから、多層配線基板へのキャップの着脱が容易である。
【００４６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４７】
なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００４８】
図１乃至図９は本発明の一実施形態である高周波パワーモジュールに係わる図であり、図１は高周波パワーモジュールの外観を示す斜視図、図２は高周波パワーモジュールの断面図、図３はキャップを取り外した高周波パワーモジュールを示す平面図、図４は高周波パワーモジュールを構成する多層配線基板の構造を示す一部の斜視図、図５は前記多層配線基板の表面、すなわち上段誘電体層の露出面に形成される配線パターン（第１層配線）を示す平面図、図６は前記多層配線基板の上段誘電体層と中段誘電体層との間に形成される配線パターン（第２層配線）を示す平面図、図７は前記多層配線基板の中段誘電体層と下段誘電体層との間に形成される配線パターン（第３層配線）を示す平面図、図８は前記多層配線基板の裏面、すなわち下段誘電体層の露出面に形成される配線パターン（第４層配線）を示す底面図、図９は前記多層配線基板におけるグランド配線となる第２層配線および第４層配線の一部を示す平面図である。
【００４９】
本実施形態の混成集積回路装置（高周波パワーモジュール）１は、図１に示すように、板状の多層配線基板２と、この多層配線基板２の主面（上面）に被せるように半田３（例えば、Ｐｂ／Ｓｎ＝９５／５の高温半田）を介して固定されたキャップ４とからなり、外観的には、偏平な矩形体となっている。高周波パワーモジュール１は、例えば、幅８ｍｍ，長さ１２．３ｍｍ，高さ２．５ｍｍとなり、従来のＥ型の高周波パワーモジュールの幅２２ｍｍ，奥行き１２ｍｍ，高さ３．７ｍｍに比較して大幅に小型となる。
【００５０】
また、図８の多層配線基板２の底面図に示すように、前記多層配線基板２の裏面には、複数の電極端子（外部端子）５が設けられている。電極端子５は多層配線基板２の両側にそれぞれ設けられ、多層配線基板２の長手方向に沿って一定ピッチで並び、一側（図中上側）では左から右に向かって入力端子（Ｐｉｎ）６，グランド端子（ＧＮＤ）７，グランド端子（ＧＮＤ）８，ゲインコントロール端子（Ｖａｐｃ ）９となる。また、他側（図中下側）では左から右に向かって出力端子（Ｐｏｕｔ ）１０，グランド端子（ＧＮＤ）１１，グランド端子（ＧＮＤ）１２，電源端子（Ｖｄｄ）１３となる。
【００５１】
前記入力端子６，ゲインコントロール端子９，出力端子１０，電源端子１３に対応する多層配線基板２の側面には、多層配線基板２の表面から裏面に至る部分に端面スルーホールが設けられている。これは、高周波パワーモジュール１を実装基板に実装する際、各電極端子が多層配線基板２の裏面の電極部分と側面の端面スルーホール２０部分で接続されて実装されることになり、確実な実装が行える。
【００５２】
以上のことから、本実施形態の高周波パワーモジュール１は、混成集積回路装置ではあるが、単体の半導体チップをパッケージ内に組み込んだＬＣＣ構造となり、製品の小型化が達成できる。
【００５３】
一方、図８において４つのグランド端子（ＧＮＤ）７，８，１１，１２を区画するように延在するハッチング部分は、高周波パワーモジュール１を実装基板に実装する際使用される実装用接合材に濡れない材料で形成されたレジスト膜１４である。例えば、高周波パワーモジュール１は半田によって実装基板に実装されることから、前記レジスト膜１４は厚さ２０μｍ前後のソルダーレジスト膜となる。
【００５４】
前記レジスト膜１４はグランド配線を覆うように設けられている。したがって、多層配線基板２の裏面には、前記４つのグランド端子（ＧＮＤ）７，８，１１，１２が延在する領域と、レジスト膜１４とによって覆われる領域に亘って一体となるグランド（ＧＮＤ）配線１５が延在することになる。これは、後述するが、信号配線および電源配線等を上下で誘電体層を介してグランド配線で挟む所謂ストリップライン構造とし、電気・電磁的なシールドを行うためである。
【００５５】
また、前記一体のグランド配線１５をレジスト膜１４で部分的に覆い、独立した複数のグランド端子７，８，１１，１２とすることは、各電極端子の面積差を余り大きくしないことにある。すなわち、高周波パワーモジュール１を半田実装した場合、各電極端子の面積差が極端に大きいと、半田の表面張力によって広い面積部分での高周波パワーモジュール１の浮き上がり高さが大きくなり、四方に設けられた小面積部分では、一部で接合不良が発生するおそれがある。そこで、本実施形態では、各電極端子の面積比率は最大でも２倍程度としてある。
【００５６】
また、一列に並ぶ電極端子において各電極端子を等しいピッチで配列することによって、セルフアライメントを促進する。また、半田ブリッジ等の実装不良も防止できる。
【００５７】
また、図８において示す小丸は、高周波パワーモジュール１内で発生した熱を外部に伝達するサーマルビィア１６であり、同図では一部のみを示してある。サーマルビィア１６は、サーマルビィアホールに熱伝導性の良好な金属を充填した構造となっている。サーマルビィア１６は、例えば発熱量の大きい能動部品である半導体チップの下部に設けられている。
【００５８】
高周波パワーモジュール１を構成するキャップ４は、例えば金属板を成形して周壁を形成した構造となり、両端の端面壁２１で多層配線基板２の両端を覆い、両側の側壁２２から突出する接続片２３で多層配線基板２の側面と重なり、半田３を介して多層配線基板２に固定されている。また、側壁２２の一部は開口されている。キャップ４は厚さ０．１ｍｍとなり、例えばメッキレスの洋白、あるいはニッケルメッキを施したリン青銅で形成されている。
【００５９】
多層配線基板２は、図２および図４に示すように、上段誘電体層（上段誘電体板）２５，中段誘電体層（中段誘電体板）２６，下段誘電体層（下段誘電体板）２７と誘電体層（誘電体板）を３段に重ねた構造となっている。
【００６０】
また、上段誘電体層２５の上面（露出面）には、図５に示すような配線パターン（第１層配線３０）が設けられている。また、前記上段誘電体層２５と中段誘電体層２６との間には図６に示すような配線パターン（第２層配線３１）が設けられ、前記中段誘電体層２６と下段誘電体層２７との間には図７に示すような配線パターン（第３層配線３２）が設けられ、下段誘電体層２７の裏面（露出面）には図８に示すような配線パターン（第４層配線３３）が設けられている。
【００６１】
多層配線基板２は、例えば、ガラスセラミックスを積層させた低温焼成多層配線基板からなり、配線は高導電性金属、例えば銀系金属を使用している。すなわち、外層配線はＡｇ−Ｐｔを使用し、内装配線はＡｇを使用している。低温焼成は６００℃程度となり、融点の低いＡｇの使用が可能となる。Ａｇは抵抗値が低い高導電性金属となるため、高周波特性の向上が達成できる。
【００６２】
図５乃至図８において、３５は信号配線、３６は電源配線、１５はグランド配線である。これにより、中段誘電体層２６と下段誘電体層２７との間の第３層配線３２は、中段誘電体層２６上の第２層配線３１と下段誘電体層２７の下の第４層配線３３がいずれもグランド配線１５となることから、ストリップライン構造となる。また、上段誘電体層２５上の第１層配線３０は上段誘電体層２５の下面にグランド配線１５となる第２層配線３１が設けられていることから、マイクロストリップライン構造となる。
【００６３】
内層の信号配線は上下を誘電体層を介して挟まれることから、電気・電磁的シールドが可能となり、高周波特性が安定する。
【００６４】
また、上段誘電体層２５と中段誘電体層２６との間のグランド配線１５は、図９に示すように、編み目（メッシュ）構造となっている。このため、編み目部分５５には、上段誘電体層２５と中段誘電体層２６の誘電体層が入り込み、グランド配線の上下の誘電体層の接合強度が高くなり、剥がれ難い多層配線基板２となる。
【００６５】
前記第１層配線３０，第２層配線３１，第３層配線３２，第４層配線３３の各配線は１０〜２０μｍ程度の厚さとなっている。そして、多層配線基板２全体の厚さは、例えば０．９ｍｍとなる。
【００６６】
一方、第１層配線３０，第２層配線３１，第３層配線３２，第４層配線３３の各配線は、図２および図４に示すように、所望の誘電体層から所望の深さの誘電体層まで貫通延在するブラインド型ビィア４０や最上段の誘電体層から最下段の誘電体層まで貫通延在する貫通型ビィア４１、さらには所望の誘電体層から最下段の誘電体層まで貫通延在するサーマルビィア１６によって電気的に接続されている。これらブラインド型ビィア４０，貫通型ビィア４１およびサーマルビィア１６はビィアホールにＡｇを充填させた構造となっている。
【００６７】
また、３枚の重なる上段誘電体層２５，中段誘電体層２６，下段誘電体層２７の両側面にも、半円弧断面の端面スルーホール２０が設けられ、下段誘電体層２７の第４層配線３３で形成される各外部端子５（入力端子６、グランド端子７，８１１，１２、ゲインコントロール端子９、出力端子１０、電源端子１３）に接続されている。
【００６８】
前記上段誘電体層２５には、図２乃至図５に示すように、矩形の窪み４２，４３が設けられ、これら窪み４２，４３の底には半導体チップ４４，４５が固定されている。窪み４２，４３によって、半導体チップ４４，４５の図示しない上面の電極面と、配線面の高さは略同じ高さとなる。このため、半導体チップ４４，４５の電極と配線とを接続する導電性のワイヤ４６はその張り高さ（ループ）を低く形成できるため、短い長さで配線と半導体チップの電極を接続できることになり、抵抗の低減から高周波特性の向上が達成できる。例えば出力ゲインの向上を達成することができる。
【００６９】
前記半導体チップ４５は、図２および図４に示すように、グランド配線１５となる第２層配線３１に銀ペースト等の接合材４７を使用して固定される。また、半導体チップ４４，４５が固定される部分には、多数のサーマルビィア１６が設けられ、半導体チップ４４，４５から発生する熱を速やかに外部に伝達するようになっている。熱は、多層配線基板２の裏面のグランド配線１５およびレジスト膜１４を介して実装基板に放熱される。したがって、半導体チップ４４，４５は安定した動作を行う。
【００７０】
多層配線基板２の表面には、図２乃至図４に示すように、能動部品としてツェナーダイオード（ＺＤ）５０が搭載されている。また、受動部品としてはチップ型の抵抗（Ｒ１ 〜Ｒ６ ）５１、チップ型のコンデンサ（Ｃ１ 〜Ｃ９ ）５２，コンデンサ（バイパスコンデンサ）５３が搭載されている。
【００７１】
また、図２および図３に示すように、半導体チップ４４，４５、ワイヤ４６、一部の抵抗５１，コンデンサ５２，コンデンサ５３等は、耐湿性向上のためにレジン５４によって被覆されている。
【００７２】
なお、本実施形態では内層の配線は修正できない。このため、線路特性を測定した後、線路特性に合った各部品（抵抗，コンデンサ等）を選択して組み込むことによって所望の電気特性を得ることができる。
【００７３】
本実施形態では、電界効果トランジスタを２段に組み込んで、８００〜１０００ＭＨｚとなる携帯電話用の高周波パワーモジュールとなる。
【００７４】
本実施形態の高周波パワーモジュールは以下の効果を有する。
【００７５】
（１）高周波パワーモジュールは、電界効果トランジスタ等の能動部品や受動部品を主面に搭載した多層配線基板２と、この多層配線基板２の主面側に固定されたキャップ４とによって形成された矩形体構造となっていることから、従来のようにパッケージからリードを突出させたり、取付用フィンを突出させないため小型となる。特に長くリードを突出させないため、実装面積の大幅な縮小が達成できる。実装の場合、Ｅ型の場合、実装面積は２０ｍｍ×１４．３５ｍｍとなるが、本実施形態の場合は１２．３ｍｍ×８ｍｍと大幅に小さくなる。
【００７６】
（２）多層配線基板２はストリップライン構造にマイクロストリップライン構造を積み重ねた構造となるため、伝送線路（信号配線等）の長さを長くとっても、伝送線路は２段に設けられるため、多層配線基板の大きさは小さくでき、高周波パワーモジュールの小型化が達成できる。
【００７７】
（３）誘電体層間に設けられた信号配線はその上下を誘電体層を介してグランド配線で挟まれる構造となることから、電気・電磁的シールドがなされ、高周波特性が安定する。
【００７８】
（４）内層のグランド配線は編み目構造となっていることから、編み目部分には誘電体層が入り込み、グランド配線の上下の誘電体層の接合強度が高くなり、剥がれ難い多層配線基板となる。したがって、耐湿性に優れた高周波パワーモジュールとなる。
【００７９】
（５）能動部品において、半導体チップ４４，４５は多層配線基板２の主面に設けられた窪み４２，４３に固定され、半導体チップの電極面と多層配線基板の配線面の高さは略同一高さとなり、前記半導体チップの電極と前記配線を接続する前記ワイヤ４６は略直線状に延在している。したがって、ワイヤが短くなり、抵抗が軽減されて高周波特性が良好となる。例えば出力ゲインが大きくなる。
【００８０】
（６）多層配線基板２の所望部分には、所望の誘電体層から最下層の誘電体層まで貫通延在するサーマルビィア１６が設けられている。したがって、熱放散性が高くなり、安定した電気特性が得られる。
【００８１】
（７）サーマルビィア１６の上には半導体チップ４４，４５が位置している。したがって、半導体チップ４４，４５で発熱した熱は速やかに外部に放散され、電界効果トランジスタが安定動作する。
【００８２】
（８）多層配線基板２裏面の電極端子５において、グランド配線１５はその表面が実装用接合材に濡れないレジスト膜１４で部分的に覆われて相互に独立した複数のグランド端子７，８，１１，１２となっている。したがって、各電極端子５に均一に実装用接合材が濡れるため、各電極端子５は確実に実装用接合材を介して実装基板に固定される。
【００８３】
（９）多層配線基板２の裏面の電極端子５の配列間隔は同一ピッチとなっている。したがって、各電極端子５は実装用接合材の片寄りもなく実装用接合材のブリッジ等の不良も発生しなくなる。また、実装のセルフアライン化も可能となる。
【００８４】
（１０）多層配線基板２の裏面の電極端子５のうち、少なくともグランド端子７，８，１１，１２以外の電極端子は、多層配線基板２の側面の上下に延在する端面スルーホール２０を介して各層の配線に接続されている。すなわち、高周波パワーモジュールはＬＣＣ（リードレス・チップ・キャリア）構造となり、小型化が達成できる。
【００８５】
（１１）多層配線基板２は低温焼成多層セラミック基板となることから、配線は融点の低い銀系金属（Ａｇ−Ｐｔ）からなる高導電性金属で形成できるため、抵抗の低減から高周波特性が良好となる。すなわち、出力ゲインの向上を図ることができる。
【００８６】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない、たとえば、図１０に示すように、キャップ４は、多層配線基板２に設けた窪み６０の縁にフック６１を介して着脱自在に取り付ける構造とすれば、多層配線基板２へのキャップ４の着脱が容易となる。
【００８７】
また、前記実施形態では、多層配線基板２は多層配線構造となっていることから、誘電体層の厚さをさらに薄くでき、容量の増大を図ることができる。また、多層配線基板２となることから、信号配線の長さもさらに長くできるため、特性インピーダンスの増大を図ることも可能である。この場合、酸化チタンやチタン酸バリウム等誘電率の高い材料を誘電体層（誘電体板）として使用すれば、容量の増大はさらに高くなる。
【００８８】
また、前記多層配線基板２は、ガラスセラミック以外の配線基板材料を用いて形成できる。
【００８９】
また、低温焼成多層配線基板の場合、高導電性金属による配線としては、金や銅を使用できる。
【００９０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である高周波パワーモジュールに適用した場合について説明したが、それに限定されるものではない。本発明は少なくとも混成集積回路装置には適用できる。
【００９１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００９２】
（１）高周波パワーモジュールは、ＬＣＣ構造となるため小型となる。また、配線基板は多層配線基板となるため、信号配線は各段に形成できるため所定の長さを得ることができ、配線基板の大きさも小さくでき、パッケージの大きさを小さくできる。これらによって高周波パワーモジュールの小型化，実装面積の縮小化が達成できる。
【００９３】
（２）高周波パワーモジュールは低温焼成多層配線基板を使用するため、高導電性金属で配線を形成できること、内層の信号配線はストリップライン構造となることから電気・電磁的にシールドされること、半導体チップで発生した熱はサーマルビィアによって速やかにパッケージ外に放熱されること等によって高周波特性の向上が達成できる。
【００９４】
（３）多層配線基板の裏面に電極端子を設けるとともに、多層配線基板をキャップで覆うことによって高周波パワーモジュールを形成していることから、部品点数が少なくなり、組立工数の低減，材料費の低減から製造コストの低減が達成できる。
【図面の簡単な説明】
【図１】本発明の一実施形態である高周波パワーモジュールの外観を示す斜視図である。
【図２】本実施形態の高周波パワーモジュールの断面図である。
【図３】本実施形態のキャップを取り外した高周波パワーモジュールを示す平面図である。
【図４】本実施形態の高周波パワーモジュールにおける多層配線基板の構造を示す一部の斜視図である。
【図５】本実施形態の高周波パワーモジュールにおける多層配線基板の表面、すなわち上段誘電体層の露出面に形成される配線パターン（第１層配線）を示す平面図である。
【図６】本実施形態の高周波パワーモジュールにおける多層配線基板の上段誘電体層と中段誘電体層との間に形成される配線パターン（第２層配線）を示す平面図である。
【図７】本実施形態の高周波パワーモジュールにおける多層配線基板の中段誘電体層と下段誘電体層との間に形成される配線パターン（第３層配線）を示す平面図である。
【図８】本実施形態の高周波パワーモジュールにおける多層配線基板の裏面、すなわち下段誘電体層の露出面に形成される配線パターン（第４層配線）を示す底面図である。
【図９】本実施形態の高周波パワーモジュールにおけるグランド配線となる第２層配線および第４層配線の一部を示す平面図である。
【図１０】本発明の他の実施形態である高周波パワーモジュールを示す断面図である。
【符号の説明】
１…混成集積回路装置（高周波パワーモジュール）、２…多層配線基板、３…半田、４…キャップ、５…電極端子（外部端子）、６…入力端子（Ｐｉｎ）、７…グランド端子（ＧＮＤ）、８…グランド端子（ＧＮＤ）、９…ゲインコントロール端子（Ｖａｐｃ ）、１０…出力端子（Ｐｏｕｔ ）、１１，１２…グランド端子（ＧＮＤ）、１３…電源端子（Ｖｄｄ）、１４…レジスト膜、１５…グランド配線、１６…サーマルビィア、２０…端面スルーホール、２１…端面壁、２２…側壁、２３…接続片、２５…上段誘電体層、２６…中段誘電体層、２７…下段誘電体層、３０…第１層配線、３１…第２層配線、３２…第３層配線、３３…第４層配線、３５…信号配線、３６…電源配線、４０…ブラインド型ビィア、４１…貫通型ビィア、４２，４３…窪み、４４，４５…半導体チップ、４６…ワイヤ、４７…接合材、５０…ツェナーダイオード、５１…抵抗、５２…コンデンサ、５３…コンデンサ、５４…レジン。
Claims (8)
- サーマルビィアが形成された多層配線基板と、
前記多層配線基板の上に配置された半導体チップとを有する混成集積回路装置であって、
前記半導体チップにはトランジスタが形成され、
前記半導体チップはレジンにより被覆され、
前記サーマルビィアは前記半導体チップの下に配置され、
前記多層配線基板の裏面のグランド電極端子は、該グランド電極端子の表面が実装用接合材に濡れないレジスト膜で部分的に覆われて相互に独立した複数の該グランド電極端子となっており、
前記多層配線基板の裏面の電極端子のうち前記グランド電極以外の電極端子は、該多層配線基板の側面の上下に延在する端面スルーホール端子を介して各層の配線に接続されていることを特徴とする混成集積回路装置。 - 多層配線基板と、
前記多層配線基板の主面に搭載された能動部品および受動部品と、
前記能動部品の電極と前記多層配線基板の配線とを接続した導電性のワイヤと、
前記多層配線基板の裏面に設けられた前記多層配線の複数の電極端子とを有し、
前記多層配線基板の裏面のグランド電極端子は、該グランド電極端子の表面が実装用接合材に濡れないレジスト膜で部分的に覆われて相互に独立した複数の該グランド電極端子となっており、
前記多層配線基板の裏面の電極端子のうち前記グランド電極以外の電極端子は、該多層配線基板の側面の上下に延在する端面スルーホール端子を介して各層の配線に接続されていることを特徴とする混成集積回路装置。 - 多層配線基板と、
前記多層配線基板の主面に搭載された少なくとも一つ以上の能動部品および受動部品と、
前記能動部品の電極と前記多層配線基板の配線とを接続した導電性のワイヤと、
前記多層配線基板の主面を覆うように多層配線基板に固定されたキャップと、
前記多層配線基板の裏面に設けられた前記多層配線の複数の電極端子とを有し、
前記多層配線基板の裏面のグランド電極端子は、該グランド電極端子の表面が実装用接合材に濡れないレジスト膜で部分的に覆われて相互に独立した複数の該グランド電極端子となっており、
前記多層配線基板の裏面の電極端子のうち前記グランド電極以外の電極端子は、該多層配線基板の側面の上下に延在する端面スルーホール端子を介して各層の配線に接続されていることを特徴とする混成集積回路装置。 - 請求項３記載の混成集積回路装置において、
前記キャップは多層配線基板に設けた窪み部分によって形成された引っ掛かり部分にフックを介して着脱自在に取り付けられていることを特徴とする混成集積回路装置。 - 請求項２乃至４のいずれか一に記載の混成集積回路装置において、
前記能動部品はレジンにより被覆されていることを特徴とする混成集積回路装置。 - 請求項１乃至５のいずれか一に記載の混成集積回路装置において、
前記多層配線基板は配線を介して誘電体層を多段に積み重ねた構造をしており、
前記誘電体層の間に設けられた信号配線はその上下を前記誘電体層を介してグランド配線で挟まれるストリップライン構造となっていることを特徴とする混成集積回路装置。 - 請求項６に記載の混成集積回路装置において、
前記グランド配線は編み目構造であることを特徴とする混成集積回路装置。 - 請求項１乃至７のいずれか一に記載の混成集積回路装置において、
前記半導体チップは前記多層配線基板の主面に設けられた窪みに固定され、
前記半導体チップの電極面と前記多層配線基板の配線面の高さは略同一であり、
前記半導体チップの電極と前記配線を接続する前記ワイヤはほぼ直線状に延在していることを特徴とする混成集積回路装置。
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| JP3888263B2 (ja) | 2001-10-05 | 2007-02-28 | 株式会社村田製作所 | 積層セラミック電子部品の製造方法 |
| JP3850275B2 (ja) * | 2001-11-29 | 2006-11-29 | 京セラ株式会社 | 電子部品装置 |
| US6975035B2 (en) | 2002-03-04 | 2005-12-13 | Micron Technology, Inc. | Method and apparatus for dielectric filling of flip chip on interposer assembly |
| JP2004214258A (ja) | 2002-12-27 | 2004-07-29 | Renesas Technology Corp | 半導体モジュール |
| JP2004235184A (ja) | 2003-01-28 | 2004-08-19 | Matsushita Electric Ind Co Ltd | 高周波装置 |
| JP2005135977A (ja) | 2003-10-28 | 2005-05-26 | Renesas Technology Corp | 半導体装置の製造方法及び半導体製造装置 |
| JP2008147573A (ja) * | 2006-12-13 | 2008-06-26 | Nec System Technologies Ltd | 多層基板装置 |
| JP5496845B2 (ja) * | 2010-09-30 | 2014-05-21 | 本田技研工業株式会社 | 電動車両 |
| CN103190082B (zh) * | 2010-11-24 | 2015-09-16 | 日立金属株式会社 | 电子部件 |
| FR2972850B1 (fr) * | 2011-03-17 | 2013-11-15 | Valeo Sys Controle Moteur Sas | Circuit électronique a double couche isolante et son procédé de fabrication |
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