JP2701354B2

JP2701354B2 - 撮像装置

Info

Publication number: JP2701354B2
Application number: JP63216497A
Authority: JP
Inventors: 章菅
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1988-08-31
Filing date: 1988-08-31
Publication date: 1998-01-21
Anticipated expiration: 2013-01-21
Also published as: JPH0265382A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は撮像装置に関し、より具体的には、撮像信号
転送用にライン・メモリを具備する撮像装置に関する。

〔従来の技術〕

近年、FGA型のエリア・センサが提案されている。こ
のFGA型エリア・センサでは、多数の光電変換セルをマ
トリクス状に配置し、この光電変換セルにより光電変換
信号を、マトリクスの行単位で読み出してライン・メモ
リに一次記憶し、当該ライン・メモリの記憶値を水平方
向に順次読み出して出力する。

他方、最近、カメラ一体型VTRが普及し、また電子ス
チル・カメラが商用化されるにいたり、、そのカメラ部
にも、上記FGA型エリア・センサのような撮像装置が使
われるようになってきた。カメラ一体型VTRや電子スチ
ル・カメラでも、再生機能を持つのが普通であり、その
再生処理回路では、例えば、ドロップアウト補償回路や
色差線順次信号を同時化する同時化回路で、1Hの遅延素
子が使用される。

〔発明が解決しようとする課題〕

このようなカメラ一体型の画像記録再生装置では、再
生機能を作動させているときには、撮影を行なわないの
が普通である。従って、上記再生処理に必要な1H遅延素
子として、撮像装置のライン・メモリを使用できれば、
回路素子の節約、回路の小型化、製造工程の簡略化、な
どにつながり、実用上の利益はかなりのものがある。

そこで、本発明は、撮像装置に元々含まれているライ
ン・メモリを遅延素子としても利用できる撮像装置を提
示することを目的とする。

〔課題を解決するための手段〕

本発明に係る撮像装置は、光電変換部からの撮像信号
をライン単位に一旦ライン・メモリに転送し、水平走査
手段により開閉手段を水平順に制御することで当該ライ
ン・メモリの記憶信号を水平順に出力信号線に転送する
撮像装置であって、当該出力信号線にゲート手段を介し
て外部入力端子を接続し、当該ゲート手段の開閉を制御
する制御信号入力端子を設けたことを特徴とする。

〔作用〕

撮像時には、上記ゲート手段により外部入力端子の電
位が出力信号線に影響するのを排除できる。また、上記
ライン・メモリを遅延線として用いる場合には、光電変
換部から当該ライン・メモリへの転送路を閉成してお
き、上記ゲート手段を適宜に開閉し、また、上記水平走
査手段を水平同期信号に同期して駆動することで、当該
ライン・メモリを遅延素子として使用できる。

映像信号処理では1H遅延線が多用されるが、撮像装置
に元々含まれているライン・メモリを用いることによ
り、回路素子を削減でき、従って回路全体の小型化も図
りうる。

〔実施例〕

以下、図面を参照して本発明の実施例を説明する。

第１図は、カラー用のFGA型エリア・センサを用いた
本発明の一実施例の構成ブロック図を示す。先ず撮像装
置に固有の部分を説明する。10は多数の光電変換セル10
Cが補間配置でマトリクス状に位置する光電変換部であ
り、10Vは垂直アドレスを指定する垂直アドレス線、10S
は、垂直アドレス線10Vで指定される行の光電変換セル
の信号を読み出す信号読出線である。第２図はカラー用
の色フィルタの分布を示しており、R,G,BはそれぞれＲ
用、Ｇ用、Ｂ用であることを示しており、１水平ライン
毎に空間的に180゜位相が異なる補間配置になってい
る。12は、光電変換部10の光電変換信号をリセットする
リセット回路、14はクランプ回路、16は１ライン（水平
線）分の記憶容量を持つライン・メモリ、18R,18G,18B
は、ライン・メモリ16の記憶値を順番に読み出す出力信
号線であり、それぞれＲ信号用、Ｇ信号用、Ｂ信号用で
ある。20R,20G,20Bはそれぞれ、ライン・メモリ16から
読み出すべき記憶値を指定する水平読出用のシフト・レ
ジスタ、22は、当該シフト・レジスタ20R,20G,20Bの出
力により開閉されるスイッチ、24R,24G,24Bは出力バッ
ファ、26A,26B,26Cは出力端子である。

28は、光電変換部10の垂直アドレス線10Vの、隣接す
る２本を同時に起動するアドレス・デコーダ、30は、垂
直アドレス・データD_VAに従い、アドレス・デコーダ28
が起動する垂直アドレス線を指定するデコーダ駆動回路
である。垂直アドレス・データD_VAは例えば９ビットで
あり、その先頭ビットで奇フィールドか偶フィールドか
を指定し、残りの８ビットで垂直アドレスを指定する。
アドレス・デコーダ28は、詳細は後述するが、デコーダ
駆動回路30からの偶／奇信号と上記垂直アドレスとによ
って決定される２本の垂直アドレス線10Vに読出クロッ
クをφ_Ｈを印加し、他の垂直アドレス線10Vにクロック
φ_Ｌを印加する。例えば、アドレス・デコーダ28は、奇
フィールドでは第１行目と第２行目、第３行目と第４行
目、というように、また偶フィールドでは、第２行目と
第３行目、第４行目と第５行目、というように、それぞ
れ２本の垂直アドレス線10Vに同時に読出クロックを印
加する。32は結合用コンデンサである。

12Tはリセット用FET、14Tはクランプ用FET、16Tはス
イッチング用FET、16Mはメモリ用コンデンサである。φ
_Ｇはリセット回路12のリセット用FET12Tを制御するリセ
ット・パルス、V_Rはクランプ電圧、φ_Ｃはクランプ・パ
ルス、φ_SHはFET16Tの開閉を制御するサンプル・ホール
ド用クロック、STATHはシフト・レジスタ20R,20G,20Bを
起動する起動パルス、φ_SA,φ_SB,φ_SCは、シフト・レジ
スタ20R,20G,20Bに対するシフト・パルスである。

破線で示すブロック40は入力部であり、42A,42B,42C
が外部入力端子、44A,44B,44Cはゲート用FET、45A,45B,
45Cは入力バッファ、φ_IGは当該FET44A,44B,44Cの開閉
を制御する制御信号である。φ_IGは撮像時はＬになって
いる。

光電変換セル10Cの構成例を第３図に、その動作タイ
ングを第４図に示す。34はクロックφ_H,φ_Ｌのパルス源
であり、第１図のアドレス・デコーダ28に相当する。36
は受光素子としての例えばＮチャンネルのジャンクショ
ンFETであり、そのゲートＧはフローティングになって
おり、コンデンサ38を介して垂直アドレス線10Vに接続
する。FET36のドレインＤは直流電源V_DDに接続し、その
ソースＳは、リセット回路12のリセット用FET12Tに接続
する。FET36のソースＳが信号読出線10Sに接続する。第
４図に示す時刻t₁,t₂間にパルス源34により垂直アドレ
ス線10VがＨになると、FET36のゲート・ドレイン接合が
順方向にバイアスされ、コンデンサ38がプリチャージさ
れる。その後、もしFET36のゲート領域に光が入射して
いなければ、第４図のt₂,t₃間ではFET36のゲートはフル
に逆バイアスされた状態のままとなる（第４図の点
線）。ゲート領域に光が入射している場合には、光励起
された電荷により、徐々にコンデンサ38が放電し、ゲー
ト電位が上昇する（第４図の実線）。FET36のソース電
位はゲート電位に追従して変化するので、信号読出線10
Sでは入射光強度に応じた電圧が得られる。

第５図は第１図の撮像装置の撮像駆動タイミングを示
す。水平ブランキング信号HBLKにより水平ブランキング
期間が始まり、時刻t₁には垂直アドレスD_VAがデコーダ
駆動回路30に印加される。これにより、クロックφ_Ｈが
順次指定の２本の垂直アドレス線10Vに、クロックφ_Ｌ
が他の垂直アドレス線10Vに印加される。時刻t₁でクロ
ックφ_ＬがＬレベルになると、連係する光電変換セル10
CのFET36は全てオフになるので、指定された２本の垂直
アドレス線10Vに接続する光電変換セル10Cの信号のみが
信号読出線10Sに読み出される。t₁〜t₂間ではクランプ
・パルスφ_ＣがＨであり、サンプル・ホールド・パルス
φ_SHがＨになっているので、ライン・メモリ16のコンデ
ンサ16Mは基準電位V_Rにリセットされる。クランプ用FET
14Tはt₃でオープンになる。t₄〜t₅間でクロックφ_Ｈが
Ｈになるとコンデンサ38はプリチャージされるが、その
際、結合コンデンサ32に現れる電圧は光電変換セル10C
における光励起電圧による電荷量に比例した電圧にな
る。結合コンデンサ32のこの電圧は、t₆〜t₇でφ_SHをＨ
にすることによって、コンデンサ16Mに転送され、記憶
される。

t₉〜t₁₁では、蓄積時間制御のためのリセット動作を
行っている。尚、この例では２本の垂直アドレス線10V
が同時に起動されるので、リセットもその２本を同時に
行う。リセットする垂直ライン・アドレスをt₉に指定
し、t₁₀〜t₁₁で指定ラインの電荷をリセットする。電荷
蓄積時間は、リセット動作から次にそのラインの信号を
読み出すまでの時間になる。時間t₁₃以後に水平シフト
・レジスタ20R,20G,20Bをシフト・パルスφ_SA,φ_SB,φ
_SCで駆動することにより、コンデンサ16Mの記憶信号が
順次、出力信号線18R,18G,18B上に転送され、バッファ2
4R,24G,24Bを介して出力端子26A,26B,26Cに出力され
る。

水平走査タイミングを第６図に示す。シフト・レジス
タ20R,20G,20Bを始動する始動パルスSTATHが印加された
後、シフト・パルスφ_SA,φ_SB,φ_SCが120゜位相をずら
して各シフト・レジスタ20R,20G,20Bに印加される。こ
れによりFET22は1/3デューティ・サイクルで閉成状態に
なる。今ｎ行目と（ｎ＋１）行目が読み出されていると
し、ｎ行目のｍ行目の出力を（n,m）で表現すると、２
ライン分の信号は、第６図のタイミングで出力端子26A,
26B,26Cの出力電圧V₀₁,V₀₂,V₀₃に分けられる。尚、
V₀₁、V₀₂及びV₀₃を加算すると、補間画素配列により１
ラインの倍の水平解像度を持つ広帯域の輝度信号を取り
出すことができる。

次に、付加回路40によりライン・メモリ16を利用する
方法を説明する。例えば、電子スチル・カメラにおける
記録媒体であるスチル・ビデオ・フロッピーでは、色差
信号は線順次信号として記録されており、再生系では、
線同時化回路により色差信号を線同時化している。第７
図にその基本構成を示す。50は色素線順次信号の入力端
子、52は1H（即ち、１水平走査線分）の遅延素子、54,5
5は遅延素子52により遅延された信号と、当該遅延素子5
2をバイパスした入力端子50から信号とから、それぞれ
Ｒ−Ｙ信号、Ｂ−Ｙ信号を取り出すスイッチであり、連
動して切り換わる。56はＲ−Ｙの出力端子、58はＢ−Ｙ
信号の出力端子である。スイッチ54がａ接点に接続する
時には、スイッチ55もａ接点に接続し、スイッチ54がｂ
接点に接続する時には、スイッチ55もｂ接点に接続す
る。詳しく説明するまでも無いが、スイッチ54,56を水
平同期信号に同期して切り換えることにより、出力端子
56からは同時化されたＲ−Ｙ信号が得られ、出力端子58
からは同時化されたＲ−Ｙ信号が得られる。

第８図は、第７図の遅延素子52の代わりに第１図の撮
像装置のライン・メモリ16を使った場合の接続例を示
す。第１図及び第７図と同じ構成要素には同じ符号を付
してある。60は第１図の撮像装置であり、62は撮像装置
60の外部入力端子42Aと同42Bとの間で切り換わるスイッ
チ、64は、撮像装置60の出力端子26Aと同26Bとの間で切
り換わるスイッチである。スイッチ62,64は1H毎に連動
して切り換わるが、スイッチ62が外部入力端子42A側に
接続する時には、スイッチ64は出力端子26B側に接続
し、スイッチ62が外部入力端子42B側に接続する時に
は、スイッチ64は出力端子26A側に接続する。外部入力
端子42Cは、この例では使用しないので、アースに接続
しておく。66は、クロック・ノイズを除去するためのロ
ー・パス・フィルタ（LPF）である。

ライン・メモリ16は1Hの遅延素子として用いるため
に、φ_SHをＬとしてクランプ回路14からの影響を受けな
いようにすると共に、ゲート信号φ_IGをＨにしてFET44
A,44B,44Cをオンにする。撮像装置60では、出力信号線1
8R,18G,18B上の信号は、シフト・レジスタ20R,20G,20B
によりサンプリングされてライン・メモリ16に書き込ま
れ、また、ライン・メモリ16の記憶信号は、シフト・レ
ジスタ20R,20G,20Bにより順次、対応する出力信号線18
R,18G,18Bに読み出される。nH本目の信号で、スイッチ6
2が外部入力端子42Aの側に接続するとすると、入力端子
50のnH本目の信号は、ライン・メモリ16において、撮像
時にはＲ信号の記憶に用いられたコンデンサ16Mに記憶
される。この時、スイッチ64は出力端子26Bの側に接続
するので、撮像動作時にはＧ信号の記憶に用いられたコ
ンデンサ16Mに記憶された1H前の信号が読み出され、ス
イッチ64からLPF66に印加される。（ｎ＋１）Ｈ本目の
信号では、スイッチ62が外部入力端子42B側に接続し、
スイッチ64は出力端子26A側に接続するので、入力端子5
0の（ｎ＋１）Ｈ本目の信号は、撮像時にはＧ信号の記
憶に用いられたコンデンサ16Mに記憶されると共に、nH
本目の信号が読み出されてスイッチ64からLPF66に印加
される。

このようにして、撮像装置60は1H遅延素子として機能
し、スイッチ54,55の切換により、出力端子56,58からは
線同時化された色差信号が得られる。

次に、1H遅延素子を用いたドロップアウト補償回路の
例を説明する。第９図はその基本構成ブロック図を示
す。70が輝度信号の入力端子、72は1Hの遅延素子、74は
正常時にはｂ接点に接続し、ドロップアウト発生時に
は、ドロップアウト（DO）検出パルスによりａ接点側に
接続するスイッチ、76は出力端子である。ドップアウト
発生時、スイッチ74をａ接点側に接続することにより、
出力端子76には、１ライン前の信号が出力される。

第８図の構成に対して第９図のドロップアウト補償回
路の構成を付加したものを、第10図に示す。第９図と同
じ構成要素には同じ符号を付してある。78はDO検出パル
スに応じて開放される常閉スイッチ、80は第１図の撮像
装置のライン・メモリ16によるクロック・ノイズを除去
するためのLPFである。入力端子70の輝度信号はスイッ
チ78を介して、第１図の撮像装置の外部入力端子42Cに
印加され、その出力端子26Cの出力は、LPF80を介してス
イッチ74のａ接点に印加される。

第10図において、正常時には、スイッチ78は閉成さ
れ、スイッチ74はｂ接点側に接続している。従って、入
力端子70の輝度信号はスイッチ78及び外部入力端子42C
を介して撮像装置60に入力され、撮像装置60では、入力
信号はシフト・レジスタ20Bの作用によりライン・メモ
リ16に順次、撮像時にはＢ信号の記憶に使ったコンデン
サ16Mに記憶される。DO検出時には、ライン・メモリ16
の更新を避けるために、スイッチ78を開放する。そし
て、ライン・メモリ16からの1H前の信号を取り出すため
に、スイッチ74をａ接点側に切り換える。シフト・レジ
スタ20Bは、DO検出時点に対応する1H前の記憶信号を指
示しているので、スイッチ78の開放により、1H前の信号
が出力信号線18B及び出力バッファ24Bを介して出力端子
26Cに出力され、LPF80及びスイッチ74を介して出力端子
76に供給される。ドロップアウトが無くなければ、スイ
ッチ74はｂ接点側に切り換わり、スイッチ78は閉成さ
れ、ライン・メモリ16の更新が行われる。

第11図は、第10図のスイッチ62,64,78の機能を撮像素
子60にオン・チップ化した構成例を示す。但し、簡略化
のために第１図の変更部分のみを図示してある。80は線
順次色差信号の外部入力端子、81は輝度信号の外部入力
端子、82,83は入力バッファである。入力バッファ82の
出力は出力信号線18Rと同18Gに接続し、入力バッファ83
の出力は出力信号線18Bに接続する。84,85はゲート用FE
T、86は出力バッファ、87は1H前の線順次色差信号の出
力端子、88はインバータである。制御信号φ_IGA,φ_IGB
によりFET44A,44Bを交互に開閉することにより、スイッ
チ62の機能を実現できる。また、制御信号φ_IGAでFET85
を制御し、当該制御信号φ_IGAをインバータ88で反転し
た信号でFET84を制御することにより、スイッチ64の機
能を実現できる。更には、制御信号φ_IGCをDO検出パル
スに同期した信号とすることで、スイッチ78の機能をFE
T44Cで実現できる。

第12図は第11図の動作タイミングを示す。nH目でφ
_IGAがＨレベル、φ_IGBがＬレベルであるとすると、第８
図に関連して説明したように、ライン・メモリ16への書
込と、ライン・メモリ16の1H前の信号の読出とが同時に
行われ、出力信号線18Gに1H前の色差信号C_n-1が読み出
される。φ_IGAがＨレベルであるので、FET85がオン、FE
T84がオフであり、従って、出力信号線18Gの信号が出力
バッファ86を介して出力端子87に出力される。次の（ｎ
＋１）Ｈでは、逆にφ_IGAがＬレベル、φ_IGBがＨレベル
になり、nH時にライン・メモリ16に記憶された信号C_nが
読み出され、出力端子87に出力される。

また、輝度信号については、φ_IGCは通常時にはＨレ
ベルになっており、外部入力端子81の信号は、第10図に
関連して説明したように、ライン・メモリ16に記憶され
ると共に、そのまま出力端子26Cに現れている。しかし
（ｎ＋２）Ｈ目にドロップアウトが検出されると、φ
_IGCによりFET44Cがオフにされ、出力信号線18Bへの入力
が禁止される。この結果、出力信号線18Bには、ライン
・メモリ16の記憶信号Y_n+1（1H前の信号）が読み出さ
れ、出力端子26Cに供給される。

尚、撮像時には、φ_IGA,φ_IGB,φ_IGCを全てＬにする
ことで、ライン・メモリ16を撮像信号用に使用できる。

〔発明の効果〕

以上の説明から容易に理解できるように、本発明によ
れば、撮像信号の転送処理用にライン・メモリを含む撮
像装置に対し、簡単な入力手段及び出力手段を付加する
だけで、当該ライン・メモリを遅延線として使用でき、
映像信号処理回路の構成部品点数を削減でき、製造工程
もそれだけ簡略化でき、実用上の利点は著しいものがあ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の構成ブロック図、第２図は
第１図の色フィルタ分布図、第３図は第１図の光電変換
セル10Cの詳細図、第４図は光電変換セル10Cの動作波形
図、第５図及び第６図は第１図の実施例の撮像動作時の
タイミング図、第７図は色差線順次信号を線同時化する
回路の基本構成図、第８図は第７図の遅延素子として第
１図の撮像装置を用いた回路接続図、第９図はドロップ
アウト補償回路の構成ブロック図、第10図は第９図に第
１図の撮像装置を用いた回路接続図、第11図は第10図の
スイッチ62,64,78をオン・チップ化した変更実施例の構
成図、第12図は第11図の動作タイミング図である。 10……光電変換部、10C……光電変換セル、10V……垂直
アドレス線、10S……信号読出線、12……リセット回
路、14……クランプ回路、16……ライン・メモリ、18R,
18G,18B……出力信号線、20R,20G,20B……シフト・レジ
スタ、24R,24G,24B……出力バッファ、26A,26B,26C……
出力端子、32……結合用コンデンサ、42A,42B,42C……
外部入力端子

Claims

(57)【特許請求の範囲】

【請求項１】光電変換部からの撮像信号をライン単位に
一旦ライン・メモリに転送し、水平走査手段により開閉
手段を水平順に制御することで当該ライン・メモリの記
憶信号を水平順に出力信号線に転送する撮像装置であっ
て、当該出力信号線にゲート手段を介して外部入力端子
を接続し、当該ゲート手段の開閉を制御する制御信号入
力端子を設けたことを特徴とする撮像装置。