JP2666682B2 - Ｐｌｌ回路 - Google Patents
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ回路に関し、特に
無線送受信機等においてチャンネル切替速度を高速に保
ったまま発振周波数の誤差を微細に補正することができ
るＰＬＬ回路に関する。
無線送受信機等においてチャンネル切替速度を高速に保
ったまま発振周波数の誤差を微細に補正することができ
るＰＬＬ回路に関する。
【０００２】
【従来の技術】ＰＬＬ回路の基本原理は、図５のよう
に、電圧制御発振回路ＶＣＯの出力周波数ｆｏをｋ分周
（ｋは正の整数）したものと、基準周波数ｆｒとを位相
比較回路ＣＭＰで比較検波し、その位相差が一定となる
ように制御信号を電圧制御発振回路ＶＣＯに帰還する構
成となっている。このため、電圧制御発振回路ＶＣＯの
出力周波数ｆｏは、次式となる。 ｆｏ＝ｋ×ｆｒ 即ち、電圧制御発振回路ＶＣＯの出力周波数ｆｏは基準
周波数ｆｒの整数倍となる。この従来のＰＬＬ回路にお
いて周波数を微細に制御するには、分周数ｋを大きく
し、基準周波数ｆｒを低くする必要があり、このために
電圧制御発振回路ＶＣＯの出力周波数ｆｏが安定するま
でに時間がかかるという問題がある。
に、電圧制御発振回路ＶＣＯの出力周波数ｆｏをｋ分周
（ｋは正の整数）したものと、基準周波数ｆｒとを位相
比較回路ＣＭＰで比較検波し、その位相差が一定となる
ように制御信号を電圧制御発振回路ＶＣＯに帰還する構
成となっている。このため、電圧制御発振回路ＶＣＯの
出力周波数ｆｏは、次式となる。 ｆｏ＝ｋ×ｆｒ 即ち、電圧制御発振回路ＶＣＯの出力周波数ｆｏは基準
周波数ｆｒの整数倍となる。この従来のＰＬＬ回路にお
いて周波数を微細に制御するには、分周数ｋを大きく
し、基準周波数ｆｒを低くする必要があり、このために
電圧制御発振回路ＶＣＯの出力周波数ｆｏが安定するま
でに時間がかかるという問題がある。
【０００３】この問題を回避するために、例えば、特開
昭６３−２８１３１号公報に示すＰＬＬ回路が提案され
ている。図６はその原理的な構成図であり、通常ｋ分周
を行っている第１の可変分周回路ＤＩＶ１の分周数を第
２の分周回路ＤＩＶ２の周期ｓ毎に（ｋ＋ｊ）分周（ｊ
は０以外の整数）になるようにし、この第１の可変分周
回路ＤＩＶ１の出力と基準周波数ｆｒを位相比較回路Ｃ
ＭＰで比較検波し、その比較出力を電圧制御発振回路Ｖ
ＣＯに帰還することによって発振周波数ｆｏを微細に制
御するものである。例えば、周期ｓの間に、（ｋ＋１）
分周をｍ回、ｋ分周を（ｓ−ｍ）回、行う場合の電圧制
御発振回路ＶＣＯの出力周波数ｆｏは、次式となる。 ｆｏ＝（ｋ＋（ｍ／ｓ））×ｆｒ
昭６３−２８１３１号公報に示すＰＬＬ回路が提案され
ている。図６はその原理的な構成図であり、通常ｋ分周
を行っている第１の可変分周回路ＤＩＶ１の分周数を第
２の分周回路ＤＩＶ２の周期ｓ毎に（ｋ＋ｊ）分周（ｊ
は０以外の整数）になるようにし、この第１の可変分周
回路ＤＩＶ１の出力と基準周波数ｆｒを位相比較回路Ｃ
ＭＰで比較検波し、その比較出力を電圧制御発振回路Ｖ
ＣＯに帰還することによって発振周波数ｆｏを微細に制
御するものである。例えば、周期ｓの間に、（ｋ＋１）
分周をｍ回、ｋ分周を（ｓ−ｍ）回、行う場合の電圧制
御発振回路ＶＣＯの出力周波数ｆｏは、次式となる。 ｆｏ＝（ｋ＋（ｍ／ｓ））×ｆｒ
【０００４】しかしながら、このような分周数を切り替
える方式では、分周数を切り替える周期ｓに応じて位相
比較回路ＣＭＰの出力に変動成分が生じるため、この変
動成分を打ち消すための回路が必要とされる。この変動
成分は周期ｓが長い（周波数が低い）ため、後段に接続
されるフィルタ（図６では省略している）によって十分
に除去することは困難であり、結果として電圧制御発振
回路ＶＣＯにおける出力変動を生じることになる。この
ため、三角波発生回路ＴＲＩを設け、ここから出力され
る周期ｓの三角波を加算回路ＡＤＤにおいて位相比較回
路ＣＭＰの出力に加算（或いは減算）して周期ｓの変動
成分の打ち消しを行っている。
える方式では、分周数を切り替える周期ｓに応じて位相
比較回路ＣＭＰの出力に変動成分が生じるため、この変
動成分を打ち消すための回路が必要とされる。この変動
成分は周期ｓが長い（周波数が低い）ため、後段に接続
されるフィルタ（図６では省略している）によって十分
に除去することは困難であり、結果として電圧制御発振
回路ＶＣＯにおける出力変動を生じることになる。この
ため、三角波発生回路ＴＲＩを設け、ここから出力され
る周期ｓの三角波を加算回路ＡＤＤにおいて位相比較回
路ＣＭＰの出力に加算（或いは減算）して周期ｓの変動
成分の打ち消しを行っている。
【０００５】
【発明が解決しようとする課題】しかしながら、この方
式では、周期ｓの三角波に生じる発生誤差がそのまま位
相比較回路ＣＭＰの出力の誤差となり、これが補正され
ることなく電圧制御発振回路ＶＣＯの制御電圧として入
力されることになるため、電圧制御発振回路ＶＣＯの発
振周波数ｆｏの安定度を悪くし、結果としてＰＬＬ回路
の出力周波数の安定度を劣化させることになるという問
題が生じる。すなわち、三角波を発生する際に、前記し
た技術のように三角波に相当するデジタルデータを発生
し、このデータをＤ／Ａ変換する方式では、このデータ
は数値そのものであり、誤差の発生はないが、Ｄ／Ａ変
換器におきてアナログ的要素が含まれるため、少なから
ず誤差が発生する。例えば、一般的なＤ／Ａ変換器で
は、その特性に直線性誤差や微分非直線性の誤差が生じ
ることは回避できず、このアナログ的要素の誤差により
ＰＬＬ回路の安定性が劣化されることになる。本発明の
目的は、分周数の切替えによる変動成分を有効に打ち消
して出力周波数の安定化を図ったＰＬＬ回路を提供する
ことにある。
式では、周期ｓの三角波に生じる発生誤差がそのまま位
相比較回路ＣＭＰの出力の誤差となり、これが補正され
ることなく電圧制御発振回路ＶＣＯの制御電圧として入
力されることになるため、電圧制御発振回路ＶＣＯの発
振周波数ｆｏの安定度を悪くし、結果としてＰＬＬ回路
の出力周波数の安定度を劣化させることになるという問
題が生じる。すなわち、三角波を発生する際に、前記し
た技術のように三角波に相当するデジタルデータを発生
し、このデータをＤ／Ａ変換する方式では、このデータ
は数値そのものであり、誤差の発生はないが、Ｄ／Ａ変
換器におきてアナログ的要素が含まれるため、少なから
ず誤差が発生する。例えば、一般的なＤ／Ａ変換器で
は、その特性に直線性誤差や微分非直線性の誤差が生じ
ることは回避できず、このアナログ的要素の誤差により
ＰＬＬ回路の安定性が劣化されることになる。本発明の
目的は、分周数の切替えによる変動成分を有効に打ち消
して出力周波数の安定化を図ったＰＬＬ回路を提供する
ことにある。
【０００６】
【課題を解決するための手段】本発明のＰＬＬ回路は、
分周数のｋ分周またはｋ＋ｈ分周を期間内に合計でｓ個
含んでこれらを切り替え可能とした周期ｓの可変分周回
路を備えるＰＬＬ回路において、分周数の切替えに伴っ
て位相比較回路の出力に発生する変動成分を打ち消すた
めの打消信号を周期ｓのパルス信号として発生する打消
信号発生回路と、この打消信号を電圧制御発振回路の制
御電圧として位相比較回路から出力される比較出力に加
算する加算回路とを備えており、打消信号発生回路は、
可変分周回路の出力に同期してカウントを行うカウンタ
と、可変分周回路の分周数に伴って出力される信号値と
発振周波数制御情報に設定された情報に基づいて位相比
較回路の出力の変動を演算し、かつ予め設定されている
プログラムに基づいてカウンタのカウント値を設定し、
この値をカウントするまでの間中制御信号を出力するＲ
ＯＭと、このＲＯＭからの制御信号に応じてハイレベル
またはロウレベルの信号を加算回路に対して選択的かつ
継続的に出力するスイッチ回路とを備えている。ここ
で、可変分周回路は発振周波数制御情報に基づいて分周
周期中における各分周数の回数を設定し、打消信号発生
回路は可変分周回路からの信号値と発振周波数制御情報
に基づいて所望継続時間の間中オンする制御信号を出力
し、加算回路はこの制御信号に基づいて位相比較回路の
比較出力の変動成分を打ち消すに好適なレベル値の信号
を位相比較回路の比較出力に加算するように構成する。
また、加算回路は位相比較回路の比較出力とスイッチ回
路からの信号の各レベル値をそれぞれ所定の比率に設定
する複数の並列接続された抵抗を備えている。
分周数のｋ分周またはｋ＋ｈ分周を期間内に合計でｓ個
含んでこれらを切り替え可能とした周期ｓの可変分周回
路を備えるＰＬＬ回路において、分周数の切替えに伴っ
て位相比較回路の出力に発生する変動成分を打ち消すた
めの打消信号を周期ｓのパルス信号として発生する打消
信号発生回路と、この打消信号を電圧制御発振回路の制
御電圧として位相比較回路から出力される比較出力に加
算する加算回路とを備えており、打消信号発生回路は、
可変分周回路の出力に同期してカウントを行うカウンタ
と、可変分周回路の分周数に伴って出力される信号値と
発振周波数制御情報に設定された情報に基づいて位相比
較回路の出力の変動を演算し、かつ予め設定されている
プログラムに基づいてカウンタのカウント値を設定し、
この値をカウントするまでの間中制御信号を出力するＲ
ＯＭと、このＲＯＭからの制御信号に応じてハイレベル
またはロウレベルの信号を加算回路に対して選択的かつ
継続的に出力するスイッチ回路とを備えている。ここ
で、可変分周回路は発振周波数制御情報に基づいて分周
周期中における各分周数の回数を設定し、打消信号発生
回路は可変分周回路からの信号値と発振周波数制御情報
に基づいて所望継続時間の間中オンする制御信号を出力
し、加算回路はこの制御信号に基づいて位相比較回路の
比較出力の変動成分を打ち消すに好適なレベル値の信号
を位相比較回路の比較出力に加算するように構成する。
また、加算回路は位相比較回路の比較出力とスイッチ回
路からの信号の各レベル値をそれぞれ所定の比率に設定
する複数の並列接続された抵抗を備えている。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のＰＬＬ回路の一実施例のブロック図
であり、発振周波数ｆｏを発生し、かつこれをＰＬＬ回
路の出力周波数として出力端子２０から出力する電圧制
御発振回路１００と、この電圧制御発振回路１００の出
力の発振周波数ｆｏを分周する可変分周回路２００と、
この可変分周回路２００の出力と入力端子１０に入力さ
れる基準周波数ｆｒとを位相比較する位相比較回路３０
０と、この位相比較回路３００の比較出力に含まれる変
動信号を打ち消すための信号を発生する打消信号発生回
路４００と、位相比較回路３００の出力と打消信号発生
回路４００の信号を加算する加算回路５００と、加算回
路５００の出力をろ波して前記電圧制御発振回路１００
の制御電圧として出力するフィルタ６００とで構成さ
れ、これらでＰＬＬループを構成する。
る。図１は本発明のＰＬＬ回路の一実施例のブロック図
であり、発振周波数ｆｏを発生し、かつこれをＰＬＬ回
路の出力周波数として出力端子２０から出力する電圧制
御発振回路１００と、この電圧制御発振回路１００の出
力の発振周波数ｆｏを分周する可変分周回路２００と、
この可変分周回路２００の出力と入力端子１０に入力さ
れる基準周波数ｆｒとを位相比較する位相比較回路３０
０と、この位相比較回路３００の比較出力に含まれる変
動信号を打ち消すための信号を発生する打消信号発生回
路４００と、位相比較回路３００の出力と打消信号発生
回路４００の信号を加算する加算回路５００と、加算回
路５００の出力をろ波して前記電圧制御発振回路１００
の制御電圧として出力するフィルタ６００とで構成さ
れ、これらでＰＬＬループを構成する。
【０００８】前記可変分周回路２００は、分周数の選択
が可能な２係数プリスケーラ１と、分周数が可変な第１
のカウンタ２と、第１のスワローカウンタ３と、第２の
カウンタ４と、第２のスワローカウンタ５と、分周数を
設定する制御回路６とで構成される。また、前記第２の
スワローカウンタ５、制御回路６にはそれぞれ制御端子
３０を通して上位Ｌビット、中位Ｎビット、下位Ｍビッ
トの（Ｌ＋Ｎ＋Ｍ）ビットの発振周波数制御情報が入力
される。この発振周波数制御情報は前記した打消信号発
生回路４００にも入力される。
が可能な２係数プリスケーラ１と、分周数が可変な第１
のカウンタ２と、第１のスワローカウンタ３と、第２の
カウンタ４と、第２のスワローカウンタ５と、分周数を
設定する制御回路６とで構成される。また、前記第２の
スワローカウンタ５、制御回路６にはそれぞれ制御端子
３０を通して上位Ｌビット、中位Ｎビット、下位Ｍビッ
トの（Ｌ＋Ｎ＋Ｍ）ビットの発振周波数制御情報が入力
される。この発振周波数制御情報は前記した打消信号発
生回路４００にも入力される。
【０００９】第２のカウンタ４は第１のカウンタ２の出
力信号を分周するＭビットで構成される分周数が２ M の
カウンタである。第２のスワローカウンタ５は第２のカ
ウンタ４からの制御信号および発振周波数制御情報の下
位Ｍビットの設定値ｒ（０≦ｒ＜２ M ）の設定により制
御回路６の出力数値ｋ＝ｋ１×２ M ＋ｋ２（０≦ｋ２＜
２ M ≦ｋ１＜２ L ）を、第２のカウンタ４の分周数２ M
の分周周期中のｒ回についてｐ×２ M ＋ｑ＋１に設定
し、分周周期中２ M −ｒ回についてｐ×２ M ＋ｑに設定
する。 したがって、第２のカウンタ４の分周数２Ｍの分
周周期中のｒ回について、 ｋ１＝ｐ ，ｋ２＝ｑ＋１ （０≦ｑ＜２ M −１の場合） ｋ１＝ｐ＋１ ，ｋ２＝０ （ｑ＝２ M −１の場合） に設定し、分周周期中の（２ M −ｒ）回について、 ｋ１＝ｐ ，ｋ２＝ｑ （０≦ｑ＜２ M の場合） に設定するように制御する。
力信号を分周するＭビットで構成される分周数が２ M の
カウンタである。第２のスワローカウンタ５は第２のカ
ウンタ４からの制御信号および発振周波数制御情報の下
位Ｍビットの設定値ｒ（０≦ｒ＜２ M ）の設定により制
御回路６の出力数値ｋ＝ｋ１×２ M ＋ｋ２（０≦ｋ２＜
２ M ≦ｋ１＜２ L ）を、第２のカウンタ４の分周数２ M
の分周周期中のｒ回についてｐ×２ M ＋ｑ＋１に設定
し、分周周期中２ M −ｒ回についてｐ×２ M ＋ｑに設定
する。 したがって、第２のカウンタ４の分周数２Ｍの分
周周期中のｒ回について、 ｋ１＝ｐ ，ｋ２＝ｑ＋１ （０≦ｑ＜２ M −１の場合） ｋ１＝ｐ＋１ ，ｋ２＝０ （ｑ＝２ M −１の場合） に設定し、分周周期中の（２ M −ｒ）回について、 ｋ１＝ｐ ，ｋ２＝ｑ （０≦ｑ＜２ M の場合） に設定するように制御する。
【００１０】前記２係数プリスケーラ１は第１のスワロ
ーカウンタ３からの制御信号により電圧制御発振回路１
００の出力信号を分周数２ N 、または２ N ＋１に分周す
る。第１のカウンタ２はＬビットで構成される分周数が
可変なカウンタであり、制御回路６により設定される分
周数ｋ１により２係数プリスケーラ１の出力信号を分周
する。第１のスワローカウンタ３は第１のカウンタ２か
らの制御信号および制御回路６での設定によって、第１
のカウンタ２の分周周期中において、２係数プリスケー
ラ１を分周数２ N または２ N ＋１に設定するように制御
する。 したがって、第１のカウンタ２の分周数ｋ１の分
周周期中のｋ２回について、２係数プリスケーラ１を分
周数２ M ＋１に設定し、分周周期中のｋ１−ｋ２につい
て２係数プリスケーラ１を分周数２ N に設定するように
制御する。
ーカウンタ３からの制御信号により電圧制御発振回路１
００の出力信号を分周数２ N 、または２ N ＋１に分周す
る。第１のカウンタ２はＬビットで構成される分周数が
可変なカウンタであり、制御回路６により設定される分
周数ｋ１により２係数プリスケーラ１の出力信号を分周
する。第１のスワローカウンタ３は第１のカウンタ２か
らの制御信号および制御回路６での設定によって、第１
のカウンタ２の分周周期中において、２係数プリスケー
ラ１を分周数２ N または２ N ＋１に設定するように制御
する。 したがって、第１のカウンタ２の分周数ｋ１の分
周周期中のｋ２回について、２係数プリスケーラ１を分
周数２ M ＋１に設定し、分周周期中のｋ１−ｋ２につい
て２係数プリスケーラ１を分周数２ N に設定するように
制御する。
【００１１】これにより、第２のカウンタ４の分周数２
M の分周周期中のｒ回の期間について、２係数プリスケ
ーラ１に入力される電圧制御発振回路１００の出力信号
のクロック数は、 （ｑ×２ N ＋ｑ＋１）ｒ となり、分周周期中の２ M −ｒ回の期間について、 （ｑ×２ N ＋ｑ＋１）（２ M −ｒ） となる。 すなわち、第２のカウンタ４の分周数２ M の分
周周期中に、２係数プリスケーラ１に入力される電圧制
御発振器１００の出力信号のクロック数は、 ｐ×２ M+N ＋ｑ×２ M ＋ｒ となる。
M の分周周期中のｒ回の期間について、２係数プリスケ
ーラ１に入力される電圧制御発振回路１００の出力信号
のクロック数は、 （ｑ×２ N ＋ｑ＋１）ｒ となり、分周周期中の２ M −ｒ回の期間について、 （ｑ×２ N ＋ｑ＋１）（２ M −ｒ） となる。 すなわち、第２のカウンタ４の分周数２ M の分
周周期中に、２係数プリスケーラ１に入力される電圧制
御発振器１００の出力信号のクロック数は、 ｐ×２ M+N ＋ｑ×２ M ＋ｒ となる。
【００１２】一方、図１のＰＬＬ回路が定常状態で動作
している場合においては、第２のカウンタ４の分周数２
M の分周周期中に、入力端子１０から入力される基準周
波数ｆｒのクロック数および第１のカウンタ２の出力信
号のクロック数は２ M となる。したがって、電圧制御発
振回路１００は基準周波数ｆｒに対して次の発振周波数
ｆｏを出力する。 ｆｏ＝（ｐ×２ M ＋ｑ＋ｒ／２ M ）×ｆｒ ただし、第１のカウンタ２の出力信号のクロック信号間
隔は、第２のカウンタ４の分周周期２ M にしたがって変
化するため、第１のカウンタ２の出力信号と基準周波数
ｆｒの位相差を位相比較回路３００において比較検波し
た場合に、周期２ M の変動成分が位相比較回路３００の
出力に含まれることになる。
している場合においては、第２のカウンタ４の分周数２
M の分周周期中に、入力端子１０から入力される基準周
波数ｆｒのクロック数および第１のカウンタ２の出力信
号のクロック数は２ M となる。したがって、電圧制御発
振回路１００は基準周波数ｆｒに対して次の発振周波数
ｆｏを出力する。 ｆｏ＝（ｐ×２ M ＋ｑ＋ｒ／２ M ）×ｆｒ ただし、第１のカウンタ２の出力信号のクロック信号間
隔は、第２のカウンタ４の分周周期２ M にしたがって変
化するため、第１のカウンタ２の出力信号と基準周波数
ｆｒの位相差を位相比較回路３００において比較検波し
た場合に、周期２ M の変動成分が位相比較回路３００の
出力に含まれることになる。
【００１３】図２は図１における各部分の波形を示すタ
イミング図であり、第１のカウンタ２の出力，基準周波
数ｆｒ，位相比較回路１００の出力を示している。波形
（ａ）は第１のカウンタ２の出力を示しており、第２の
カウンタ４の分周周期２M において、分周数（ｐ×２N
＋ｑ＋１）をｒ回、分周数（ｐ×２N ＋ｑ）を（２M−
ｒ）回行っていることを示している。波形（ｂ）は第２
のカウンタ４の分周周期２M において第１のカウンタ２
の出力を時系列上で均一に並べたものである。波形
（ｃ）は基準周波数ｆｒであり、波形（ｂ）に対して位
相差φずれた状態、即ち第２のカウンタ４の分周周期２
M において波形（ａ）と波形（ｃ）で位相の進みと遅れ
が相殺する状態でこのＰＬＬ回路は安定する。
イミング図であり、第１のカウンタ２の出力，基準周波
数ｆｒ，位相比較回路１００の出力を示している。波形
（ａ）は第１のカウンタ２の出力を示しており、第２の
カウンタ４の分周周期２M において、分周数（ｐ×２N
＋ｑ＋１）をｒ回、分周数（ｐ×２N ＋ｑ）を（２M−
ｒ）回行っていることを示している。波形（ｂ）は第２
のカウンタ４の分周周期２M において第１のカウンタ２
の出力を時系列上で均一に並べたものである。波形
（ｃ）は基準周波数ｆｒであり、波形（ｂ）に対して位
相差φずれた状態、即ち第２のカウンタ４の分周周期２
M において波形（ａ）と波形（ｃ）で位相の進みと遅れ
が相殺する状態でこのＰＬＬ回路は安定する。
【００１４】波形（ｄ）と波形（ｅ）は位相比較回路３
００からの出力であり、波形（ｄ）の出力は電圧制御発
振回路１００の発振周波数を下げるように、波形（ｅ）
の出力は電圧制御発振回路１００の発振周波数を上げる
ように作用する。したがって、加算回路１１を介さず
に、波形（ｄ）と波形（ｅ）をフィルタ６００に入力し
た場合、フィルタ６００から電圧制御発振回路１００に
対して第２のカウンタ４の分周周期２M の変動成分
（ｆ）が出力される。この変動成分は周期が長い（周波
数が低い）ため、この成分をフィルタ６００で取除くこ
とは非常に困難である。即ち、フィルタ６００はＰＬＬ
回路の制御時定数を決めるものであり、かつ第１のカウ
ンタ２の分周周期の周波数成分を十分に取り除くことの
できるローパスフィルタとして構成されている。
００からの出力であり、波形（ｄ）の出力は電圧制御発
振回路１００の発振周波数を下げるように、波形（ｅ）
の出力は電圧制御発振回路１００の発振周波数を上げる
ように作用する。したがって、加算回路１１を介さず
に、波形（ｄ）と波形（ｅ）をフィルタ６００に入力し
た場合、フィルタ６００から電圧制御発振回路１００に
対して第２のカウンタ４の分周周期２M の変動成分
（ｆ）が出力される。この変動成分は周期が長い（周波
数が低い）ため、この成分をフィルタ６００で取除くこ
とは非常に困難である。即ち、フィルタ６００はＰＬＬ
回路の制御時定数を決めるものであり、かつ第１のカウ
ンタ２の分周周期の周波数成分を十分に取り除くことの
できるローパスフィルタとして構成されている。
【００１５】図３は打消信号発生回路４００と、加算回
路５００の一例を示す回路図である。打消信号発生回路
４００は、第１のカウンタ２からのパルス信号をスター
トパルスとしてクロックパルスをカウントして打消信号
の発生時間を制御するための２M+1 ビットのカウンタ１
１と、第２のカウンタ４の値と発振周波数制御情報の下
位Ｍビットの値（ｒ）が入力され、これらの値を予め設
定されているプログラムに基づいて処理することで第２
のカウンタ４の分周周期２M の周期中における位相比較
回路３００からの出力の変動分を演算し、かつこの変動
分に相当する制御信号を発生させるためのＲＯＭ（読出
し専用メモリ）１２と、ＲＯＭ１２からの制御信号に従
ってハイレベル又はロウレベルを選択的に出力し、これ
を打消信号として出力するスイッチ回路１３，１４から
構成されている。また、加算回路５００は、位相比較回
路３００からの信号Ｉ１，Ｉ２を所望レベルに設定する
ための抵抗Ｒ１，Ｒ２と、前記スイッチ回路１３，１４
からの打消信号Ｉ３，Ｉ４を所望レベルに設定するため
の抵抗Ｒ３，Ｒ４を有しており、これらの抵抗Ｒ１〜Ｒ
４を並列接続して信号Ｉ１〜Ｉ４を加算するように構成
される。
路５００の一例を示す回路図である。打消信号発生回路
４００は、第１のカウンタ２からのパルス信号をスター
トパルスとしてクロックパルスをカウントして打消信号
の発生時間を制御するための２M+1 ビットのカウンタ１
１と、第２のカウンタ４の値と発振周波数制御情報の下
位Ｍビットの値（ｒ）が入力され、これらの値を予め設
定されているプログラムに基づいて処理することで第２
のカウンタ４の分周周期２M の周期中における位相比較
回路３００からの出力の変動分を演算し、かつこの変動
分に相当する制御信号を発生させるためのＲＯＭ（読出
し専用メモリ）１２と、ＲＯＭ１２からの制御信号に従
ってハイレベル又はロウレベルを選択的に出力し、これ
を打消信号として出力するスイッチ回路１３，１４から
構成されている。また、加算回路５００は、位相比較回
路３００からの信号Ｉ１，Ｉ２を所望レベルに設定する
ための抵抗Ｒ１，Ｒ２と、前記スイッチ回路１３，１４
からの打消信号Ｉ３，Ｉ４を所望レベルに設定するため
の抵抗Ｒ３，Ｒ４を有しており、これらの抵抗Ｒ１〜Ｒ
４を並列接続して信号Ｉ１〜Ｉ４を加算するように構成
される。
【００１６】図４は図３の打消信号発生回路４００の動
作を説明するタイミング図であり、第２のカウンタ４の
分周周期が２3 （即ちＭ＝３）、発振周波数制御情報の
下位Ｍビットの値が３（ｒ＝３）の場合を示している。
時間ｔ１においては、第１のカウンタ２の出力が基準周
波数ｆｒよりも遅れているため、電圧制御発振回路１０
０の出力周波数を上げる制御信号Ｉ２が位相比較回路３
００から出力される。また、これと共にＲＯＭ１２は第
２のカウンタ４の値と発振周波数制御情報の値ｒとに基
づいて位相比較回路３００からの出力の変動分を演算
し、これに基づいてハイレベルのスイッチ回路１３を動
作させ、電圧制御発振回路１００の出力周波数を下げる
信号を打消信号Ｉ３として出力させる。
作を説明するタイミング図であり、第２のカウンタ４の
分周周期が２3 （即ちＭ＝３）、発振周波数制御情報の
下位Ｍビットの値が３（ｒ＝３）の場合を示している。
時間ｔ１においては、第１のカウンタ２の出力が基準周
波数ｆｒよりも遅れているため、電圧制御発振回路１０
０の出力周波数を上げる制御信号Ｉ２が位相比較回路３
００から出力される。また、これと共にＲＯＭ１２は第
２のカウンタ４の値と発振周波数制御情報の値ｒとに基
づいて位相比較回路３００からの出力の変動分を演算
し、これに基づいてハイレベルのスイッチ回路１３を動
作させ、電圧制御発振回路１００の出力周波数を下げる
信号を打消信号Ｉ３として出力させる。
【００１７】この場合、打消信号発生回路４００から出
力される打消信号Ｉ３の電流値ｉ３とその継続時間ｔ１
３は、第１のカウンタ２の出力と基準周波数ｆｒの時間
差ｔ１０に従って位相比較回路３００から出力される信
号Ｉ２の電流値ｉ２とその継続時間ｔ１２（ｔ１２＝ｔ
１０）に対して、以下の関係が成立つようになってい
る。 ｉ３×ｔ１３＝ｉ２×ｔ１２ この場合、加算回路５００における抵抗Ｒ２とＲ３の抵
抗値を適切に設定することで電流値ｉ２，ｉ３が設定で
き、かつＲＯＭ１２において第２のカウンタ４の値や発
振周波数制御情報の下位Ｍビットの値ｒに基づいて設定
されている時間に相当するパルス数だけ２M+1 カウンタ
１１でカウントすることで継続時間ｔ１２が設定でき、
これらで前記関係式を満たすことが可能となる。
力される打消信号Ｉ３の電流値ｉ３とその継続時間ｔ１
３は、第１のカウンタ２の出力と基準周波数ｆｒの時間
差ｔ１０に従って位相比較回路３００から出力される信
号Ｉ２の電流値ｉ２とその継続時間ｔ１２（ｔ１２＝ｔ
１０）に対して、以下の関係が成立つようになってい
る。 ｉ３×ｔ１３＝ｉ２×ｔ１２ この場合、加算回路５００における抵抗Ｒ２とＲ３の抵
抗値を適切に設定することで電流値ｉ２，ｉ３が設定で
き、かつＲＯＭ１２において第２のカウンタ４の値や発
振周波数制御情報の下位Ｍビットの値ｒに基づいて設定
されている時間に相当するパルス数だけ２M+1 カウンタ
１１でカウントすることで継続時間ｔ１２が設定でき、
これらで前記関係式を満たすことが可能となる。
【００１８】同様に、時間ｔ２においては、打消信号発
生回路４００から出力される信号の電流値ｉ４とその継
続時間ｔ２４は、第１のカウンタ２の出力と基準周波数
ｆｒの時間差ｔ２０に従って位相比較回路３００から出
力される信号の電流値ｉ１とその継続時間ｔ２１（ｔ２
１＝ｔ２０）に対して、以下の関係が成立つようになっ
ている。 ｉ４×ｔ２４＝ｉ１×ｔ２１ この場合も、加算回路５００における抵抗Ｒ１とＲ４の
抵抗値を適切に設定し、かつＲＯＭ１２でのパルスをカ
ウントすることで、各電流ｉ１とｉ４、及び継続時間ｔ
２１とｔ２４をこの関係で加算することができる。
生回路４００から出力される信号の電流値ｉ４とその継
続時間ｔ２４は、第１のカウンタ２の出力と基準周波数
ｆｒの時間差ｔ２０に従って位相比較回路３００から出
力される信号の電流値ｉ１とその継続時間ｔ２１（ｔ２
１＝ｔ２０）に対して、以下の関係が成立つようになっ
ている。 ｉ４×ｔ２４＝ｉ１×ｔ２１ この場合も、加算回路５００における抵抗Ｒ１とＲ４の
抵抗値を適切に設定し、かつＲＯＭ１２でのパルスをカ
ウントすることで、各電流ｉ１とｉ４、及び継続時間ｔ
２１とｔ２４をこの関係で加算することができる。
【００１９】したがって、位相比較回路３００からの信
号に分周数の切替えに伴う変動成分が存在している場合
でも、その分周数を制御するための情報に基づいて打消
信号を発生させ、しかもこの打消信号はパルスの電流値
と継続時間とを制御しているので、高精度に設定するこ
とができ、変動成分を確実に打ち消すことが可能とな
る。これにより、電圧制御発振回路１００に供給する制
御電圧の変動を防ぎ、発振周波数の微細調整を安定に行
うことが可能となる。
号に分周数の切替えに伴う変動成分が存在している場合
でも、その分周数を制御するための情報に基づいて打消
信号を発生させ、しかもこの打消信号はパルスの電流値
と継続時間とを制御しているので、高精度に設定するこ
とができ、変動成分を確実に打ち消すことが可能とな
る。これにより、電圧制御発振回路１００に供給する制
御電圧の変動を防ぎ、発振周波数の微細調整を安定に行
うことが可能となる。
【００２０】
【発明の効果】以上説明したように本発明は、分周数の
切替えに伴って位相比較回路の比較出力に発生する変動
成分を打ち消すための打消信号を、分周周期に同期され
るパルス信号として打消信号発生回路から発生させ、こ
の打消信号を加算回路において位相比較回路の比較出力
に加算しているので、電圧制御発振回路を制御するため
の制御電圧に含まれる変動成分を打消信号によって確実
に打ち消すことができ、発振周波数の微細調整を安定に
行うことができる効果がある。この場合、パルス信号に
よる打ち消しを行っていることにより、パルス信号のパ
ルス幅はデジタル手法により決定されるために誤差の発
生する余地がなく、またパルス電流値は安定化された電
源から供給されるために誤差を容易に抑えることが可能
となる。特に、打消信号発生回路は、可変分周回路から
の信号値と発振周波数制御情報に基づいて所望継続時間
の間中オンする制御信号を出力し、加算回路はこの制御
信号に基づいて位相比較回路の比較出力の変動成分を打
ち消すに好適なレベル値の信号を位相比較回路の比較出
力に加算するので、打消信号の時間及びレベル値に誤差
が生じることは殆どなく、変動成分を確実に打ち消すこ
とが可能となる。
切替えに伴って位相比較回路の比較出力に発生する変動
成分を打ち消すための打消信号を、分周周期に同期され
るパルス信号として打消信号発生回路から発生させ、こ
の打消信号を加算回路において位相比較回路の比較出力
に加算しているので、電圧制御発振回路を制御するため
の制御電圧に含まれる変動成分を打消信号によって確実
に打ち消すことができ、発振周波数の微細調整を安定に
行うことができる効果がある。この場合、パルス信号に
よる打ち消しを行っていることにより、パルス信号のパ
ルス幅はデジタル手法により決定されるために誤差の発
生する余地がなく、またパルス電流値は安定化された電
源から供給されるために誤差を容易に抑えることが可能
となる。特に、打消信号発生回路は、可変分周回路から
の信号値と発振周波数制御情報に基づいて所望継続時間
の間中オンする制御信号を出力し、加算回路はこの制御
信号に基づいて位相比較回路の比較出力の変動成分を打
ち消すに好適なレベル値の信号を位相比較回路の比較出
力に加算するので、打消信号の時間及びレベル値に誤差
が生じることは殆どなく、変動成分を確実に打ち消すこ
とが可能となる。
【図１】本発明のＰＬＬ回路の一実施例の全体構成を示
すブロック図である。
すブロック図である。
【図２】図１の各部の信号のタイミング図である。
【図３】打消信号発生回路及び加算回路の回路図であ
る。
る。
【図４】打系信号発生回路及び加算回路における信号を
考慮したＰＬＬ回路の各部の信号のタイミング図であ
る。
考慮したＰＬＬ回路の各部の信号のタイミング図であ
る。
【図５】基本的なＰＬＬ回路のブロック図である。
【図６】従来提案されている改善されたＰＬＬ回路のブ
ロック図である。
ロック図である。
１００ 電圧制御発振回路 ２００ 可変分周回路 ３００ 位相比較回路 ４００ 打消信号発生回路 ５００ 加算回路 ６００ フィルタ
Claims (1)
- 【請求項１】 電圧制御発振回路の出力を可変分周回路
で分周し、この分周出力と基準周波数との位相を位相比
較回路で比較し、その比較出力をローパスフィルタを通
して前記電圧制御発振回路に加えてその発振周波数を制
御するように構成し、前記可変分周回路は、その分周数
のｋ分周またはｋ＋ｈ分周（ｋは正の整数，ｈは±１）
を期間内に合計でｓ個含んでこれらを切り替え可能とし
た周期ｓに設定されたＰＬＬ回路において、前記分周数
の切替えに伴って前記位相比較回路の出力に発生する変
動成分を打ち消すための打消信号を周期ｓのパルス信号
として発生する打消信号発生回路と、この打消信号を前
記位相比較回路の比較出力に加算する加算回路とを備
え、前記打消信号発生回路は、前記可変分周回路の出力
に同期してカウントを行って打消信号の発生時間を制御
を行うカウンタと、前記可変分周回路の分周数に伴って
出力される信号値と発振周波数制御情報に設定された情
報に基づいて前記位相比較回路の出力の変動を演算し、
かつ予め設定されているプログラムに基づいて前記カウ
ンタのカウント値を設定し、この値をカウントするまで
の間中制御信号を出力するＲＯＭと、このＲＯＭからの
制御信号に応じてハイレベルまたはロウレベルの信号を
前記加算回路に対して選択的かつ継続的に出力するスイ
ッチ回路とを備えることを特徴とするＰＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5148241A JP2666682B2 (ja) | 1993-05-28 | 1993-05-28 | Ｐｌｌ回路 |
| US08/251,785 US5414391A (en) | 1993-05-28 | 1994-05-31 | Frequency synthesizer with frequency-division induced phase variation canceler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5148241A JP2666682B2 (ja) | 1993-05-28 | 1993-05-28 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06338792A JPH06338792A (ja) | 1994-12-06 |
| JP2666682B2 true JP2666682B2 (ja) | 1997-10-22 |
Family
ID=15448403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5148241A Expired - Fee Related JP2666682B2 (ja) | 1993-05-28 | 1993-05-28 | Ｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5414391A (ja) |
| JP (1) | JP2666682B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5588145A (en) * | 1995-03-31 | 1996-12-24 | Cirrus Logic, Inc. | Method and arrangement for clock adjustment using programmable period binary rate multiplier |
| JP3319677B2 (ja) * | 1995-08-08 | 2002-09-03 | 三菱電機株式会社 | 周波数シンセサイザ |
| KR100193862B1 (ko) * | 1996-03-19 | 1999-06-15 | 윤종용 | 안정된 주파수를 얻기 위한 주파수변환기 |
| US8891725B2 (en) * | 2012-07-02 | 2014-11-18 | Qualcomm Incorporated | Frequency divider with improved linearity for a fractional-N synthesizer using a multi-modulus prescaler |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6328131A (ja) * | 1986-07-22 | 1988-02-05 | Japan Radio Co Ltd | スリツプ位相制御ｐｐｌによる周波数制御装置 |
| US5045813A (en) * | 1989-10-19 | 1991-09-03 | Nihon Musen Kabushiki Kaisha | Slip phase control PLL |
-
1993
- 1993-05-28 JP JP5148241A patent/JP2666682B2/ja not_active Expired - Fee Related
-
1994
- 1994-05-31 US US08/251,785 patent/US5414391A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5414391A (en) | 1995-05-09 |
| JPH06338792A (ja) | 1994-12-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |