JP2663500B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【発明の詳細な説明】 〔概 要〕 アクティブマトリスク型液晶パネル用のスイッチング
素子として用いられる薄膜トランジスタの製造方法に関
し、 移動度の低下およびオーミックコンタクト不良を生じ
ることなく閾値の制御が可能な、薄膜トランジスタの製
造方法を提供することを目的とし、絶縁性基板上に所定
のパターンを有するゲート電極を形成した後、このゲー
ト電極上を含むこの絶縁性基板上に、ゲート絶縁膜、ノ
ンドープの非晶質シリコン層、所定の絶縁膜を積層して
形成する工程と、この所定の絶縁膜の全面にレジスト膜
を形成し、このゲート電極に位置整合してこのレジスト
膜をパターニングし、パターニングしたこのレジスト膜
をマスクにしてこのゲート電極直上部にこの絶縁膜から
なるチャネル保護膜を形成する工程と、このレジスト膜
上に電極を形成すると同時に該チャネル保護膜を挟んで
ソース電極およびドレイン電極を形成する工程と、この
レジスト膜とこのレジスト膜上の電極とを同時に除去す
るリフトオフ工程と、このソース電極およびドレイン電
極をマスクとしてこのチャネル保護膜を介してイオン注
入法によりこのノンドープの非晶質シリコン層内に所定
の不純物を導入し、このノンドープの非晶質シリコン層
とこのゲート絶縁膜との界面近傍を除くこのチャネル保
護膜直下部に、この不純物を導入したドープト領域を形
成する工程とを含むように構成する。
素子として用いられる薄膜トランジスタの製造方法に関
し、 移動度の低下およびオーミックコンタクト不良を生じ
ることなく閾値の制御が可能な、薄膜トランジスタの製
造方法を提供することを目的とし、絶縁性基板上に所定
のパターンを有するゲート電極を形成した後、このゲー
ト電極上を含むこの絶縁性基板上に、ゲート絶縁膜、ノ
ンドープの非晶質シリコン層、所定の絶縁膜を積層して
形成する工程と、この所定の絶縁膜の全面にレジスト膜
を形成し、このゲート電極に位置整合してこのレジスト
膜をパターニングし、パターニングしたこのレジスト膜
をマスクにしてこのゲート電極直上部にこの絶縁膜から
なるチャネル保護膜を形成する工程と、このレジスト膜
上に電極を形成すると同時に該チャネル保護膜を挟んで
ソース電極およびドレイン電極を形成する工程と、この
レジスト膜とこのレジスト膜上の電極とを同時に除去す
るリフトオフ工程と、このソース電極およびドレイン電
極をマスクとしてこのチャネル保護膜を介してイオン注
入法によりこのノンドープの非晶質シリコン層内に所定
の不純物を導入し、このノンドープの非晶質シリコン層
とこのゲート絶縁膜との界面近傍を除くこのチャネル保
護膜直下部に、この不純物を導入したドープト領域を形
成する工程とを含むように構成する。
本発明はドットアクティブマトリスク型液晶パネル用
のスイッチング素子として用いられる薄膜トランジスタ
の製造方法に関する。
のスイッチング素子として用いられる薄膜トランジスタ
の製造方法に関する。
アクティブマトリスク型の液晶表示装置は、その画質
が優れていることから、フルカラー平面型ディスプレイ
の主流となるものと期待されているが、TFTマトリクス
の製造には多くの製造工程を必要とし、そのため製造コ
ストが高く、低歩留となりやすい問題がある。
が優れていることから、フルカラー平面型ディスプレイ
の主流となるものと期待されているが、TFTマトリクス
の製造には多くの製造工程を必要とし、そのため製造コ
ストが高く、低歩留となりやすい問題がある。
上記液晶駆動用のスイッチング素子として開発され多
用されているアルモファスシリコン（ａ−Si）薄膜トラ
ンジスタ（TFT）は、閾値電圧を所望の値に制御するこ
と、およびOFF電流を低減することが必要である。
用されているアルモファスシリコン（ａ−Si）薄膜トラ
ンジスタ（TFT）は、閾値電圧を所望の値に制御するこ
と、およびOFF電流を低減することが必要である。
この目的のためには、単結晶Siを用いて作成されるMO
S型FETと同様に、半導体層のチャネル形成領域に不純物
のドーピングを行う必要がある。即ち半導体層に不純物
をドーピングすることにより、空間電荷領域に固定され
る電荷量を制御し、もって閾値を所望の値とする。
S型FETと同様に、半導体層のチャネル形成領域に不純物
のドーピングを行う必要がある。即ち半導体層に不純物
をドーピングすることにより、空間電荷領域に固定され
る電荷量を制御し、もって閾値を所望の値とする。
このようにTFTの閾値電圧を制御することがマトリス
ク形態の多様化を図り、全体のプロセスを短縮するため
に必要である。
ク形態の多様化を図り、全体のプロセスを短縮するため
に必要である。
MOS型あるいはMIS型トランジスタの半導体層にドナー
あるいはアクセプタとなる不純物元素をドーピングし、
閾値制御を行う方法は、単結晶Siを用いたFETの製造に
は通常用いられており、ａ−Siを用いたTFTの場合にも
ボロン（Ｂ）や燐（Ｐ）をドーピングした例がある。
あるいはアクセプタとなる不純物元素をドーピングし、
閾値制御を行う方法は、単結晶Siを用いたFETの製造に
は通常用いられており、ａ−Siを用いたTFTの場合にも
ボロン（Ｂ）や燐（Ｐ）をドーピングした例がある。
第２図は従来の閾値制御を行うためのTFTの製造方法
を示す図で、絶縁性基板５上にゲート電極G,ゲート絶縁
膜1,硼素をドープしたａ−Si:H層10,絶縁膜を積層し、
次いでこの絶縁膜をゲート電極Ｇに位置整合してパター
ニングを行って保護膜３を形成した後、ソース電極Ｓ及
びドレイン電極Ｄを形成する。
を示す図で、絶縁性基板５上にゲート電極G,ゲート絶縁
膜1,硼素をドープしたａ−Si:H層10,絶縁膜を積層し、
次いでこの絶縁膜をゲート電極Ｇに位置整合してパター
ニングを行って保護膜３を形成した後、ソース電極Ｓ及
びドレイン電極Ｄを形成する。
上記製造方法においては、ａ−Si:H層10の成膜時にＢ
を導入し、閾値を正方向に動かそうとするのであるが、
この従来の製造方法では、 チャネル形成領域に不純物を5ppm以上の高濃度にドー
ピングすると、移動度が低下してくる。
を導入し、閾値を正方向に動かそうとするのであるが、
この従来の製造方法では、 チャネル形成領域に不純物を5ppm以上の高濃度にドー
ピングすると、移動度が低下してくる。
ソース，ドレイン電極S,D直下に高濃度に不純物をド
ーピングすると、ソース，ドレイン電極のａ−Si:H層10
に対するオーミックコンタクト不良を生じる。
ーピングすると、ソース，ドレイン電極のａ−Si:H層10
に対するオーミックコンタクト不良を生じる。
という問題があることが判明した。
本発明は移動度の低下およびオーミックコンタクト不
良を生じることなく閾値の制御が可能な、薄膜トランジ
スタの製造方法を提供することを目的とする。
良を生じることなく閾値の制御が可能な、薄膜トランジ
スタの製造方法を提供することを目的とする。
本発明の薄膜トランジスタの製造方法は、絶縁性基板
上に所定のパターンを有するゲート電極を形成した後、
このゲート電極上を含むこの絶縁性基板上に、ゲート絶
縁膜、ノンドープの非晶質シリコン層、所定の絶縁膜を
積層して形成する工程と、この所定の絶縁膜の全面にレ
ジスト膜を形成し、このゲート電極に位置整合してこの
レジスト膜をパターニングし、パターニングしたこのレ
ジスト膜をマスクにしてこのゲート電極直上部にこの絶
縁膜からなるチャネル保護膜を形成する工程と、このレ
ジスト膜上に電極を形成すると同時に該チャネル保護膜
を挟んでソース電極およびドレイン電極を形成する工程
と、このレジスト膜とこのレジスト膜上の電極とを同時
に除去するリフトオフ工程と、このソース電極およびド
レイン電極をマスクとしてこのチャネル保護膜を介して
イオン注入法によりこのノンドープの非晶質シリコン層
内に所定の不純物を導入し、このノンドープの非晶質シ
リコン層とこのゲート絶縁膜との界面近傍を除くこのチ
ャネル保護膜直下部に、この不純物を導入したドープト
領域を形成する工程とを含むように構成する。
上に所定のパターンを有するゲート電極を形成した後、
このゲート電極上を含むこの絶縁性基板上に、ゲート絶
縁膜、ノンドープの非晶質シリコン層、所定の絶縁膜を
積層して形成する工程と、この所定の絶縁膜の全面にレ
ジスト膜を形成し、このゲート電極に位置整合してこの
レジスト膜をパターニングし、パターニングしたこのレ
ジスト膜をマスクにしてこのゲート電極直上部にこの絶
縁膜からなるチャネル保護膜を形成する工程と、このレ
ジスト膜上に電極を形成すると同時に該チャネル保護膜
を挟んでソース電極およびドレイン電極を形成する工程
と、このレジスト膜とこのレジスト膜上の電極とを同時
に除去するリフトオフ工程と、このソース電極およびド
レイン電極をマスクとしてこのチャネル保護膜を介して
イオン注入法によりこのノンドープの非晶質シリコン層
内に所定の不純物を導入し、このノンドープの非晶質シ
リコン層とこのゲート絶縁膜との界面近傍を除くこのチ
ャネル保護膜直下部に、この不純物を導入したドープト
領域を形成する工程とを含むように構成する。
本発明者らは種々検討の結果、前記問題点のうち、
については、ノンドープａ−S:H層２をゲート絶縁膜１
との界面近傍のみノンドープとすることにより、ドープ
ト領域７を高濃度にしても移動度の低下は見られず、閾
値制御の効果もあること、および、 については、、ソース，ドレイン電極S,D直下への
ドーピングを避け、ゲート電極Ｇに対向する領域にのみ
選択ドーピングをすることが有効であることを見出し
た。
については、ノンドープａ−S:H層２をゲート絶縁膜１
との界面近傍のみノンドープとすることにより、ドープ
ト領域７を高濃度にしても移動度の低下は見られず、閾
値制御の効果もあること、および、 については、、ソース，ドレイン電極S,D直下への
ドーピングを避け、ゲート電極Ｇに対向する領域にのみ
選択ドーピングをすることが有効であることを見出し
た。
本発明はこの事実に基づき、チャネル上部に残留させ
たSiO2膜の方が、ソース／ドレイン電極として用いられ
る金属よりイオン注入の際のイオン阻止率が小さいこと
を利用して、TFTの素子形成を完成した後、ソース／ド
レイン電極をマスクとして上面から全面にＢを注入する
ことにより、チャネル形成領域の上部にのみドープト領
域７を選択的に形成するようにしたものである。
たSiO2膜の方が、ソース／ドレイン電極として用いられ
る金属よりイオン注入の際のイオン阻止率が小さいこと
を利用して、TFTの素子形成を完成した後、ソース／ド
レイン電極をマスクとして上面から全面にＢを注入する
ことにより、チャネル形成領域の上部にのみドープト領
域７を選択的に形成するようにしたものである。
このようにドープト領域７がチャネル形成領域の上方
にのみ形成され、移動度低下の原因となるチャネル形成
領域へのドーピング,S/Dコンタクト不良の原因となるS/
D電極直下へのドーピングがともに避けられるので、移
動度の低下およびオーミックコンタクト不良の発生を防
止することができ、しかも本発明を実施するため製造工
程をを複雑にすることもない。
にのみ形成され、移動度低下の原因となるチャネル形成
領域へのドーピング,S/Dコンタクト不良の原因となるS/
D電極直下へのドーピングがともに避けられるので、移
動度の低下およびオーミックコンタクト不良の発生を防
止することができ、しかも本発明を実施するため製造工
程をを複雑にすることもない。
以下本発明の一実施例を第１図（ａ）〜（ｅ）により
説明する。
説明する。
第１図（ａ）に示す如く、ガラス基板のような絶縁性
基板５上にゲート電極Ｇを形成し、次いでプラズマ化学
気相成長（CVD）法により、ゲート絶縁膜１として例え
ば凡そ3000Åの厚さを有するSiN（窒化シリコン）膜
と、その上に凡そ1000Åの厚さのノンドープａ−Si:H層
２と、約1000Åの厚さのSiO2膜３′を連続して成膜す
る。
基板５上にゲート電極Ｇを形成し、次いでプラズマ化学
気相成長（CVD）法により、ゲート絶縁膜１として例え
ば凡そ3000Åの厚さを有するSiN（窒化シリコン）膜
と、その上に凡そ1000Åの厚さのノンドープａ−Si:H層
２と、約1000Åの厚さのSiO2膜３′を連続して成膜す
る。
次いで同図（ｂ）に示す如く、上記SiO2膜３′上にポ
ジ型レジスト膜を塗布し、これにゲート電極Ｇをマスク
として背面露光を施し、ゲート電極Ｇに位置整合したレ
ジスト膜４を形成する。
ジ型レジスト膜を塗布し、これにゲート電極Ｇをマスク
として背面露光を施し、ゲート電極Ｇに位置整合したレ
ジスト膜４を形成する。
次いで同図（ｃ）に示す如く、上記レジスト膜４をマ
スクとしてエッチングを行い、SiO2膜３′の露出部を除
去して、SiO2膜３からなる保護膜３を形成した後、約30
0Åの厚さのn+a−Si:H層と，約300Åの厚さのTi（チタ
ン）膜と約1000Åの厚さのAl（アルミニウム）膜との積
層体よりなる電極層６を形成する。
スクとしてエッチングを行い、SiO2膜３′の露出部を除
去して、SiO2膜３からなる保護膜３を形成した後、約30
0Åの厚さのn+a−Si:H層と，約300Åの厚さのTi（チタ
ン）膜と約1000Åの厚さのAl（アルミニウム）膜との積
層体よりなる電極層６を形成する。
次いで同図（ｄ）に示す如く、ポジ型のレジスト膜４
を除去して、その上部に被着していた電極層６の不要部
をリフトオフして、ソース電極Ｓおよびドレイン電極Ｄ
を形成する。
を除去して、その上部に被着していた電極層６の不要部
をリフトオフして、ソース電極Ｓおよびドレイン電極Ｄ
を形成する。
次いで同図（ｅ）に示す如く、上記ソース電極Ｓおよ
びドレイン電極Ｄをマスクとして、Ｂ（ボロン）のイオ
ン注入を行い。次いでアニールを行なって上記注入され
たＢの活性化を行い、ドープト領域７を形成する。
びドレイン電極Ｄをマスクとして、Ｂ（ボロン）のイオ
ン注入を行い。次いでアニールを行なって上記注入され
たＢの活性化を行い、ドープト領域７を形成する。
ここで留意すべきことは、上記ドープト領域７を形成
するに際して、ノンドープａ−Si:H層２とゲート絶縁膜
１との界面はノンドープのまま残し、ドープト領域７は
ゲート絶縁膜１と離隔して形成することである。ドープ
ト領域７とゲート絶縁膜１との間のノンドープ領域は、
本発明に係るTFTの動作時に、チャネルが形成される領
域であって、ここをノンドープとすることにより、移動
度の低下を防止できる。
するに際して、ノンドープａ−Si:H層２とゲート絶縁膜
１との界面はノンドープのまま残し、ドープト領域７は
ゲート絶縁膜１と離隔して形成することである。ドープ
ト領域７とゲート絶縁膜１との間のノンドープ領域は、
本発明に係るTFTの動作時に、チャネルが形成される領
域であって、ここをノンドープとすることにより、移動
度の低下を防止できる。
本実施例では上述したように、ソース電極Ｓとドレイ
ン電極Ｄをマスクとするイオン注入法によりドープト領
域７を形成するので、Ｂイオンが注入される領域は、ノ
ンドープａ−Si:H層２のうちゲート電極Ｇの直上部にの
みに限定される。従ってこの後のアニール工程における
Ｂイオンの横方向への広がりはごく僅かであり、ソース
電極Ｓおよびドレイン電極Ｄ直下部に高濃度領域が形成
されることはなく、この部分のオーミックコンタクト不
良を生じるおそれも除かれる。
ン電極Ｄをマスクとするイオン注入法によりドープト領
域７を形成するので、Ｂイオンが注入される領域は、ノ
ンドープａ−Si:H層２のうちゲート電極Ｇの直上部にの
みに限定される。従ってこの後のアニール工程における
Ｂイオンの横方向への広がりはごく僅かであり、ソース
電極Ｓおよびドレイン電極Ｄ直下部に高濃度領域が形成
されることはなく、この部分のオーミックコンタクト不
良を生じるおそれも除かれる。
従って本実施例においては、従来の問題点であった移
動度の低下およびオーミックコンタクト不良が発生する
ことなしに、TFTの閾値制御が可能である。
動度の低下およびオーミックコンタクト不良が発生する
ことなしに、TFTの閾値制御が可能である。
なお上記一実施例ではｐ型不純物であるＢを注入する
例を説明したが、Ｐ（燐）やAs（砒素）のようなｎ型不
純物を注入することもできる。
例を説明したが、Ｐ（燐）やAs（砒素）のようなｎ型不
純物を注入することもできる。
以上説明した如く本発明によれば、特にプロセスを複
雑にすることなく、また、特性劣化を伴うことなく、容
易に閾値を制御できるので、アクティブマトリスク型液
晶表示装置およびその作成方法を多様化することができ
る。
雑にすることなく、また、特性劣化を伴うことなく、容
易に閾値を制御できるので、アクティブマトリスク型液
晶表示装置およびその作成方法を多様化することができ
る。
例えば、本発明者らが先に提唱した「ゲート接続対向
マトリスク」方式は数々の利点を有しているが、TFTの
閾値が正電圧でないと動作しないという制約があり、TF
Tの形成が困難であったが、本発明を用いることにより
上記方式の液晶表示装置の作成が容易となる。
マトリスク」方式は数々の利点を有しているが、TFTの
閾値が正電圧でないと動作しないという制約があり、TF
Tの形成が困難であったが、本発明を用いることにより
上記方式の液晶表示装置の作成が容易となる。
第１図（ａ）〜（ｅ）は本発明一実施例の説明図、 第２図は従来のTFTの問題点説明図である。 図において、１はゲート絶縁膜、２はノンドープａ−S
i:H層、３はチャネル保護膜、３′はSiO2膜、４はレジ
スト膜、５は絶縁性基板、６は電極層、７はドープト領
域、Ｇはゲート電極、Ｓはソース電極、Ｄはドレイン電
極を示す。
i:H層、３はチャネル保護膜、３′はSiO2膜、４はレジ
スト膜、５は絶縁性基板、６は電極層、７はドープト領
域、Ｇはゲート電極、Ｓはソース電極、Ｄはドレイン電
極を示す。
フロントページの続き (72)発明者 松本 友孝 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭62−198164（ＪＰ，Ａ) 特開 昭60−113971（ＪＰ，Ａ) 特開 平１−276767（ＪＰ，Ａ)
Claims (1)
- 【請求項１】絶縁性基板上に所定のパターンを有するゲ
ート電極を形成した後、前記ゲート電極上を含む前記絶
縁性基板上に、ゲート絶縁膜、ノンドープの非晶質シリ
コン層、所定の絶縁膜を積層して形成する工程と、 該所定の絶縁膜の全面にレジスト膜を形成し、前記ゲー
ト電極に位置整合して該レジスト膜をパターニングし、
パターニングした該レジスト膜をマスクにして前記ゲー
ト電極直上部に該絶縁膜からなるチャネル保護膜を形成
する工程と、 該レジスト膜上に電極を形成すると同時に該チャネル保
護膜を挟んでソース電極およびドレイン電極を形成する
工程と、 該レジスト膜と該レジスト膜上の電極とを同時に除去す
るリフトオフ工程と、 該ソース電極およびドレイン電極をマスクとして前記チ
ャネル保護膜を介してイオン注入法により前記ノンドー
プの非晶質シリコン層内に所定の不純物を導入し、前記
ノンドープの非晶質シリコン層と前記ゲート絶縁膜との
界面近傍を除く前記チャネル保護膜直下部に、前記不純
物を導入したドープト領域を形成する工程と、 を含むことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10563088A JP2663500B2 (ja) | 1988-04-28 | 1988-04-28 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10563088A JP2663500B2 (ja) | 1988-04-28 | 1988-04-28 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01276768A JPH01276768A (ja) | 1989-11-07 |
| JP2663500B2 true JP2663500B2 (ja) | 1997-10-15 |
Family
ID=14412792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10563088A Expired - Lifetime JP2663500B2 (ja) | 1988-04-28 | 1988-04-28 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663500B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2976483B2 (ja) * | 1990-04-24 | 1999-11-10 | 日本電気株式会社 | 液晶表示素子用薄膜トランジスタの製造方法 |
| EP0566838A3 (en) * | 1992-02-21 | 1996-07-31 | Matsushita Electric Ind Co Ltd | Manufacturing method of thin film transistor |
| KR101484297B1 (ko) * | 2007-08-31 | 2015-01-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시장치 및 표시장치의 제작방법 |
| JP5395384B2 (ja) * | 2007-09-07 | 2014-01-22 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタの作製方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113971A (ja) * | 1983-11-26 | 1985-06-20 | Matsushita Electric Ind Co Ltd | 薄膜電界効果型半導体装置及びその製造方法 |
| JPS62198164A (ja) * | 1986-02-26 | 1987-09-01 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造法 |
-
1988
- 1988-04-28 JP JP10563088A patent/JP2663500B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01276768A (ja) | 1989-11-07 |
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