JP2642359B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2642359B2 JP2642359B2 JP62226307A JP22630787A JP2642359B2 JP 2642359 B2 JP2642359 B2 JP 2642359B2 JP 62226307 A JP62226307 A JP 62226307A JP 22630787 A JP22630787 A JP 22630787A JP 2642359 B2 JP2642359 B2 JP 2642359B2
- Authority
- JP
- Japan
- Prior art keywords
- tape carrier
- leads
- carrier packages
- lead
- sealing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数のテープキャリアパッケージを重ね実装
するようにした半導体装置に関する。
するようにした半導体装置に関する。
半導体素子の組込技術の一つに、テープキャリア方式
がある。この方式は、フィルムキャリアあるいはTAB（T
ape Automated Bonding）方式などとも称されている。
この方式は、長尺のスプロケットホール（パーフォレー
ションホール）付きの樹脂製テープに半導体素子を連続
的に組込んでいく方法で、当該テープキャリアは半導体
素子（チップ）の電極配置に合わせたリードパターン
が、スプロケットホールとデバイスホールを持つ樹脂フ
ィルム上に形成されたもので、例えば、接着剤付きポリ
イミドフィルムを適宜幅にスリットし、それに送り用の
スプロケットホールとチップを組込みするためのデバイ
スホールとをパンチングし、銅箔をラミネートし、ホト
レジスト技術、エッチング技術を用いて所望のリードパ
ターンを形成する工程を経て製造される。
がある。この方式は、フィルムキャリアあるいはTAB（T
ape Automated Bonding）方式などとも称されている。
この方式は、長尺のスプロケットホール（パーフォレー
ションホール）付きの樹脂製テープに半導体素子を連続
的に組込んでいく方法で、当該テープキャリアは半導体
素子（チップ）の電極配置に合わせたリードパターン
が、スプロケットホールとデバイスホールを持つ樹脂フ
ィルム上に形成されたもので、例えば、接着剤付きポリ
イミドフィルムを適宜幅にスリットし、それに送り用の
スプロケットホールとチップを組込みするためのデバイ
スホールとをパンチングし、銅箔をラミネートし、ホト
レジスト技術、エッチング技術を用いて所望のリードパ
ターンを形成する工程を経て製造される。
なお、当該テープキャリアについて述べた文献の例と
しては、マックグローヒルブックカンパニージャパン
（Mc Graw−Hill Book Company Japan）社刊1983年コピ
ーライト「VLSI TECHNOLOGY」p558があげられる。
しては、マックグローヒルブックカンパニージャパン
（Mc Graw−Hill Book Company Japan）社刊1983年コピ
ーライト「VLSI TECHNOLOGY」p558があげられる。
しかるに、従来のテープキャリアにあっては、１品種
１レイアウトとなっており、同じパターンを持っている
ために同品種のテープキャリアを重ねて実装用基板に実
装することができない。
１レイアウトとなっており、同じパターンを持っている
ために同品種のテープキャリアを重ねて実装用基板に実
装することができない。
そのため、高密度に実装しようとしたら、実装用基板
上に同品種のテープキャリアと並べて配設することが必
要となり、プリント配線基板などの実装用基板表面の配
線を複雑化させ、断線なども生じ易くなり、その信頼性
を低下させることになる。
上に同品種のテープキャリアと並べて配設することが必
要となり、プリント配線基板などの実装用基板表面の配
線を複雑化させ、断線なども生じ易くなり、その信頼性
を低下させることになる。
本発明の目的は、テープキャリアパッケージを重ねて
実装し得るようにして高密度実装することができる技術
を提供することにある。
実装し得るようにして高密度実装することができる技術
を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
は、本明細書の記述および添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、本発明の半導体装置は、デバイスホールを
有するフィルムテープと、前記フィルムテープに形成さ
れた前記デバイスホールに一部が突出する複数のリード
と、前記複数のリードに接合された半導体チップと、前
記複数のリードのインナー部および前記半導体チップを
封止する樹脂製の封止部とをそれぞれ備えてなる複数の
テープキャリアパッケージと、前記それぞれのテープキ
ャリアパッケージが重ねられた状態で実装される実装用
基板とからなり、前記それぞれのテープキャリアパッケ
ージの前記封止部から突出する複数のリードパターン
が、前記それぞれのテープキャリアパッケージで相違し
たパターンに形成され、前記それぞれのテープキャリア
パッケージの封止部から突出する前記複数のリードの外
方端に折り曲げ部が形成され、前記それぞれのテープキ
ャリアパッケージの封止部から突出する前記複数のリー
ドの前記折り曲げ部を重ねた状態で、前記それぞれのテ
ープキャリアパッケージが前記リードの前記折り曲げ部
により前記実装用基板に保持され、前記それぞれのテー
プキャリアパッケージに共通する信号が入出力されるリ
ードの導通を前記複数のリードを折り曲げ部によって行
うようにしたことを特徴とする。
有するフィルムテープと、前記フィルムテープに形成さ
れた前記デバイスホールに一部が突出する複数のリード
と、前記複数のリードに接合された半導体チップと、前
記複数のリードのインナー部および前記半導体チップを
封止する樹脂製の封止部とをそれぞれ備えてなる複数の
テープキャリアパッケージと、前記それぞれのテープキ
ャリアパッケージが重ねられた状態で実装される実装用
基板とからなり、前記それぞれのテープキャリアパッケ
ージの前記封止部から突出する複数のリードパターン
が、前記それぞれのテープキャリアパッケージで相違し
たパターンに形成され、前記それぞれのテープキャリア
パッケージの封止部から突出する前記複数のリードの外
方端に折り曲げ部が形成され、前記それぞれのテープキ
ャリアパッケージの封止部から突出する前記複数のリー
ドの前記折り曲げ部を重ねた状態で、前記それぞれのテ
ープキャリアパッケージが前記リードの前記折り曲げ部
により前記実装用基板に保持され、前記それぞれのテー
プキャリアパッケージに共通する信号が入出力されるリ
ードの導通を前記複数のリードを折り曲げ部によって行
うようにしたことを特徴とする。
上記のように、リードのインナー部と半導体チップと
が樹脂により封止されて形成された各々のテープキャリ
アパッケージは、それぞれのテープキャリアパッケージ
の封止部から突出する複数のリードパターンが相違して
形成されており、重ね実装が可能となることから、半導
体チップの高密度実装が可能となり、配線も簡素化され
て装置の信頼性も向上させることができる。そして、各
々のテープキャリアパッケージはリードの折り曲げ部を
重ねた状態で実装用基板に保持されるので、複数のテー
プキャリアパッケージを一括して接合して実装用基板に
実装することができ、半導体装置を迅速に製造すること
が可能となる。
が樹脂により封止されて形成された各々のテープキャリ
アパッケージは、それぞれのテープキャリアパッケージ
の封止部から突出する複数のリードパターンが相違して
形成されており、重ね実装が可能となることから、半導
体チップの高密度実装が可能となり、配線も簡素化され
て装置の信頼性も向上させることができる。そして、各
々のテープキャリアパッケージはリードの折り曲げ部を
重ねた状態で実装用基板に保持されるので、複数のテー
プキャリアパッケージを一括して接合して実装用基板に
実装することができ、半導体装置を迅速に製造すること
が可能となる。
次に、本発明の実施例を図面に基づき説明する。第１
図は本発明の実施例を示す原理図であり、プラスチック
フィルムテープに穿設されたデバイスホール１内には当
該フィルムテープ上に形成されたリードパターン２の一
部が突出している。また、当該リードパターン２のう
ち、第１図（Ａ）における図示上右端のリード2a1が残
りのリード2bに並行に設けられているのに対し、第１図
（Ｂ）では、図示上右端のリード2a2が直角に折れ曲っ
た形となっている。このデバイスホール１内には、図示
していないが半導体素子が組込みされ、第１図（Ａ）で
は図示右端のリード2a1が当該デバイスホール１内に組
込した半導体素子（チップ）のチップセレクト信号用の
リードとなっており、また、第１図（Ｂ）では上右端の
直角に折り曲がったリード2a2が同様にチップセレクト
信号用のリードとなっている。
図は本発明の実施例を示す原理図であり、プラスチック
フィルムテープに穿設されたデバイスホール１内には当
該フィルムテープ上に形成されたリードパターン２の一
部が突出している。また、当該リードパターン２のう
ち、第１図（Ａ）における図示上右端のリード2a1が残
りのリード2bに並行に設けられているのに対し、第１図
（Ｂ）では、図示上右端のリード2a2が直角に折れ曲っ
た形となっている。このデバイスホール１内には、図示
していないが半導体素子が組込みされ、第１図（Ａ）で
は図示右端のリード2a1が当該デバイスホール１内に組
込した半導体素子（チップ）のチップセレクト信号用の
リードとなっており、また、第１図（Ｂ）では上右端の
直角に折り曲がったリード2a2が同様にチップセレクト
信号用のリードとなっている。
第１図（Ｃ）は、このように各リードパターン２の一
部の2a1,2a2を変更してこれらを変更リードとしたテー
プキャリアを重ね実装した様子を概念的に示したもの
で、リード2a1は重ね実装された上部のチップの当該チ
ップセレクト信号の入出力をつかさどり、また、リード
2a1に隣接したリード2a2は、重ね実装された下部のチッ
プの当該チップセレクト信号の入出力をつかさどるよう
になっている。
部の2a1,2a2を変更してこれらを変更リードとしたテー
プキャリアを重ね実装した様子を概念的に示したもの
で、リード2a1は重ね実装された上部のチップの当該チ
ップセレクト信号の入出力をつかさどり、また、リード
2a1に隣接したリード2a2は、重ね実装された下部のチッ
プの当該チップセレクト信号の入出力をつかさどるよう
になっている。
他のリード2bは、各チップに共通の入出力端子となっ
ている。第２図は、第１図（Ａ）のテープキャリアの詳
細を示したもので、また、第３図は第１図（Ｂ）のテー
プキャリアの詳細を示す。
ている。第２図は、第１図（Ａ）のテープキャリアの詳
細を示したもので、また、第３図は第１図（Ｂ）のテー
プキャリアの詳細を示す。
これらの図に示すように、プラスチックフィルムテー
プ３の両端部には、当該テープ３の送りおよび位置合わ
せ用の複数のスプロケットホール４が適宜間隔を置いて
孔設され、また、当該テープ３の中央部には半導体素子
を組込むためのデバイスホール１が穿設され、当該デバ
イスホール１内に突出したリードパターン２の先端部
に、図示するようにチップ５をフェイスダウンボンディ
ング（ギャングボンディング）により接合する。
プ３の両端部には、当該テープ３の送りおよび位置合わ
せ用の複数のスプロケットホール４が適宜間隔を置いて
孔設され、また、当該テープ３の中央部には半導体素子
を組込むためのデバイスホール１が穿設され、当該デバ
イスホール１内に突出したリードパターン２の先端部
に、図示するようにチップ５をフェイスダウンボンディ
ング（ギャングボンディング）により接合する。
この接合は、チップ５の電極部にバンプ６を形成し
て、熱圧着法により行われるが、リードパターン２側に
バンプ６を形成して同様に行ってもよい。当該チップ５
のボンディング（インナーリードボンディング）後に、
第４図断面図に示すように、封止樹脂をポッティングし
て樹脂封止部７を形成して封止を行なう。リードパター
ン２のうち、この樹脂封止部７から外方に突出した部分
がアウター部となり、樹脂封止部７により半導体素子
（チップ）とともに封止された部分がインナー部とな
る。
て、熱圧着法により行われるが、リードパターン２側に
バンプ６を形成して同様に行ってもよい。当該チップ５
のボンディング（インナーリードボンディング）後に、
第４図断面図に示すように、封止樹脂をポッティングし
て樹脂封止部７を形成して封止を行なう。リードパター
ン２のうち、この樹脂封止部７から外方に突出した部分
がアウター部となり、樹脂封止部７により半導体素子
（チップ）とともに封止された部分がインナー部とな
る。
このように封止されたテープキャリアパッケージ８
を、第５図に示すように実装用基板９上に重ね実装す
る。
を、第５図に示すように実装用基板９上に重ね実装す
る。
第５図にて、上部テープキャリアパッケージ8aは、第
１図（Ａ）に示すリードパターン２をもつテープキャリ
アパッケージで、また、下部テープキャリアパッケージ
8bは第１図（Ｂ）に示すリードパターン２をもつテープ
キャリアパッケージである。
１図（Ａ）に示すリードパターン２をもつテープキャリ
アパッケージで、また、下部テープキャリアパッケージ
8bは第１図（Ｂ）に示すリードパターン２をもつテープ
キャリアパッケージである。
第５図に示すように、リードのうちそれぞれのテープ
キャリアパッケージ8a,8bの封止部から突出したアウタ
ー部の外方端には折り曲げ部2c1,2c2が形成されてお
り、それぞれの折り曲げ部2c1,2c2によりそれぞれのテ
ープキャリアパッケージ8a,8bが実装用基板９に電気的
に接合されて実装される。
キャリアパッケージ8a,8bの封止部から突出したアウタ
ー部の外方端には折り曲げ部2c1,2c2が形成されてお
り、それぞれの折り曲げ部2c1,2c2によりそれぞれのテ
ープキャリアパッケージ8a,8bが実装用基板９に電気的
に接合されて実装される。
本発明に使用されるプラスチックフィルムテープは、
例えばポリイミド系樹脂フィルムを適宜幅にスリットさ
れたものにより構成される。リードパターン２は、当該
フィルムテープ上に例えば銅箔をラミネートし、ホトレ
ジスト技術やエッチング技術を用いて形成することがで
き、各テープキャリアパッケージ8a,8bに応じてその一
部のレイアウトを変更するようにする。
例えばポリイミド系樹脂フィルムを適宜幅にスリットさ
れたものにより構成される。リードパターン２は、当該
フィルムテープ上に例えば銅箔をラミネートし、ホトレ
ジスト技術やエッチング技術を用いて形成することがで
き、各テープキャリアパッケージ8a,8bに応じてその一
部のレイアウトを変更するようにする。
半導体素子（チップ）５は、例えばシリコン単結晶基
板から成り、周知の技術によってこのチップ内には多数
の回路素子が形成され、１つの回路機能が与えられてい
る。回路素子の具体例は、例えばMOSトランジスタから
成り、これらの回路素子によって、例えば論理回路およ
びメモリの回路機能が形成されている。バンプ６は、例
えば金（Au）バンプにより構成される。
板から成り、周知の技術によってこのチップ内には多数
の回路素子が形成され、１つの回路機能が与えられてい
る。回路素子の具体例は、例えばMOSトランジスタから
成り、これらの回路素子によって、例えば論理回路およ
びメモリの回路機能が形成されている。バンプ６は、例
えば金（Au）バンプにより構成される。
封止に使用されるポッティング樹脂には、例えばエポ
キシ樹脂を主体としたポッティング液が用いられる。実
装用基板９は、例えばプリント配線基板により構成され
る。
キシ樹脂を主体としたポッティング液が用いられる。実
装用基板９は、例えばプリント配線基板により構成され
る。
本発明によれば、上記実施例に示すように、各リード
パターン２の一部のリードを相互にパターンが相違した
変更リード2a1,2a2とすることにより、二個のテープキ
ャリアパッケージ8a,8bを実装用基板９上に仮に当該テ
ープキャリアパッケージ8a,8bを並設する場合に比して
実装密度を向上させることができ、また、テープキャリ
アパッケージ8a,8bを並設する場合には配線も長く、複
雑化するのに対し短く、簡略化され、断線する割合も低
減され、信頼性の向上に寄与する点大である。
パターン２の一部のリードを相互にパターンが相違した
変更リード2a1,2a2とすることにより、二個のテープキ
ャリアパッケージ8a,8bを実装用基板９上に仮に当該テ
ープキャリアパッケージ8a,8bを並設する場合に比して
実装密度を向上させることができ、また、テープキャリ
アパッケージ8a,8bを並設する場合には配線も長く、複
雑化するのに対し短く、簡略化され、断線する割合も低
減され、信頼性の向上に寄与する点大である。
以上発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、上記実施例ではテープキャリアパッケージを
実装用基板上に二個重ね実装する例を示したが、三個以
上重ねることができ、場合により実装用基板の両面にそ
れぞれ重ね実装することもできる。
実装用基板上に二個重ね実装する例を示したが、三個以
上重ねることができ、場合により実装用基板の両面にそ
れぞれ重ね実装することもできる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
本発明によれば、各々のパッケージは相互にリードパ
ターンが相違しており、重ね実装が可能となることか
ら、半導体チップの高密度実装が可能となり、配線も簡
素化されて装置の信頼性を向上させることができる。ま
た、重ね実装される各々のパッケージは、リードのアウ
ター部によりその折り曲げ部を重ねた状態として実装用
基板に保持されるので、複数のパッケージを一括して実
装用基板に接合することができ、半導体装置を容易かつ
迅速に製造することができる。
ターンが相違しており、重ね実装が可能となることか
ら、半導体チップの高密度実装が可能となり、配線も簡
素化されて装置の信頼性を向上させることができる。ま
た、重ね実装される各々のパッケージは、リードのアウ
ター部によりその折り曲げ部を重ねた状態として実装用
基板に保持されるので、複数のパッケージを一括して実
装用基板に接合することができ、半導体装置を容易かつ
迅速に製造することができる。
第１図（Ａ）〜（Ｃ）はそれぞれ本発明の実施例を示す
原理図、 第２図は本発明の実施例を示す要部平面図、 第３図は本発明の実施例を示す要部平面図、 第４図は本発明の実施例を示す断面図、 第５図は本発明の実施例を示す断面図である。 １……デバイスホール、２……リードパターン、2a1,2a
2……変更リード、2b……共通リード、2c1,2c2……折り
曲げ部、３……プラスチックフィルムテープ、４……ス
プロケットホール、５……半導体素子（チップ）、６…
…バンプ、７……樹脂封止部、8,8a,8b……テープキャ
リアパッケージ、９……実装用基板。
原理図、 第２図は本発明の実施例を示す要部平面図、 第３図は本発明の実施例を示す要部平面図、 第４図は本発明の実施例を示す断面図、 第５図は本発明の実施例を示す断面図である。 １……デバイスホール、２……リードパターン、2a1,2a
2……変更リード、2b……共通リード、2c1,2c2……折り
曲げ部、３……プラスチックフィルムテープ、４……ス
プロケットホール、５……半導体素子（チップ）、６…
…バンプ、７……樹脂封止部、8,8a,8b……テープキャ
リアパッケージ、９……実装用基板。
フロントページの続き (72)発明者 若島 喜昭 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (56)参考文献 特開 昭63−18654（ＪＰ，Ａ) 特開 平１−293556（ＪＰ，Ａ) 特開 昭62−142394（ＪＰ，Ａ)
Claims (4)
- 【請求項１】デバイスホールを有するフィルムテープ
と、前記フィルムテープに形成された前記デバイスホー
ルに一部が突出する複数のリードと、前記複数のリード
に接合された半導体チップと、前記複数のリードのイン
ナー部および前記半導体チップを封止する樹脂製の封止
部とをそれぞれ備えてなる複数のテープキャリアパッケ
ージと、 前記それぞれのテープキャリアパッケージが重ねられた
状態で実装される実装用基板とからなり、 前記それぞれのテープキャリアパッケージの前記封止部
から突出する複数のリードパターンが、前記それぞれの
テープキャリアパッケージで相違したパターンに形成さ
れ、 前記それぞれのテープキャリアパッケージの前記封止部
から突出する前記複数のリードの外方端に折り曲げ部が
形成され、 前記それぞれのテープキャリアパッケージの前記封止部
から突出する前記複数のリードの前記折り曲げ部を重ね
た状態で、前記それぞれのテープキャリアパッケージが
前記リードの前記折り曲げ部により前記実装用基板に保
持され、 前記それぞれのテープキャリアパッケージに共通する信
号が入出力されるリードの導通を前記複数のリードを折
り曲げ部によって行うようにしたことを特徴とする半導
体装置。 - 【請求項２】前記テープキャリアパッケージ相互間で相
違したパターンに形成される前記複数のリードはチップ
セレクト用リードを有することを特徴とする特許請求の
範囲第１項記載の半導体装置。 - 【請求項３】前記積層されるそれぞれのテープキャリア
パッケージの封止部は実質同一の形状を有することを特
徴とする特許請求の範囲第１項又は第２項記載の半導体
装置。 - 【請求項４】前記積層されるそれぞれのテープキャリア
パッゲージは同一種のテープキャリアパッゲージとする
ことを特徴とする特許請求の範囲第１項又は第２項記載
の半導体装置。
Priority Applications (13)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62226307A JP2642359B2 (ja) | 1987-09-11 | 1987-09-11 | 半導体装置 |
| KR1019880007112A KR970003915B1 (ko) | 1987-06-24 | 1988-06-14 | 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈 |
| US07/209,739 US4982265A (en) | 1987-06-24 | 1988-06-22 | Semiconductor integrated circuit device and method of manufacturing the same |
| US07/796,873 US5138438A (en) | 1987-06-24 | 1991-11-25 | Lead connections means for stacked tab packaged IC chips |
| KR1019930010378A KR970003914B1 (ko) | 1987-06-24 | 1993-06-09 | 반도체 메모리 모듈 |
| KR1019930010377A KR970003913B1 (ko) | 1987-06-24 | 1993-06-09 | 반도체 기억 장치의 실장 방법 |
| US08/323,709 US5587341A (en) | 1987-06-24 | 1994-10-18 | Process for manufacturing a stacked integrated circuit package |
| US08/763,469 US5708298A (en) | 1987-06-24 | 1996-12-10 | Semiconductor memory module having double-sided stacked memory chip layout |
| US08/984,330 US5910685A (en) | 1987-06-24 | 1997-12-03 | Semiconductor memory module having double-sided stacked memory chip layout |
| US09/292,999 US6262488B1 (en) | 1987-06-24 | 1999-04-16 | Semiconductor memory module having double-sided memory chip layout |
| US09/863,450 US6424030B2 (en) | 1987-06-24 | 2001-05-24 | Semiconductor memory module having double-sided stacked memory chip layout |
| US10/124,281 US6521993B2 (en) | 1987-06-24 | 2002-04-18 | Semiconductor memory module having double-sided stacked memory chip layout |
| US10/341,397 US6693346B2 (en) | 1987-06-24 | 2003-01-14 | Semiconductor memory module having double-sided stacked memory chip layout |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62226307A JP2642359B2 (ja) | 1987-09-11 | 1987-09-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6471162A JPS6471162A (en) | 1989-03-16 |
| JP2642359B2 true JP2642359B2 (ja) | 1997-08-20 |
Family
ID=16843154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62226307A Expired - Lifetime JP2642359B2 (ja) | 1987-06-24 | 1987-09-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2642359B2 (ja) |
Families Citing this family (69)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028986A (en) * | 1987-12-28 | 1991-07-02 | Hitachi, Ltd. | Semiconductor device and semiconductor module with a plurality of stacked semiconductor devices |
| US5198888A (en) * | 1987-12-28 | 1993-03-30 | Hitachi, Ltd. | Semiconductor stacked device |
| KR100447313B1 (ko) | 1996-11-21 | 2004-09-07 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 및 그 제조방법 |
| JP3398721B2 (ja) | 1999-05-20 | 2003-04-21 | アムコー テクノロジー コリア インコーポレーティド | 半導体パッケージ及びその製造方法 |
| JP4051531B2 (ja) | 1999-07-22 | 2008-02-27 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
| JP4019251B2 (ja) | 1999-07-22 | 2007-12-12 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
| JP2001077301A (ja) | 1999-08-24 | 2001-03-23 | Amkor Technology Korea Inc | 半導体パッケージ及びその製造方法 |
| KR20010064907A (ko) | 1999-12-20 | 2001-07-11 | 마이클 디. 오브라이언 | 와이어본딩 방법 및 이를 이용한 반도체패키지 |
| US6552416B1 (en) | 2000-09-08 | 2003-04-22 | Amkor Technology, Inc. | Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring |
| US6885106B1 (en) | 2001-01-11 | 2005-04-26 | Tessera, Inc. | Stacked microelectronic assemblies and methods of making same |
| KR100401020B1 (ko) | 2001-03-09 | 2003-10-08 | 앰코 테크놀로지 코리아 주식회사 | 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지 |
| US6555917B1 (en) | 2001-10-09 | 2003-04-29 | Amkor Technology, Inc. | Semiconductor package having stacked semiconductor chips and method of making the same |
| US7335995B2 (en) | 2001-10-09 | 2008-02-26 | Tessera, Inc. | Microelectronic assembly having array including passive elements and interconnects |
| US6897565B2 (en) | 2001-10-09 | 2005-05-24 | Tessera, Inc. | Stacked packages |
| US6946323B1 (en) | 2001-11-02 | 2005-09-20 | Amkor Technology, Inc. | Semiconductor package having one or more die stacked on a prepackaged device and method therefor |
| US6737750B1 (en) | 2001-12-07 | 2004-05-18 | Amkor Technology, Inc. | Structures for improving heat dissipation in stacked semiconductor packages |
| US7154171B1 (en) | 2002-02-22 | 2006-12-26 | Amkor Technology, Inc. | Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor |
| WO2004017399A1 (en) | 2002-08-16 | 2004-02-26 | Tessera, Inc. | Microelectronic packages with self-aligning features |
| US7071547B2 (en) | 2002-09-11 | 2006-07-04 | Tessera, Inc. | Assemblies having stacked semiconductor chips and methods of making same |
| US6879047B1 (en) | 2003-02-19 | 2005-04-12 | Amkor Technology, Inc. | Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor |
| US7061121B2 (en) | 2003-11-12 | 2006-06-13 | Tessera, Inc. | Stacked microelectronic assemblies with central contacts |
| US8525314B2 (en) | 2004-11-03 | 2013-09-03 | Tessera, Inc. | Stacked packaging improvements |
| US8058101B2 (en) | 2005-12-23 | 2011-11-15 | Tessera, Inc. | Microelectronic packages and methods therefor |
| US7633144B1 (en) | 2006-05-24 | 2009-12-15 | Amkor Technology, Inc. | Semiconductor package |
| US8482111B2 (en) | 2010-07-19 | 2013-07-09 | Tessera, Inc. | Stackable molded microelectronic packages |
| US9159708B2 (en) | 2010-07-19 | 2015-10-13 | Tessera, Inc. | Stackable molded microelectronic packages with area array unit connectors |
| KR101075241B1 (ko) | 2010-11-15 | 2011-11-01 | 테세라, 인코포레이티드 | 유전체 부재에 단자를 구비하는 마이크로전자 패키지 |
| US20120146206A1 (en) | 2010-12-13 | 2012-06-14 | Tessera Research Llc | Pin attachment |
| US8618659B2 (en) | 2011-05-03 | 2013-12-31 | Tessera, Inc. | Package-on-package assembly with wire bonds to encapsulation surface |
| KR101128063B1 (ko) | 2011-05-03 | 2012-04-23 | 테세라, 인코포레이티드 | 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리 |
| US9105483B2 (en) | 2011-10-17 | 2015-08-11 | Invensas Corporation | Package-on-package assembly with wire bond vias |
| US8946757B2 (en) | 2012-02-17 | 2015-02-03 | Invensas Corporation | Heat spreading substrate with embedded interconnects |
| US8372741B1 (en) | 2012-02-24 | 2013-02-12 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
| US9349706B2 (en) | 2012-02-24 | 2016-05-24 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
| US8835228B2 (en) | 2012-05-22 | 2014-09-16 | Invensas Corporation | Substrate-less stackable package with wire-bond interconnect |
| US9391008B2 (en) | 2012-07-31 | 2016-07-12 | Invensas Corporation | Reconstituted wafer-level package DRAM |
| US9502390B2 (en) | 2012-08-03 | 2016-11-22 | Invensas Corporation | BVA interposer |
| US8975738B2 (en) | 2012-11-12 | 2015-03-10 | Invensas Corporation | Structure for microelectronic packaging with terminals on dielectric mass |
| US8878353B2 (en) | 2012-12-20 | 2014-11-04 | Invensas Corporation | Structure for microelectronic packaging with bond elements to encapsulation surface |
| US9136254B2 (en) | 2013-02-01 | 2015-09-15 | Invensas Corporation | Microelectronic package having wire bond vias and stiffening layer |
| US9023691B2 (en) | 2013-07-15 | 2015-05-05 | Invensas Corporation | Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation |
| US8883563B1 (en) | 2013-07-15 | 2014-11-11 | Invensas Corporation | Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation |
| US9034696B2 (en) | 2013-07-15 | 2015-05-19 | Invensas Corporation | Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation |
| US9167710B2 (en) | 2013-08-07 | 2015-10-20 | Invensas Corporation | Embedded packaging with preformed vias |
| US9685365B2 (en) | 2013-08-08 | 2017-06-20 | Invensas Corporation | Method of forming a wire bond having a free end |
| US20150076714A1 (en) | 2013-09-16 | 2015-03-19 | Invensas Corporation | Microelectronic element with bond elements to encapsulation surface |
| US9082753B2 (en) | 2013-11-12 | 2015-07-14 | Invensas Corporation | Severing bond wire by kinking and twisting |
| US9087815B2 (en) | 2013-11-12 | 2015-07-21 | Invensas Corporation | Off substrate kinking of bond wire |
| US9583456B2 (en) | 2013-11-22 | 2017-02-28 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
| US9379074B2 (en) | 2013-11-22 | 2016-06-28 | Invensas Corporation | Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects |
| US9263394B2 (en) | 2013-11-22 | 2016-02-16 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
| US9583411B2 (en) | 2014-01-17 | 2017-02-28 | Invensas Corporation | Fine pitch BVA using reconstituted wafer with area array accessible for testing |
| US9214454B2 (en) | 2014-03-31 | 2015-12-15 | Invensas Corporation | Batch process fabrication of package-on-package microelectronic assemblies |
| US10381326B2 (en) | 2014-05-28 | 2019-08-13 | Invensas Corporation | Structure and method for integrated circuits packaging with increased density |
| US9646917B2 (en) | 2014-05-29 | 2017-05-09 | Invensas Corporation | Low CTE component with wire bond interconnects |
| US9412714B2 (en) | 2014-05-30 | 2016-08-09 | Invensas Corporation | Wire bond support structure and microelectronic package including wire bonds therefrom |
| US9735084B2 (en) | 2014-12-11 | 2017-08-15 | Invensas Corporation | Bond via array for thermal conductivity |
| US9888579B2 (en) | 2015-03-05 | 2018-02-06 | Invensas Corporation | Pressing of wire bond wire tips to provide bent-over tips |
| US9502372B1 (en) | 2015-04-30 | 2016-11-22 | Invensas Corporation | Wafer-level packaging using wire bond wires in place of a redistribution layer |
| US9761554B2 (en) | 2015-05-07 | 2017-09-12 | Invensas Corporation | Ball bonding metal wire bond wires to metal pads |
| US10490528B2 (en) | 2015-10-12 | 2019-11-26 | Invensas Corporation | Embedded wire bond wires |
| US9490222B1 (en) | 2015-10-12 | 2016-11-08 | Invensas Corporation | Wire bond wires for interference shielding |
| US10332854B2 (en) | 2015-10-23 | 2019-06-25 | Invensas Corporation | Anchoring structure of fine pitch bva |
| US10181457B2 (en) | 2015-10-26 | 2019-01-15 | Invensas Corporation | Microelectronic package for wafer-level chip scale packaging with fan-out |
| US9911718B2 (en) | 2015-11-17 | 2018-03-06 | Invensas Corporation | ‘RDL-First’ packaged microelectronic device for a package-on-package device |
| US9659848B1 (en) | 2015-11-18 | 2017-05-23 | Invensas Corporation | Stiffened wires for offset BVA |
| US9984992B2 (en) | 2015-12-30 | 2018-05-29 | Invensas Corporation | Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces |
| US9935075B2 (en) | 2016-07-29 | 2018-04-03 | Invensas Corporation | Wire bonding method and apparatus for electromagnetic interference shielding |
| US10299368B2 (en) | 2016-12-21 | 2019-05-21 | Invensas Corporation | Surface integrated waveguides and circuit structures therefor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62142394A (ja) * | 1985-12-17 | 1987-06-25 | 松下電子工業株式会社 | 半導体パツケ−ジの実装方法 |
| JPS6318654A (ja) * | 1986-07-11 | 1988-01-26 | Hitachi Micro Comput Eng Ltd | 電子装置 |
-
1987
- 1987-09-11 JP JP62226307A patent/JP2642359B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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