JP2624667B2 - 図形処理装置 - Google Patents
図形処理装置Info
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- JP2624667B2 JP2624667B2 JP62040310A JP4031087A JP2624667B2 JP 2624667 B2 JP2624667 B2 JP 2624667B2 JP 62040310 A JP62040310 A JP 62040310A JP 4031087 A JP4031087 A JP 4031087A JP 2624667 B2 JP2624667 B2 JP 2624667B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、直線や円弧等の図形データを高速に発生し
描画実行する図形処理装置に関する。
描画実行する図形処理装置に関する。
CRT等の表示装置や印刷装置に文字や図形を出力する
方式として、出力装置の画素に対応する情報を記憶する
メモリを持つ、いわゆるビツトマツプ方式が増えてい
る。この方式は、画素単位の任意の図形が扱えるなど自
由度は高いが、大容量のメモリを扱うため処理性能が問
題となる。このため、高速の図形発生機能を集積回路に
内蔵するものが価格対性能比の優れた方式となつてい
る。このような図形処理装置として、特にカラーや多階
調の図形発生を高速に行うものについて、特開昭60−13
6793号公報に開示がある。この公知技術によれば、メモ
リの１語内に複数の画素情報を記憶し、順次画素を特定
するアドレスを生成しつつ、メモリから所定の一語を読
出し、その一語内の所定の画素データを更新し、得られ
た結果の一語データを再書込みすることにより描画を実
行するようにしている。すなわち、１画素の処理を、読
出し／演算／書込みの一連の処理によつて描画実行して
いる。
方式として、出力装置の画素に対応する情報を記憶する
メモリを持つ、いわゆるビツトマツプ方式が増えてい
る。この方式は、画素単位の任意の図形が扱えるなど自
由度は高いが、大容量のメモリを扱うため処理性能が問
題となる。このため、高速の図形発生機能を集積回路に
内蔵するものが価格対性能比の優れた方式となつてい
る。このような図形処理装置として、特にカラーや多階
調の図形発生を高速に行うものについて、特開昭60−13
6793号公報に開示がある。この公知技術によれば、メモ
リの１語内に複数の画素情報を記憶し、順次画素を特定
するアドレスを生成しつつ、メモリから所定の一語を読
出し、その一語内の所定の画素データを更新し、得られ
た結果の一語データを再書込みすることにより描画を実
行するようにしている。すなわち、１画素の処理を、読
出し／演算／書込みの一連の処理によつて描画実行して
いる。
また、特開昭60−40588号公報には、ラスター方向の
１ビツトの画素情報を書込みする技術が記載されてい
る。
１ビツトの画素情報を書込みする技術が記載されてい
る。
上記従来技術は、１画素の処理として、メモリに対し
ては読出し，書込みの２回の処理が必要となり、このメ
モリに対する処理時間が１画素の処理の下限になつてし
まうという問題があつた。メモリのアクセス方式として
は、読出し，書込みの２回のランダムアクセスサイクル
を用いる方法のほかに、１回のリードモデイフアイライ
トサイクルを用いる方法もあり得るが、リードモデイフ
アイライトサイクルはランダムアクセスサイクルよりも
長い時間を要することに加え、メモリの制御が複雑にな
るのが難点である。
ては読出し，書込みの２回の処理が必要となり、このメ
モリに対する処理時間が１画素の処理の下限になつてし
まうという問題があつた。メモリのアクセス方式として
は、読出し，書込みの２回のランダムアクセスサイクル
を用いる方法のほかに、１回のリードモデイフアイライ
トサイクルを用いる方法もあり得るが、リードモデイフ
アイライトサイクルはランダムアクセスサイクルよりも
長い時間を要することに加え、メモリの制御が複雑にな
るのが難点である。
本発明の目的は、上記問題点を解決すべく、１回の書
込み処理のみで少なくとも１画素の処理を実行すること
により、高速化を図ることである。
込み処理のみで少なくとも１画素の処理を実行すること
により、高速化を図ることである。
本発明の特徴は、アクセス単位である１語内に複数の
画素データを有し、それぞれの画素データは複数のビッ
トからなるグラフィックデータを格納するメモリと、上
記グラフィックデータ又は画素データの演算処理を指定
するモード設定部を有し、上記メモリの１語単位のグラ
フィックデータを指定するメモリアドレスと、上記グラ
フィックデータの１語内の画素データを指定する画素ア
ドレスと、１語単位のグラフィックデータを書き込むか
１語内の所定の画素データを書き込むかを指定する制御
信号とを生成する図形処理部と、上記モード設定部によ
り指定された演算処理が上記メモリの書き込み先の位置
にあるグラフィックデータを用いないで演算を行うもの
である場合、上記メモリより１語単位のグラフィックデ
ータを読み出さずに、上記制御信号に応じて、上記メモ
リアドレスによって指定される上記メモリ内の上記１語
単位の位置にグラフィックデータを書き込むか、又は、
上記メモリアドレスで指定される上記メモリ内の上記１
語単位の位置で上記画素アドレスで指定される画素位置
に上記画素データを書き込むメモリ制御部とを有するこ
とにある。
画素データを有し、それぞれの画素データは複数のビッ
トからなるグラフィックデータを格納するメモリと、上
記グラフィックデータ又は画素データの演算処理を指定
するモード設定部を有し、上記メモリの１語単位のグラ
フィックデータを指定するメモリアドレスと、上記グラ
フィックデータの１語内の画素データを指定する画素ア
ドレスと、１語単位のグラフィックデータを書き込むか
１語内の所定の画素データを書き込むかを指定する制御
信号とを生成する図形処理部と、上記モード設定部によ
り指定された演算処理が上記メモリの書き込み先の位置
にあるグラフィックデータを用いないで演算を行うもの
である場合、上記メモリより１語単位のグラフィックデ
ータを読み出さずに、上記制御信号に応じて、上記メモ
リアドレスによって指定される上記メモリ内の上記１語
単位の位置にグラフィックデータを書き込むか、又は、
上記メモリアドレスで指定される上記メモリ内の上記１
語単位の位置で上記画素アドレスで指定される画素位置
に上記画素データを書き込むメモリ制御部とを有するこ
とにある。
本発明の特徴によれば、書き込み先のデータを用いな
いでグラフィックデータまたは画素データを書き込む場
合には、従来のように１語単位に書き込み先のデータの
読み出しを行うことなく、直接書き込みをすることがで
きるので、１メモリサイクルの書き込みが可能になる。
従って、グラフィックデータの処理を高速にすることが
できる。
いでグラフィックデータまたは画素データを書き込む場
合には、従来のように１語単位に書き込み先のデータの
読み出しを行うことなく、直接書き込みをすることがで
きるので、１メモリサイクルの書き込みが可能になる。
従って、グラフィックデータの処理を高速にすることが
できる。
以下、図面を用いて本発明の実施例を詳細に説明す
る。
る。
第１図は、本発明の一実施例を示す。図形処理プロセ
ツサ（以下GDPと呼ぶ）10,メモリ制御回路11,メモリ1
2、から成る。GDPは、CPU（図示しない）から転送され
るコマンドや制御パラメータを受けて、図形発生及びCR
Tへの表示に必要な制御を行なうプロセツサで、内部で
は描画プロセツサ100及び表示プロセツサ101を含む。描
画プロセツサ100は、コマンドを解釈して種々の図形処
理アルゴリズムを実行し、メモリの読出し及び／または
書込みアドレス発生及び画像データの演算処理を実行す
る。表示プロセツサ101は、CRT（図示しない）のラスタ
スキヤンに同期して、メモリの読出しアドレスを生成す
る。出力装置としてプリンタ等の他の出力装置を接続す
る場合にも類似の動作をする。メモリ制御回路11は、タ
イミング発生回路110,アドレス生成回路111,データバツ
フア112,ビデオ制御回路113,を含む。タイミング発生回
路110は、GDP10から供給されるバスの状態信号（FBS0〜
３）、画素アドレス（PA0〜１）、及びその他の制御信
号を用いて、メモリ12のアクセスに必要なタイミング信
号（▲▼，▲▼，▲▼，▲▼〜
▲▼）を発生する。アドレス生成回路111は、GDP
10から供給されるアドレスから、ダイナミツクメモリ12
の制御に必要なマルチプレクサアドレスを生成する。デ
ータバツフア112は、GDP10とメモリ12との間でデータの
転送をバツフアする。ビデオ制御回路113はメモリから
読出された表示用データを受け取りCRTまたはプリンタ
等に必要なビデオ信号を生成する。メモリ12は、本実施
例では、ダイナミツクメモリチツプ８ケ（120〜127）を
用いて構成しているが、その他のメモリ素子（スタテイ
ツクRAM等）やメモリ個数の多い場合にも容易に拡張で
きる。また、その場合に本実施例とは異なる制御信号も
必要になる場合があるが、本実施例同様に適用できるこ
とは言うまでもない。
ツサ（以下GDPと呼ぶ）10,メモリ制御回路11,メモリ1
2、から成る。GDPは、CPU（図示しない）から転送され
るコマンドや制御パラメータを受けて、図形発生及びCR
Tへの表示に必要な制御を行なうプロセツサで、内部で
は描画プロセツサ100及び表示プロセツサ101を含む。描
画プロセツサ100は、コマンドを解釈して種々の図形処
理アルゴリズムを実行し、メモリの読出し及び／または
書込みアドレス発生及び画像データの演算処理を実行す
る。表示プロセツサ101は、CRT（図示しない）のラスタ
スキヤンに同期して、メモリの読出しアドレスを生成す
る。出力装置としてプリンタ等の他の出力装置を接続す
る場合にも類似の動作をする。メモリ制御回路11は、タ
イミング発生回路110,アドレス生成回路111,データバツ
フア112,ビデオ制御回路113,を含む。タイミング発生回
路110は、GDP10から供給されるバスの状態信号（FBS0〜
３）、画素アドレス（PA0〜１）、及びその他の制御信
号を用いて、メモリ12のアクセスに必要なタイミング信
号（▲▼，▲▼，▲▼，▲▼〜
▲▼）を発生する。アドレス生成回路111は、GDP
10から供給されるアドレスから、ダイナミツクメモリ12
の制御に必要なマルチプレクサアドレスを生成する。デ
ータバツフア112は、GDP10とメモリ12との間でデータの
転送をバツフアする。ビデオ制御回路113はメモリから
読出された表示用データを受け取りCRTまたはプリンタ
等に必要なビデオ信号を生成する。メモリ12は、本実施
例では、ダイナミツクメモリチツプ８ケ（120〜127）を
用いて構成しているが、その他のメモリ素子（スタテイ
ツクRAM等）やメモリ個数の多い場合にも容易に拡張で
きる。また、その場合に本実施例とは異なる制御信号も
必要になる場合があるが、本実施例同様に適用できるこ
とは言うまでもない。
第２図は、メモリ12の論理的な配列の一例を示す。ア
ドレスの小さい方を左上にして、右下方向に２次元状に
配列されている。本実施例は、１画素に４ビツトが割り
当てられた４ビツト／画素の例であり、16色のカラー表
示または16階調の多階調表示に適用できる。メモリの１
語は例えば32ビツトだが、メモリアドレスは16ビツトを
単位として付されている。１語には水平に連続する８画
素分のデータが割当てられている。第１図の各メモリ素
子120〜127は、１語中の４ビツト分を分担する。従来、
メモリの１語の読み出し及び書き込みは同時に行われて
いたが、本実施例では、各メモリ素子に異なる書込み制
御信号（▲▼〜▲▼）を供給し、画素単位
の書込みを可能ならしめている。すなわち、バスの状態
信号（FBS0〜３）が画素単位の書込みを指定している場
合には、画素アドレス（PA0〜１）及びメモリアドレス
０（MA0）をデコードして▲▼〜▲▼を発
生する。
ドレスの小さい方を左上にして、右下方向に２次元状に
配列されている。本実施例は、１画素に４ビツトが割り
当てられた４ビツト／画素の例であり、16色のカラー表
示または16階調の多階調表示に適用できる。メモリの１
語は例えば32ビツトだが、メモリアドレスは16ビツトを
単位として付されている。１語には水平に連続する８画
素分のデータが割当てられている。第１図の各メモリ素
子120〜127は、１語中の４ビツト分を分担する。従来、
メモリの１語の読み出し及び書き込みは同時に行われて
いたが、本実施例では、各メモリ素子に異なる書込み制
御信号（▲▼〜▲▼）を供給し、画素単位
の書込みを可能ならしめている。すなわち、バスの状態
信号（FBS0〜３）が画素単位の書込みを指定している場
合には、画素アドレス（PA0〜１）及びメモリアドレス
０（MA0）をデコードして▲▼〜▲▼を発
生する。
次に第３図を用いて、GDP10の出力するバスの状態信
号（FBS0〜３）の一例について説明する。メモリ（フレ
ームバツフア）バスのアクセス状態としては第３図に示
す16通り（ただし３通りは未定義）がある。FBS＝“000
0"はフレームバツフアに対しても何も行なわない状態で
ある。メモリへの書込みに関しては32ビツト単位（FBS
＝“0111"）、16ビツト単位（FBS＝“0101"）、及び画
素単位（FBS＝“0001"）の３通りが定義されている。メ
モリ制御回路11はこの状態信号をデコードして、32ビツ
ト単位の書込み時は▲▼〜▲▼のすべてに
“Low"レベルを出力して全メモリチツプ120〜127への書
込みを指令する。16ビツト単位の書込みでは、MA0信号
によつて上位16ビツトまたは下位16ビツトのいずれかが
指定され、▲▼〜▲▼または▲▼〜
▲▼のいずれかがアクテイブになる。一方、画素
単位書込みでは、画素アドレス（PA0〜PA1）とメモリア
ドレスの１ビツト（MA0）を用いて▲▼〜▲
▼のいずれか１つがアクテイブになる。
号（FBS0〜３）の一例について説明する。メモリ（フレ
ームバツフア）バスのアクセス状態としては第３図に示
す16通り（ただし３通りは未定義）がある。FBS＝“000
0"はフレームバツフアに対しても何も行なわない状態で
ある。メモリへの書込みに関しては32ビツト単位（FBS
＝“0111"）、16ビツト単位（FBS＝“0101"）、及び画
素単位（FBS＝“0001"）の３通りが定義されている。メ
モリ制御回路11はこの状態信号をデコードして、32ビツ
ト単位の書込み時は▲▼〜▲▼のすべてに
“Low"レベルを出力して全メモリチツプ120〜127への書
込みを指令する。16ビツト単位の書込みでは、MA0信号
によつて上位16ビツトまたは下位16ビツトのいずれかが
指定され、▲▼〜▲▼または▲▼〜
▲▼のいずれかがアクテイブになる。一方、画素
単位書込みでは、画素アドレス（PA0〜PA1）とメモリア
ドレスの１ビツト（MA0）を用いて▲▼〜▲
▼のいずれか１つがアクテイブになる。
第４図はGDP10の端子の一覧を示す。CPUバス制御端子
はCPUバスに接続するデータバス及び制御信号から成
る。DMA制御端子は直接メモリアクセスコントローラ（D
MAC）との間の制御信号である。バススイツチ制御信号
はCPUバスとフレームバツフアバスとを接続する応用時
に外付けのバススイツチを制御する信号群である。FBバ
ス制御信号はフレームバツフアバスを制御する。表示制
御信号はビデオ制御や同期制御に必要な信号入出力であ
る。クロツク系は入力クロツク１本と出力クロツク３本
から成る。ここでフレームバツフア用のアドレスバス
（MA0〜MA27）は動作モードに応じてメモリアドレス出
力と画素アドレス出力がマルチプレクスされている。
はCPUバスに接続するデータバス及び制御信号から成
る。DMA制御端子は直接メモリアクセスコントローラ（D
MAC）との間の制御信号である。バススイツチ制御信号
はCPUバスとフレームバツフアバスとを接続する応用時
に外付けのバススイツチを制御する信号群である。FBバ
ス制御信号はフレームバツフアバスを制御する。表示制
御信号はビデオ制御や同期制御に必要な信号入出力であ
る。クロツク系は入力クロツク１本と出力クロツク３本
から成る。ここでフレームバツフア用のアドレスバス
（MA0〜MA27）は動作モードに応じてメモリアドレス出
力と画素アドレス出力がマルチプレクスされている。
第５図はそのアドレスのマルチプレクス出力の内容を
示したものである。メモリアドレスは16ビツトを単位に
して付けられているので、32ビツト／画素及び16ビツト
／画素ではこれらの端子はメモリアドレス出力に用いら
れる。これに対し８ビツト／画素では１ビツトの画素ア
ドレスがMA26端子に出力される。4,2,1ビツト／画素の
各場合には、それぞれ2,3,4ビツトの画素アドレス信号
が、MA25〜MA26,MA24〜MA26,MA23〜MA26の各端子に出力
される。MA27出力はCPUのアドレス空間とシステムメモ
リのアドレス空間の切換え信号となつており、すべての
場合に出力するようにしている。このようにマルチプレ
クスすると、１画素当りのビツト数が減少するほど使用
できる最大メモリ空間が減少することになるが、扱える
画面サイズは一定となるため実用的には都合が良い。
示したものである。メモリアドレスは16ビツトを単位に
して付けられているので、32ビツト／画素及び16ビツト
／画素ではこれらの端子はメモリアドレス出力に用いら
れる。これに対し８ビツト／画素では１ビツトの画素ア
ドレスがMA26端子に出力される。4,2,1ビツト／画素の
各場合には、それぞれ2,3,4ビツトの画素アドレス信号
が、MA25〜MA26,MA24〜MA26,MA23〜MA26の各端子に出力
される。MA27出力はCPUのアドレス空間とシステムメモ
リのアドレス空間の切換え信号となつており、すべての
場合に出力するようにしている。このようにマルチプレ
クスすると、１画素当りのビツト数が減少するほど使用
できる最大メモリ空間が減少することになるが、扱える
画面サイズは一定となるため実用的には都合が良い。
第６図はGDP10の有する主要なコマンドの一例の一覧
を示す。このうち、画素単位のメモリアクセスを行なう
コマンドは、線描画コマンドと、CHR,ZOOM,ROTの各コマ
ンドである。また、コマンドの処理モードには置換，論
理演算，算術演算、及び条件付置換の各モードがある
が、置換以外のモードではデータの読出しが必要となる
ため画素単位、ワード単位のいずれの場合も読み出し、
書込みの２回のメモリアクセスを必要とする。これに対
して置換モードの場合は書込みサイクルのみで実行でき
るため、高速化が可能となる。
を示す。このうち、画素単位のメモリアクセスを行なう
コマンドは、線描画コマンドと、CHR,ZOOM,ROTの各コマ
ンドである。また、コマンドの処理モードには置換，論
理演算，算術演算、及び条件付置換の各モードがある
が、置換以外のモードではデータの読出しが必要となる
ため画素単位、ワード単位のいずれの場合も読み出し、
書込みの２回のメモリアクセスを必要とする。これに対
して置換モードの場合は書込みサイクルのみで実行でき
るため、高速化が可能となる。
第10図は、メモリの読出し，書込みのタイムチヤート
を示す。
を示す。
第10図（ａ）は従来の一般的な読出し，書込みの２サ
イクルで１画素の更新処理を行う場合を示す。MCYCは１
メモリサイクルごとの周期を示すクロツク信号（第１図
では図示しない）である。FBS0〜３はバスの状態を示す
コード化された信号（第３図参照）、MA0〜27はアドレ
ス出力、D0〜31はデータ入出力端子である。１画素のデ
ータ更新を行うには、第１のメモリサイクルでメモリか
ら対象となる画素データを含む１語を読出し、第２のメ
モリサイクルでは読出したデータに対しGDP内部で指定
の画素位置に指定の演算を施してその結果を再びメモリ
に書込む。すなわち、２メモリサイクルを用いて１画素
のデータ更新処理が行われるわけである。第10図（ｂ）
では、画素単位書込みサイクルを示す。この場合は、FB
S0〜３の出力は画素単位書込みサイクルを示すとともに
MA端子からは画素を特定する情報（PA）を出力する。こ
れらの信号をGDP10外部でデコードして画素単位の書込
み信号を生成することができる。したがつて、１画素の
書込みを１メモリサイクルで実行できるため、第10図
（ａ）の方法による場合よりも高速になる。
イクルで１画素の更新処理を行う場合を示す。MCYCは１
メモリサイクルごとの周期を示すクロツク信号（第１図
では図示しない）である。FBS0〜３はバスの状態を示す
コード化された信号（第３図参照）、MA0〜27はアドレ
ス出力、D0〜31はデータ入出力端子である。１画素のデ
ータ更新を行うには、第１のメモリサイクルでメモリか
ら対象となる画素データを含む１語を読出し、第２のメ
モリサイクルでは読出したデータに対しGDP内部で指定
の画素位置に指定の演算を施してその結果を再びメモリ
に書込む。すなわち、２メモリサイクルを用いて１画素
のデータ更新処理が行われるわけである。第10図（ｂ）
では、画素単位書込みサイクルを示す。この場合は、FB
S0〜３の出力は画素単位書込みサイクルを示すとともに
MA端子からは画素を特定する情報（PA）を出力する。こ
れらの信号をGDP10外部でデコードして画素単位の書込
み信号を生成することができる。したがつて、１画素の
書込みを１メモリサイクルで実行できるため、第10図
（ａ）の方法による場合よりも高速になる。
第11図は、GDP10内部に有する描画モードレジスタの
構成を示す。描画モードレジスタは描画時の各種動作モ
ードを指定する32ビツトのレジスタで、パラメータレジ
スタの一つとしてマツプされており、外部からはWPR,RP
Rコマンドを用いて置き替え，読出しが可能である。演
算モード，色比較モード,2値化モード，カラー・モー
ド，論理ペル・モード，キヤラクタ・エリア・モード，
描画領域モード，ピツク・モード、の各指定ビツトを有
している。以下、本実施例との関連で演算モードについ
て詳述し、他のモード・ビツトの説明は省略する。
構成を示す。描画モードレジスタは描画時の各種動作モ
ードを指定する32ビツトのレジスタで、パラメータレジ
スタの一つとしてマツプされており、外部からはWPR,RP
Rコマンドを用いて置き替え，読出しが可能である。演
算モード，色比較モード,2値化モード，カラー・モー
ド，論理ペル・モード，キヤラクタ・エリア・モード，
描画領域モード，ピツク・モード、の各指定ビツトを有
している。以下、本実施例との関連で演算モードについ
て詳述し、他のモード・ビツトの説明は省略する。
第12図は、演算モードとして指定される５ビツトの内
訳を示す。16種類の論理演算と４種類の算出演算を指定
できる。Ｓは描画データ（ただし、テキストやイメージ
転送系のコマンドの場合は転送元データ）を、Ｄは書込
み先のメモリデータを、Ｄ′は書込みデータを、それぞ
れ示す。例えば、演算モードとしてOPM＝00001を指定す
ると描画データを書込み先のメモリデータとの論理積を
演算し書込みを行う。またOPM＝00011を指定した場合は
描画データを書込むだけの、いわゆる置換モードであ
る。図中右側の書込み専用サイクルの可否を示す欄は、
書込み専用モードを指定した場合に画素単位書込みサイ
クルで実行されるか否かを示している。演算に書込み先
メモリデータ（Ｄ）が必要となる演算モードでは必ずメ
モリ・データが必要となるため、書込み専用モードの指
定にかかわらず読出し，書込みの２メモリサイクルを用
いて画素データの更新が行われる。これに対し、書込み
先メモリデータ（Ｄ）を必要としないモード（Ｄ′＝0,
D′＝S,D′＝NOT（Ｓ）,D′＝１の４つの場合）では、
書込み専用モードを指定すると、画素単位書込みサイク
ルが実行される。
訳を示す。16種類の論理演算と４種類の算出演算を指定
できる。Ｓは描画データ（ただし、テキストやイメージ
転送系のコマンドの場合は転送元データ）を、Ｄは書込
み先のメモリデータを、Ｄ′は書込みデータを、それぞ
れ示す。例えば、演算モードとしてOPM＝00001を指定す
ると描画データを書込み先のメモリデータとの論理積を
演算し書込みを行う。またOPM＝00011を指定した場合は
描画データを書込むだけの、いわゆる置換モードであ
る。図中右側の書込み専用サイクルの可否を示す欄は、
書込み専用モードを指定した場合に画素単位書込みサイ
クルで実行されるか否かを示している。演算に書込み先
メモリデータ（Ｄ）が必要となる演算モードでは必ずメ
モリ・データが必要となるため、書込み専用モードの指
定にかかわらず読出し，書込みの２メモリサイクルを用
いて画素データの更新が行われる。これに対し、書込み
先メモリデータ（Ｄ）を必要としないモード（Ｄ′＝0,
D′＝S,D′＝NOT（Ｓ）,D′＝１の４つの場合）では、
書込み専用モードを指定すると、画素単位書込みサイク
ルが実行される。
以上のように、本実施例によれば、置換モードの場
合、書込みサイクルのみで画素単位のアクセスが行なえ
る結果、高速化できるという効果がある。
合、書込みサイクルのみで画素単位のアクセスが行なえ
る結果、高速化できるという効果がある。
次に、本発明の別の実施例について説明する。第７図
は、本発明を適用した別の実施例である。本実施例では
GDP′20は画素アドレスを出力する替りに画素マスク情
報（MSK0〜７）を出力するようにしている。すなわち、
画素マスク情報は８画素（４ビツト／画素の場合32ビツ
ト）のうちの描画すべき画素位置を示すものである。メ
モリ制御回路21ではこの画素マスク情報を用いて▲
▼〜▲▼を制御することができる。したがつて
１語内の任意の複数画素への書込みが可能となる。本実
施例では４ビツト／画素の場合であるが、８ビツト／画
素以上の場合には画素マスク情報の一部のビツトを使え
ば良い。また、画素マスク情報として32ビツト出力すれ
ば１ビツト／画素,2ビツト／画素にも適用できることは
いうまでもない。以上のように本実施例では１語中の複
数画素への書込みが可能となり、さらに高速化できる。
は、本発明を適用した別の実施例である。本実施例では
GDP′20は画素アドレスを出力する替りに画素マスク情
報（MSK0〜７）を出力するようにしている。すなわち、
画素マスク情報は８画素（４ビツト／画素の場合32ビツ
ト）のうちの描画すべき画素位置を示すものである。メ
モリ制御回路21ではこの画素マスク情報を用いて▲
▼〜▲▼を制御することができる。したがつて
１語内の任意の複数画素への書込みが可能となる。本実
施例では４ビツト／画素の場合であるが、８ビツト／画
素以上の場合には画素マスク情報の一部のビツトを使え
ば良い。また、画素マスク情報として32ビツト出力すれ
ば１ビツト／画素,2ビツト／画素にも適用できることは
いうまでもない。以上のように本実施例では１語中の複
数画素への書込みが可能となり、さらに高速化できる。
第８図は、２種類の描画について説明するもので、同
図（ａ）は任意方向描画（ベクタ描画）の例を、同図
（ｂ）はラスタ方向描画の例を示す。ベクタ描画は、描
画点が順次任意方向に移動する場合を指しており、任意
方向直線，円弧，楕円弧，任意曲線の発生などの線描画
が含まれる。すなわち、このベクタ描画は原則として画
素単位の処理となり、本発明に係る画素単位書込みを適
用できる。一方、ラスタ方向描画は、画素の配列と同じ
水平方向に描画を行うもので、水平方向直鎖、塗りつぶ
しや領域データのコピーなどの面描画ではこのラスタ方
向描画を適用する。ラスタ方向描画では、左右の端部を
除いて語単位の書込みが可能となる。左右の端部では、
必ずしも描画の境界と語の境界が一致しないが、第７図
の実施例を適用すればそのような場合にも書込みサイク
ルのみでの描画が可能となる。また、ベクタ描画の場合
にも、水平に連続する複数画素が同一語内に入ることが
あるが、第７図の実施例を適用すれば書込みサイクルの
みで描画実行できる。
図（ａ）は任意方向描画（ベクタ描画）の例を、同図
（ｂ）はラスタ方向描画の例を示す。ベクタ描画は、描
画点が順次任意方向に移動する場合を指しており、任意
方向直線，円弧，楕円弧，任意曲線の発生などの線描画
が含まれる。すなわち、このベクタ描画は原則として画
素単位の処理となり、本発明に係る画素単位書込みを適
用できる。一方、ラスタ方向描画は、画素の配列と同じ
水平方向に描画を行うもので、水平方向直鎖、塗りつぶ
しや領域データのコピーなどの面描画ではこのラスタ方
向描画を適用する。ラスタ方向描画では、左右の端部を
除いて語単位の書込みが可能となる。左右の端部では、
必ずしも描画の境界と語の境界が一致しないが、第７図
の実施例を適用すればそのような場合にも書込みサイク
ルのみでの描画が可能となる。また、ベクタ描画の場合
にも、水平に連続する複数画素が同一語内に入ることが
あるが、第７図の実施例を適用すれば書込みサイクルの
みで描画実行できる。
第９図は、本発明のさらに別の実施例を示すもので、
同一語内に含まれる画素が連続する場合を自動検出し、
１語内の複数画素への書込みを一度に行い得るようにし
たものである。描画プロセツサ（GDP″）30は、描画制
御手段31,アドレスバツフア32,データバツフア33,一致
検出回路34,マスク発生回路35,アクセス要求制御回路3
6,を内蔵する。描画制御手段31は、所定のアルゴリズム
に従つて順次描画画素位置を算出するとともに、描画デ
ータの演算を行う。アドレスバツフア32は描画制御手段
31から出力されるメモリアドレス情報を一時記憶する。
データバツフア33は、描画制御手段31とメモリとの間の
データ転送をバツフアする。一致検出回路34は、アドレ
スバツフア32に記憶された現在処理対象となつているメ
モリアドレスと描画制御手段31から出力される次の処理
対象となるメモリアドレスとの一致を比較し、一致した
か否かを示す信号を出力する。マスク発生回路35は描画
制御手段31から出力される画素アドレスを解読し画素マ
スク情報を発生するもので、一致検出回路34からの出力
により制御され、処理対象となるメモリアドレスが一致
している間は直前の画素マスク情報に対し次の処理対象
となる画素位置に対応するビツトのみをセツトするよう
に働き、異なるメモリアドレスが指定された場合には直
前のマスク情報を外部に出力した後マスク情報をクリア
し次の画素位置に対応するビツトをセツトするように働
く。アクセス要求制御回路36は、メモリに対するアクセ
ス要求信号を出力するもので、処理対象となるメモリア
ドレスが一致している間はメモリへ書込みは行わない
で、直前と異なるメモリアドレスが指定された場合に書
込みを行うべくメモリアクセス要求信号を生成する。す
なわち、同一語内の画素に対する処理が連続する間はメ
モリへの書込みは行わないで、対象となるメモリアドレ
スが移動した場合にその前のメモリアドレスに対する書
込み処理を実行する。したがつて、例えば任意方向の直
線を発生する場合のように画素単位の処理を行う場合に
も、処理対象となる画素が水平に連続し同一語内に含ま
れる場合には、１回のメモリ書込みで済ませることがで
きる。このようにして、本実施例によれば、画素単位の
処理アルゴリズムに基づいて動作する場合でも、１語内
の複数画素に対する書込を１回で済ませられる結果、メ
モリアクセスの回数を削減できるという効果がある。
同一語内に含まれる画素が連続する場合を自動検出し、
１語内の複数画素への書込みを一度に行い得るようにし
たものである。描画プロセツサ（GDP″）30は、描画制
御手段31,アドレスバツフア32,データバツフア33,一致
検出回路34,マスク発生回路35,アクセス要求制御回路3
6,を内蔵する。描画制御手段31は、所定のアルゴリズム
に従つて順次描画画素位置を算出するとともに、描画デ
ータの演算を行う。アドレスバツフア32は描画制御手段
31から出力されるメモリアドレス情報を一時記憶する。
データバツフア33は、描画制御手段31とメモリとの間の
データ転送をバツフアする。一致検出回路34は、アドレ
スバツフア32に記憶された現在処理対象となつているメ
モリアドレスと描画制御手段31から出力される次の処理
対象となるメモリアドレスとの一致を比較し、一致した
か否かを示す信号を出力する。マスク発生回路35は描画
制御手段31から出力される画素アドレスを解読し画素マ
スク情報を発生するもので、一致検出回路34からの出力
により制御され、処理対象となるメモリアドレスが一致
している間は直前の画素マスク情報に対し次の処理対象
となる画素位置に対応するビツトのみをセツトするよう
に働き、異なるメモリアドレスが指定された場合には直
前のマスク情報を外部に出力した後マスク情報をクリア
し次の画素位置に対応するビツトをセツトするように働
く。アクセス要求制御回路36は、メモリに対するアクセ
ス要求信号を出力するもので、処理対象となるメモリア
ドレスが一致している間はメモリへ書込みは行わない
で、直前と異なるメモリアドレスが指定された場合に書
込みを行うべくメモリアクセス要求信号を生成する。す
なわち、同一語内の画素に対する処理が連続する間はメ
モリへの書込みは行わないで、対象となるメモリアドレ
スが移動した場合にその前のメモリアドレスに対する書
込み処理を実行する。したがつて、例えば任意方向の直
線を発生する場合のように画素単位の処理を行う場合に
も、処理対象となる画素が水平に連続し同一語内に含ま
れる場合には、１回のメモリ書込みで済ませることがで
きる。このようにして、本実施例によれば、画素単位の
処理アルゴリズムに基づいて動作する場合でも、１語内
の複数画素に対する書込を１回で済ませられる結果、メ
モリアクセスの回数を削減できるという効果がある。
以上詳細に説明したように、本発明によれば、書込み
のサイクルのみで画素単位のアクセスができる結果、高
速の図形処理が可能になるという効果がある。
のサイクルのみで画素単位のアクセスができる結果、高
速の図形処理が可能になるという効果がある。
第１図は、本発明の一実施例を示すブロツク図を、第２
図は、メモリ配列を示す説明図を、第３図はバスのアク
セス状態信号の説明図を、第４図はGDPの端子一覧を示
す図を、第５図はアドレスマルチプレクスの説明図を、
第６図はコマンドの一覧を示す図を、第７図は本発明の
別の実施例を示す図を、第８図はベクタ描画とラスタ方
向描画との例を示す図、第９図は本発明のさらに別の実
施例を示す図、第10図はメモリの読出し，書込みのタイ
ムチャート、第11図は描画モードレジスタの構成図、第
12図は演算モードの内訳を示す図である。 10……図形処理プロセツサ（GDP）、11……メモリ制御
回路、12……メモリ。
図は、メモリ配列を示す説明図を、第３図はバスのアク
セス状態信号の説明図を、第４図はGDPの端子一覧を示
す図を、第５図はアドレスマルチプレクスの説明図を、
第６図はコマンドの一覧を示す図を、第７図は本発明の
別の実施例を示す図を、第８図はベクタ描画とラスタ方
向描画との例を示す図、第９図は本発明のさらに別の実
施例を示す図、第10図はメモリの読出し，書込みのタイ
ムチャート、第11図は描画モードレジスタの構成図、第
12図は演算モードの内訳を示す図である。 10……図形処理プロセツサ（GDP）、11……メモリ制御
回路、12……メモリ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 潤 小平市上水本町1450番地 株式会社日立 製作所武蔵工場内 (72)発明者 曽根 崇 小平市上水本町1450番地 株式会社日立 製作所武蔵工場内 (56)参考文献 特開 昭59−114588（ＪＰ，Ａ) 特開 昭56−31154（ＪＰ，Ａ) 特開 昭61−296385（ＪＰ，Ａ) 特開 昭59−157882（ＪＰ，Ａ) 特開 昭56−33735（ＪＰ，Ａ) 特開 昭61−296386（ＪＰ，Ａ) 特開 昭62−15593（ＪＰ，Ａ) 特開 昭58−222371（ＪＰ，Ａ)
Claims (8)
- 【請求項１】アクセス単位である１語内に複数の画素デ
ータを有し、それぞれの画素データは複数のビットから
なるグラフィックデータを格納するメモリと、 上記グラフィックデータ又は画素データの演算処理を指
定するモード設定部を有し、上記メモリの１語単位のグ
ラフィックデータを指定するメモリアドレスと、上記グ
ラフィックデータの１語内の画素データを指定する画素
アドレスと、１語単位のグラフィックデータを書き込む
か１語内の所定の画素データを書き込むかを指定する制
御信号とを生成する図形処理部と、 上記モード設定部により指定された演算処理が上記メモ
リの書き込み部先の位置にあるグラフィックデータを用
いないで演算を行うものである場合、上記メモリより１
語単位のグラフィックデータを読み出さずに、上記制御
信号に応じて、上記メモリアドレスによって指定される
上記メモリ内の上記１語単位の位置にグラフィックデー
タを書き込むか、又は、上記メモリアドレスで指定され
る上記メモリ内の上記１語単位の位置で上記画素アドレ
スで指定される画素位置に上記画素データを書き込むメ
モリ制御部とを有することを特徴とする図形処理装置。 - 【請求項２】特許請求の範囲第１項において、 上記メモリ制御部で、１語内の所定の画素データを書き
込む場合は、上記メモリアドレスと上記画素アドレスを
マルチプレックスして書き込みアドレス信号を生成する
ことを特徴とする図形処理装置。 - 【請求項３】特許請求の範囲第１項または第２項におい
て、 上記図形処理部は、任意方向の直線を含む曲線発生時は
上記１語内の所定の画素データを書き込む制御信号を生
成し、面塗り描画時は上記１語単位のグラフィックデー
タを書き込む制御信号を生成することを特徴とする図形
処理装置。 - 【請求項４】特許請求の範囲第１項、第２項または第３
項において、 上記図形処理部は、１画素当たりのビット数を指定する
ビット数指定部を有し、上記指定された１画素当たりの
ビット数に応じて、上記メモリアドレス及び画素アドレ
スを生成することを特徴とする図形処理装置。 - 【請求項５】アクセス単位である１語内に複数の画素デ
ータを有し、それぞれの画素データは複数のビットから
なるグラフィックデータを格納するメモリと、 上記グラフィックデータ又は画素データの演算処理を指
定するモード設定部を有し、上記メモリの１語単位のグ
ラフィックデータを指定するメモリアドレスと、上記グ
ラフィックデータの１語内の画素データを指定する画素
アドレスと、１語単位のグラフィックデータを読み出す
か、１語単位のグラフィックデータを書き込むか、また
は、１語内の所定の画素データを書き込むかを指定する
制御信号とを生成する図形処理部と、 上記モード設定部により指定された演算処理が上記メモ
リの書き込み先の位置にあるグラフィックデータを用い
て演算を行うものである場合、上記メモリより１語単位
のグラフィックデータを読み出し、読み出した上記グラ
フィックデータを演算処理し、上記制御信号に応じて、
上記メモリアドレスによって指定される上記メモリ内の
上記１語単位の位置にグラフィックデータを書き込む
か、または、上記メモリアドレスで指定される上記メモ
リ内の上記１語単位の位置で上記画素アドレスで指定さ
れる画素位置に上記画素データを書き込み、上記モード
設定部により指定された演算処理が上記メモリの書き込
み先の位置にあるグラフィックデータを用いないで演算
を行うものである場合、上記メモリより１語単位のグラ
フィックデータを読み出さずに、上記制御信号に応じ
て、上記メモリアドレスによって指定される上記メモリ
内の上記１語単位の位置にグラフィックデータを書き込
むか、又は、上記メモリアドレスで指定される上記メモ
リ内の上記１語単位の位置で上記画素アドレスで指定さ
れる画素位置に上記画素データを書き込むメモリ制御部
とを有することを特徴とする図形処理装置。 - 【請求項６】特許請求の範囲第５項において、 上記メモリ制御部で、１語内の所定の画素データを書き
込む場合は、上記メモリアドレスと上記画素アドレスを
マルチプレックスして書き込みアドレス信号を生成する
ことを特徴とする図形処理装置。 - 【請求項７】特許請求の範囲第５項または第６項におい
て、 上記図形処理部は、任意方向の直線を含む曲線発生時は
上記１語内の所定の画素データ書き込む制御信号を生成
し、面塗り描画時は上記１語単位のグラフィックデータ
を書き込む制御信号を生成することを特徴とする図形処
理装置。 - 【請求項８】特許請求の範囲第５項、第６項または第７
項において、 上記図形処理部は、１画素当たりのビット数を指定する
ビット数指定部を有し、上記指定された１画素当たりの
ビット数に応じて、上記メモリアドレス及び画素アドレ
スを生成することを特徴とする図形処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040310A JP2624667B2 (ja) | 1987-02-25 | 1987-02-25 | 図形処理装置 |
| KR1019870011207A KR940006806B1 (ko) | 1986-10-06 | 1987-10-06 | 버스접속 제어기능을 가지는 그래픽처리장치 |
| US08/355,151 US5717440A (en) | 1986-10-06 | 1994-12-06 | Graphic processing having apparatus for outputting FIFO vacant information |
| US08/921,241 US6429871B1 (en) | 1986-10-06 | 1997-08-29 | Graphic processing method and system for displaying a combination of images |
| US09/988,157 US6781590B2 (en) | 1986-10-06 | 2001-11-19 | Graphic processing system having bus connection control functions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040310A JP2624667B2 (ja) | 1987-02-25 | 1987-02-25 | 図形処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63208175A JPS63208175A (ja) | 1988-08-29 |
| JP2624667B2 true JP2624667B2 (ja) | 1997-06-25 |
Family
ID=12577043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62040310A Expired - Fee Related JP2624667B2 (ja) | 1986-10-06 | 1987-02-25 | 図形処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624667B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
| JPS59114588A (ja) * | 1982-12-22 | 1984-07-02 | 株式会社東芝 | パタ−ン書込み制御回路 |
-
1987
- 1987-02-25 JP JP62040310A patent/JP2624667B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63208175A (ja) | 1988-08-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |