JP2609332B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2609332B2 JP2609332B2 JP1273038A JP27303889A JP2609332B2 JP 2609332 B2 JP2609332 B2 JP 2609332B2 JP 1273038 A JP1273038 A JP 1273038A JP 27303889 A JP27303889 A JP 27303889A JP 2609332 B2 JP2609332 B2 JP 2609332B2
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000003990 capacitor Substances 0.000 claims description 13
- 230000003321 amplification Effects 0.000 claims description 5
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は半導体記憶装置、特に、DRAMセルとEEPROMセ
ルを１セルに結合した不揮発性半導体記憶装置に関す
る。
ルを１セルに結合した不揮発性半導体記憶装置に関す
る。
＜従来の技術＞ DRAMセルとEEPROMセルを１セルに結合した不揮発性半
導体記憶装置（以下「NVRAM」という）の従来の回路構
成を第４図に、従来の動作タイミング波形を第５図に示
す。NVRAMはDRAMセルMC3とEEPROMセルMC4を結合し、１
個のメモリセルとしたものであり、通電動作時にはDRAM
セルのみが動作し、DRAMセルのデータをEEPROMセルに転
送、または、EEPROMセルのデータをDRAMセルに呼び出す
ときのみ、EEPROMセルが動作する。１度EEPROMセルにDR
AMセルのデータを転送しておけば、電源を切ってもDRAM
データはEEPROMに残っており、再度電源を投入後にEEPR
OMセルのデータをDRAMに呼び出すことができる。
導体記憶装置（以下「NVRAM」という）の従来の回路構
成を第４図に、従来の動作タイミング波形を第５図に示
す。NVRAMはDRAMセルMC3とEEPROMセルMC4を結合し、１
個のメモリセルとしたものであり、通電動作時にはDRAM
セルのみが動作し、DRAMセルのデータをEEPROMセルに転
送、または、EEPROMセルのデータをDRAMセルに呼び出す
ときのみ、EEPROMセルが動作する。１度EEPROMセルにDR
AMセルのデータを転送しておけば、電源を切ってもDRAM
データはEEPROMに残っており、再度電源を投入後にEEPR
OMセルのデータをDRAMに呼び出すことができる。
＜発明が解決しようとする課題＞ しかしながら、従来の回路では、ビット線対（制御ゲ
ート線CG,ビット線Ｂ）に１セルが並ぶのでレイアウト
面積が倍になる。また、MOSトランジスタTr14のソース
側がVccに接続されているので、EEPROMセルのVTH（低）
レベルを読み出す動作に時間がかかり、ビット線に現わ
れる電位差が小さい。
ート線CG,ビット線Ｂ）に１セルが並ぶのでレイアウト
面積が倍になる。また、MOSトランジスタTr14のソース
側がVccに接続されているので、EEPROMセルのVTH（低）
レベルを読み出す動作に時間がかかり、ビット線に現わ
れる電位差が小さい。
本発明は上記従来回路の問題点に鑑みてなされたもの
であり、EEPROMセルからDRAMセルへのデータ読み出しが
高速に行われ、ビット線電位差が大きく、また、レイア
ウト面積の小さいNVRAMを提供するものである。
であり、EEPROMセルからDRAMセルへのデータ読み出しが
高速に行われ、ビット線電位差が大きく、また、レイア
ウト面積の小さいNVRAMを提供するものである。
＜課題を解決するための手段＞ 本発明の半導体記憶装置は、 １個のMOSトランジスタと１個のキャパシタで構成さ
れたDRAMセルとEEPROMセルを結合して１セルにした複数
のメモリ素子が接続される複数のビット線と、各メモリ
素子の共通のワード電極として機能する複数のワード線
と、DRAMセルとEEPROMセル間のデータ転送時に使用され
るMOSトランジスタにより構成されるメモリアレイを有
する半導体記憶装置に於いて、 以下の要件を具備することを特徴とする半導体記憶装置
である。
れたDRAMセルとEEPROMセルを結合して１セルにした複数
のメモリ素子が接続される複数のビット線と、各メモリ
素子の共通のワード電極として機能する複数のワード線
と、DRAMセルとEEPROMセル間のデータ転送時に使用され
るMOSトランジスタにより構成されるメモリアレイを有
する半導体記憶装置に於いて、 以下の要件を具備することを特徴とする半導体記憶装置
である。
（１）上記EEPROMセルを構成するフローティングゲート
型トランジスタの制御ゲート電極を上記DRAMセルのMOS
トランジスタのソース領域に接続し、かつ、上記制御ゲ
ート電極上に絶縁膜を介してキャパシタ電極を設けるこ
とにより、上記制御ゲート電極を上記DRAMセルの蓄積ノ
ードとする。
型トランジスタの制御ゲート電極を上記DRAMセルのMOS
トランジスタのソース領域に接続し、かつ、上記制御ゲ
ート電極上に絶縁膜を介してキャパシタ電極を設けるこ
とにより、上記制御ゲート電極を上記DRAMセルの蓄積ノ
ードとする。
（２）上記EEPROMセルのデータを上記DRAMセルに転送す
るとき、上記EEPROMを構成するフローティングゲート型
トランジスタのソース側が接地電位に設定される。
るとき、上記EEPROMを構成するフローティングゲート型
トランジスタのソース側が接地電位に設定される。
（３）上記EEPROMセルのデータを上記DRAMセルに転送す
るとき、ビット線対の内、選択メモリ素子が接続される
側のビット線の電位が電源電位又はその近傍電位に設定
され、他方の側のビット線の電位が中間電位に設定され
た後、選択メモリ素子のEEPROMセルとビット線間が接続
され、その後、該EEPROMセルとビット線間が分離され
て、ビット線対の電位差の差動増幅が行われる。
るとき、ビット線対の内、選択メモリ素子が接続される
側のビット線の電位が電源電位又はその近傍電位に設定
され、他方の側のビット線の電位が中間電位に設定され
た後、選択メモリ素子のEEPROMセルとビット線間が接続
され、その後、該EEPROMセルとビット線間が分離され
て、ビット線対の電位差の差動増幅が行われる。
また、本発明の半導体記憶装置は、 １個のMOSトランジスタと１個のキャパシタで構成さ
れたDRAMセルとEEPROMセルを結合して１セルにした複数
のメモリ素子が接続される複数のビット線と、各メモリ
素子の共通のワード電極として機能する複数のワード線
と、DRAMセルとEEPROMセル間のデータ転送時に使用され
るMOSトランジスタにより構成されるメモリアレイを有
する半導体記憶装置に於いて、 以下の要件を具備することを特徴とする半導体記憶装置
である。
れたDRAMセルとEEPROMセルを結合して１セルにした複数
のメモリ素子が接続される複数のビット線と、各メモリ
素子の共通のワード電極として機能する複数のワード線
と、DRAMセルとEEPROMセル間のデータ転送時に使用され
るMOSトランジスタにより構成されるメモリアレイを有
する半導体記憶装置に於いて、 以下の要件を具備することを特徴とする半導体記憶装置
である。
（１）上記EEPROMセルを構成するフローティングゲート
型トランジスタの制御ゲート電極を上記DRAMセルのMOS
トランジスタのソース領域に接続し、かつ、上記制御ゲ
ート電極上に絶縁膜を介してキャパシタ電極を設けるこ
とにより、上記制御ゲート電極を上記DRAMセルの蓄積ノ
ードとする。
型トランジスタの制御ゲート電極を上記DRAMセルのMOS
トランジスタのソース領域に接続し、かつ、上記制御ゲ
ート電極上に絶縁膜を介してキャパシタ電極を設けるこ
とにより、上記制御ゲート電極を上記DRAMセルの蓄積ノ
ードとする。
（２）上記EEPROMセルのデータを上記DRAMセルに転送す
るとき、上記EEPROMを構成するフローティングゲート型
トランジスタのソース側が接地電位に設定される。
るとき、上記EEPROMを構成するフローティングゲート型
トランジスタのソース側が接地電位に設定される。
（３）上記EEPROMセルのデータを上記DRAMセルに転送す
るとき、全DRAMセルが電源電位又はその近傍電位に設定
された後、上記データ転送用MOSトランジスタがオンす
る。
るとき、全DRAMセルが電源電位又はその近傍電位に設定
された後、上記データ転送用MOSトランジスタがオンす
る。
＜実施例＞ 本発明の実施例の回路構成を第１図に、動作タイミン
グ波形を第２図に示す。
グ波形を第２図に示す。
また、メモリセルの断面構造図を第３図に示す。
DRAMセルMC1とEEPROMセルMC2を結合して１セルにした
複数のメモリ素子MC,…が接続される複数のビット線Bj,
▲▼（ｊ＝1,…）と、各メモリ素子の共通の第１ワ
ード電極として機能する複数の第１ワード線W1i（ｉ＝
1,…）と、DRAMセルとEEPROMセル間のデータ転送時に使
用するMOSトランジスタTr2により構成されるメモリアレ
イを有する半導体記憶装置である。なお、W2i（ｉ＝1,
…）は各メモリ素子の共通の第２ワード電極として機能
する第２ワード線である。
複数のメモリ素子MC,…が接続される複数のビット線Bj,
▲▼（ｊ＝1,…）と、各メモリ素子の共通の第１ワ
ード電極として機能する複数の第１ワード線W1i（ｉ＝
1,…）と、DRAMセルとEEPROMセル間のデータ転送時に使
用するMOSトランジスタTr2により構成されるメモリアレ
イを有する半導体記憶装置である。なお、W2i（ｉ＝1,
…）は各メモリ素子の共通の第２ワード電極として機能
する第２ワード線である。
EEPROMセルMC2を構成するフローティングゲート型ト
ランジスタTr3の制御ゲート電極CGとDRAMセルMC1のビッ
ト線Bj側に接続されるキャパシタ電極CP1が共通であ
り、ポリシリコンから成る。Tr1はDRAMセルのアクセス
トランジスタ、C1はDRAMキャパシタ、CP2はキャパシタ
電極である。FGはフローティングゲート、TOはトンネル
酸化膜である。
ランジスタTr3の制御ゲート電極CGとDRAMセルMC1のビッ
ト線Bj側に接続されるキャパシタ電極CP1が共通であ
り、ポリシリコンから成る。Tr1はDRAMセルのアクセス
トランジスタ、C1はDRAMキャパシタ、CP2はキャパシタ
電極である。FGはフローティングゲート、TOはトンネル
酸化膜である。
EEPROMセルをデータをDRAMセルに転送するとき、EEPR
OMセルを構成するフローティングゲート型トランジスタ
Tr3のソースＳ側が接地電位GNDに設定される。
OMセルを構成するフローティングゲート型トランジスタ
Tr3のソースＳ側が接地電位GNDに設定される。
EEPROMセルをデータをDRAMセルへ転送するとき、プリ
チャージ時間にビット線対Bj,▲▼が中間電位1/2Vc
cに設定され（φPR→Ｈ、MOSトランジスタTr6,Tr7,Tr8
オン）、続いて、選択メモリ素子が接続されるビット線
Bjにソースが接続され、ドレインがVcc（電源電位）に
接続されたMOSトランジスタTr4がオンし（φ２→Ｈ）、
ビット線Bjの電位を電源電位の近傍電位まで上昇させた
後に上記トランジスタがオフする。続いて、選択メモリ
素子のアクセストランジスタTr1がオンし（W1i→Ｈ）、
EEPROMセルのデータに対応する電位がDRAMセルとビット
線に現われる。その後、選択メモリ素子のデータ転送用
MOSトランジスタTr2がオフし（W2i→Ｌ）、ビット線対B
j,▲▼の電位差の差動増幅を開始する（φ１→Ｈ、
MOSトランジスタTr9,Tr10オン、SA:差動増幅回路）。選
択メモリ素子のデータ転送用トランジスタTr2は、上記
トランジスタTr4がオンした時からアクセストランジス
タTr1がオンする時までに、オンする。そして、ビット
線対の電位差の差動増幅動作を開始するまでにオフす
る。
チャージ時間にビット線対Bj,▲▼が中間電位1/2Vc
cに設定され（φPR→Ｈ、MOSトランジスタTr6,Tr7,Tr8
オン）、続いて、選択メモリ素子が接続されるビット線
Bjにソースが接続され、ドレインがVcc（電源電位）に
接続されたMOSトランジスタTr4がオンし（φ２→Ｈ）、
ビット線Bjの電位を電源電位の近傍電位まで上昇させた
後に上記トランジスタがオフする。続いて、選択メモリ
素子のアクセストランジスタTr1がオンし（W1i→Ｈ）、
EEPROMセルのデータに対応する電位がDRAMセルとビット
線に現われる。その後、選択メモリ素子のデータ転送用
MOSトランジスタTr2がオフし（W2i→Ｌ）、ビット線対B
j,▲▼の電位差の差動増幅を開始する（φ１→Ｈ、
MOSトランジスタTr9,Tr10オン、SA:差動増幅回路）。選
択メモリ素子のデータ転送用トランジスタTr2は、上記
トランジスタTr4がオンした時からアクセストランジス
タTr1がオンする時までに、オンする。そして、ビット
線対の電位差の差動増幅動作を開始するまでにオフす
る。
なお、DRAMデータ“1",“0"と、EEPROMセルのVTHレベ
ル高，低との対応は以下の表の通りである。
ル高，低との対応は以下の表の通りである。
DRAMセルへのデータ転送（リコール）の動作タイミン
グとしては次の方法も可能である。
グとしては次の方法も可能である。
ビット線対Bj,▲▼を1/2Vccにする。
選択ビット線電位上昇及びアクセストランジスタTr
1オン。
1オン。
ビット線電位上昇用トランジスタTr4（Tr5）をオ
フ、且つ、データ転送用トランジスタTr2をオンし、ビ
ット線の電位を変化させる。
フ、且つ、データ転送用トランジスタTr2をオンし、ビ
ット線の電位を変化させる。
データ転送用トランジスタTr2をオフして差動増幅
動作を開始する。
動作を開始する。
上記の方法は、２層メタルを使うと第２ワード線W2i
の時定数が減るので可能である。
の時定数が減るので可能である。
リコール動作時、第１ワード線W1i及び第２ワード線W
2iにVcc以上のブースト電圧を加えることにより、ビッ
ト線電荷がEEPROMセルから逃げ易くして、リコール動作
時間を短縮することができる。
2iにVcc以上のブースト電圧を加えることにより、ビッ
ト線電荷がEEPROMセルから逃げ易くして、リコール動作
時間を短縮することができる。
上記の実施例では、トランジスタTr6,Tr7,Tr8とTr
4（Tr5）とTr2のオン・オフ及びビット線対につながる
差動増幅回路SAの動作が、ワード線毎に毎回繰り返され
るので、EEPROMセルからDRAMセルにデータを読み出す動
作に時間がかかる。この点を改善した、本発明の他の実
施例を以下に説明する。回路構成、メモリセル構造は上
記実施例と同一である。
4（Tr5）とTr2のオン・オフ及びビット線対につながる
差動増幅回路SAの動作が、ワード線毎に毎回繰り返され
るので、EEPROMセルからDRAMセルにデータを読み出す動
作に時間がかかる。この点を改善した、本発明の他の実
施例を以下に説明する。回路構成、メモリセル構造は上
記実施例と同一である。
EEPROMセルのデータをDRAMセルに転送するとき、EEPR
OMセルを構成するフローティングゲート型トランジスタ
Tr3のソースＳ側が接地電位に設定される。
OMセルを構成するフローティングゲート型トランジスタ
Tr3のソースＳ側が接地電位に設定される。
EEPROMセルのデータをDRAMセルへ転送するとき、プリ
チャージ時間にビット線対Bj,▲▼がVccレベル近く
に設定され（φ2,φ３→Ｈ、トランジスタTr4,Tr5オ
ン）、続いて選択メモリ素子のアクセストランジスタTr
1がオンし（W1i→Ｈ）、DRAMセルがVccレベル近くに設
定される。その後、選択メモリ素子のアクセストランジ
スタTr1がオフする（W1i→Ｌ）。その間、データ転送用
トランジスタTr2はオフしている（W2i＝Ｌ）。同様の動
作を繰り返し、全DRAMセルをVccレベル近くに設定した
後に、全メモリ素子のデータ転送用トランジスタTr2を
同時にオンし、又は、所定のブロック単位で順次オン
し、DRAMセルの電位を、EEPROMセルのVTHレベルに対応
する電位に設定し、転送を終える。EEPROMセルのデータ
をDRAMセルに転送するとき、ビット線対の電荷をGND方
向に抜かない。
チャージ時間にビット線対Bj,▲▼がVccレベル近く
に設定され（φ2,φ３→Ｈ、トランジスタTr4,Tr5オ
ン）、続いて選択メモリ素子のアクセストランジスタTr
1がオンし（W1i→Ｈ）、DRAMセルがVccレベル近くに設
定される。その後、選択メモリ素子のアクセストランジ
スタTr1がオフする（W1i→Ｌ）。その間、データ転送用
トランジスタTr2はオフしている（W2i＝Ｌ）。同様の動
作を繰り返し、全DRAMセルをVccレベル近くに設定した
後に、全メモリ素子のデータ転送用トランジスタTr2を
同時にオンし、又は、所定のブロック単位で順次オン
し、DRAMセルの電位を、EEPROMセルのVTHレベルに対応
する電位に設定し、転送を終える。EEPROMセルのデータ
をDRAMセルに転送するとき、ビット線対の電荷をGND方
向に抜かない。
＜発明の効果＞ 以上の説明から明らかな様に、本発明によれば従来の
問題点を解決した極めて有用な半導体記憶装置が提案さ
れるものである。
問題点を解決した極めて有用な半導体記憶装置が提案さ
れるものである。
第１図は本発明の実施例の回路構成図、第２図は動作タ
イミング波形図、第３図はメモリセル断面構造図、第４
図は従来のNVRAMの回路構成図、第５図は動作タイミン
グ波形図である。 符号の説明 MC:メモリ素子、MC1:DRAMセル、MC2:EEPROMセル、Bj,▲
▼：ビット線、W1i:第１ワード線、W2i:第２ワード
線、Tr1:アクセストランジスタ、Tr2:データ転送用トラ
ンジスタ、Tr3:フローティングゲート型トランジスタ、
C1:DRAMキャパシタ、CG（CP1）：フローティングゲート
型トランジスタの制御ゲート電極兼DRAMキャパシタ電
極、Tr4,…,Tr10:MOSトランジスタ、SA:差動増幅回路。
イミング波形図、第３図はメモリセル断面構造図、第４
図は従来のNVRAMの回路構成図、第５図は動作タイミン
グ波形図である。 符号の説明 MC:メモリ素子、MC1:DRAMセル、MC2:EEPROMセル、Bj,▲
▼：ビット線、W1i:第１ワード線、W2i:第２ワード
線、Tr1:アクセストランジスタ、Tr2:データ転送用トラ
ンジスタ、Tr3:フローティングゲート型トランジスタ、
C1:DRAMキャパシタ、CG（CP1）：フローティングゲート
型トランジスタの制御ゲート電極兼DRAMキャパシタ電
極、Tr4,…,Tr10:MOSトランジスタ、SA:差動増幅回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−204295（ＪＰ，Ａ) 特開 昭60−100465（ＪＰ，Ａ) 特開 昭64−33961（ＪＰ，Ａ) 特開 昭57−18087（ＪＰ，Ａ) 特開 昭58−142565（ＪＰ，Ａ) 特開 昭58−35795（ＪＰ，Ａ) 特開 昭55−38664（ＪＰ，Ａ) 特開 昭63−138598（ＪＰ，Ａ) 特開 昭63−181195（ＪＰ，Ａ)
Claims (2)
- 【請求項１】１個のMOSトランジスタと１個のキャパシ
タで構成されたDRAMセルとEEPROMセルを結合して１セル
にした複数のメモリ素子が接続される複数のビット線
と、各メモリ素子の共通のワード電極として機能する複
数のワード線と、DRAMセルとEEPROMセル間のデータ転送
時に使用されるMOSトランジスタにより構成されるメモ
リアレイを有する半導体記憶装置に於いて、 以下の要件を具備することを特徴とする半導体記憶装
置。 （１）上記EEPROMセルを構成するフローティングゲート
型トランジスタの制御ゲート電極を上記DRAMセルのMOS
トランジスタのソース領域に接続し、かつ、上記制御ゲ
ート電極上に絶縁膜を介してキャパシタ電極を設けるこ
とにより、上記制御ゲート電極を上記DRAMセルの蓄積ノ
ードとする。 （２）上記EEPROMセルのデータを上記DRAMセルに転送す
るとき、上記EEPROMを構成するフローティングゲート型
トランジスタのソース側が接地電位に設定される。 （３）上記EEPROMセルのデータを上記DRAMセルに転送す
るとき、ビット線対の内、選択メモリ素子が接続される
側のビット線の電位が電源電位又はその近傍電位に設定
され、他方の側のビット線の電位が中間電位に設定され
た後、選択メモリ素子のEEPROMセルとビット線間が接続
され、その後、該EEPROMセルとビット線間が分離され
て、ビット線対の電位差の差動増幅が行われる。 - 【請求項２】１個のMOSトランジスタと１個のキャパシ
タで構成されたDRAMセルとEEPROMセルを結合して１セル
にした複数のメモリ素子が接続される複数のビット線
と、各メモリ素子の共通のワード電極として機能する複
数のワード線と、DRAMセルとEEPROMセル間のデータ転送
時に使用されるMOSトランジスタにより構成されるメモ
リアレイを有する半導体記憶装置に於いて、 以下の要件を具備することを特徴とする半導体記憶装
置。 （１）上記EEPROMセルを構成するフローティングゲート
型トランジスタの制御ゲート電極を上記DRAMセルのMOS
トランジスタのソース領域に接続し、かつ、上記制御ゲ
ート電極上に絶縁膜を介してキャパシタ電極を設けるこ
とにより、上記制御ゲート電極を上記DRAMセルの蓄積ノ
ードとする。 （２）上記EEPROMセルのデータを上記DRAMセルに転送す
るとき、上記EEPROMを構成するフローティングゲート型
トランジスタのソース側が接地電位に設定される。 （３）上記EEPROMセルのデータを上記DRAMセルに転送す
るとき、全DRAMセルが電源電位又はその近傍電位に設定
された後、上記データ転送用MOSトランジスタがオンす
る。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273038A JP2609332B2 (ja) | 1989-10-19 | 1989-10-19 | 半導体記憶装置 |
| US07/549,293 US5181188A (en) | 1989-07-07 | 1990-07-06 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273038A JP2609332B2 (ja) | 1989-10-19 | 1989-10-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03134894A JPH03134894A (ja) | 1991-06-07 |
| JP2609332B2 true JP2609332B2 (ja) | 1997-05-14 |
Family
ID=17522301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1273038A Expired - Fee Related JP2609332B2 (ja) | 1989-07-07 | 1989-10-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2609332B2 (ja) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538664A (en) * | 1978-09-08 | 1980-03-18 | Sanyo Electric Co Ltd | Nonvolatile memory circuit |
| US4375087C1 (en) * | 1980-04-09 | 2002-01-01 | Hughes Aircraft Co | Electrically erasable programmable read-only memory |
| JPS5835795A (ja) * | 1981-08-24 | 1983-03-02 | Hitachi Ltd | メモリのデ−タ線プリチヤ−ジ回路 |
| US4449205A (en) * | 1982-02-19 | 1984-05-15 | International Business Machines Corp. | Dynamic RAM with non-volatile back-up storage and method of operation thereof |
| US4545034A (en) * | 1983-06-17 | 1985-10-01 | Texas Instruments Incorporated | Contactless tite RAM |
| JPS63138598A (ja) * | 1986-11-28 | 1988-06-10 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPS63181195A (ja) * | 1987-01-22 | 1988-07-26 | Mitsubishi Electric Corp | 自己増幅型ｍｏｓ半導体メモリ |
| JPS6433961A (en) * | 1987-07-29 | 1989-02-03 | Sharp Kk | Mos composite memory device |
| JPH0799622B2 (ja) * | 1988-02-09 | 1995-10-25 | シャープ株式会社 | 半導体記憶装置 |
-
1989
- 1989-10-19 JP JP1273038A patent/JP2609332B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03134894A (ja) | 1991-06-07 |
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