JP2598420B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- JP2598420B2 JP2598420B2 JP62225819A JP22581987A JP2598420B2 JP 2598420 B2 JP2598420 B2 JP 2598420B2 JP 62225819 A JP62225819 A JP 62225819A JP 22581987 A JP22581987 A JP 22581987A JP 2598420 B2 JP2598420 B2 JP 2598420B2
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、アクティブマトリクスディスプレイ等にス
イッチング素子として使用される薄膜トランジスタ（Th
in Film Transistor,以下TFTと称す）及びその製造方法
に関する。
イッチング素子として使用される薄膜トランジスタ（Th
in Film Transistor,以下TFTと称す）及びその製造方法
に関する。
第３図はTV等の画像表示装置として利用されているア
クティブマトリクスディスプレイ１の概念図である。ア
クティブマトリクスディスプレイ１は、その一方の側に
マトリクスパネル1aを備えている。このマトリクスパネ
ル1aは、ガラスの如き透明な絶縁基板２上にマトリクス
状に配列された各画素毎に設けられた透明画素電極５
と、これら透明画素電極５間を交差するように走ってい
る信号線（ドレイン線）３及び走査線（ゲート線）４
と、各透明画素電極５毎に配設形成されたTFT6とからな
っている。また、マトリクスパネル1aと対向する側に
は、一面に透明電極８の形成されたガラス基板９を備
え、マトリクスパネル1aと透明電極８との間に液晶７を
封入することによってアクティブマトリクスディスプレ
イ１が構成されている。
クティブマトリクスディスプレイ１の概念図である。ア
クティブマトリクスディスプレイ１は、その一方の側に
マトリクスパネル1aを備えている。このマトリクスパネ
ル1aは、ガラスの如き透明な絶縁基板２上にマトリクス
状に配列された各画素毎に設けられた透明画素電極５
と、これら透明画素電極５間を交差するように走ってい
る信号線（ドレイン線）３及び走査線（ゲート線）４
と、各透明画素電極５毎に配設形成されたTFT6とからな
っている。また、マトリクスパネル1aと対向する側に
は、一面に透明電極８の形成されたガラス基板９を備
え、マトリクスパネル1aと透明電極８との間に液晶７を
封入することによってアクティブマトリクスディスプレ
イ１が構成されている。
第４図は、第３図に示したマトリクスパネル1a内の任
意のTFT6及びその近傍における電極及び配線の配置状態
を示した平面図である。第４図に示すように、TFT6の形
成領域において、走査線４の信号線３との交差部分をわ
ずかに突出させ、この突出部をTFT6のゲート電極14とす
ると共に、このゲート電極14上に半導体層16を介して位
置する信号線３の一部をTFT6のドレイン電極12とし、ま
たゲート電極14上の半導体16上から透明画素電極５上に
かけて電極を形成し、これをTFT6のソース電極13として
いる。
意のTFT6及びその近傍における電極及び配線の配置状態
を示した平面図である。第４図に示すように、TFT6の形
成領域において、走査線４の信号線３との交差部分をわ
ずかに突出させ、この突出部をTFT6のゲート電極14とす
ると共に、このゲート電極14上に半導体層16を介して位
置する信号線３の一部をTFT6のドレイン電極12とし、ま
たゲート電極14上の半導体16上から透明画素電極５上に
かけて電極を形成し、これをTFT6のソース電極13として
いる。
第５図は、第４図に示したTFT6及びその近傍のＡ−Ａ
拡大断面図である。第５図に示すように、絶縁基板２上
にゲート電極14が形成され、このゲート電極14上及び絶
縁基板２上を覆って酸化シリコン若しくは窒化シリコン
等の絶縁層（ゲート絶縁膜）11が形成される。ゲート電
極14の上方及びその近辺には、絶縁層11を介してアモル
ファスシリコン（ａ−Si）等からなる半導体層16が形成
される。更に絶縁層11上には、半導体層16と近接した位
置に、ITO（Indium（In）−Tin（Sn）−Oxide）等から
なる透明画素電極５が形成される。半導体層16上であっ
て、ゲート電極14の両端部の上方には、ハイドープのコ
ンタクト層15を介してドレイン電極12とソース電極13が
形成される。この際、ソース電極13の一部が透明画素電
極５に接続される。このように構成されたTFT6は、ゲー
ト電極14とドレイン及びソース電極12,13とが半導体層1
6に関して互いに異なる平面上にあるもので、逆スタガ
型と称されている。
拡大断面図である。第５図に示すように、絶縁基板２上
にゲート電極14が形成され、このゲート電極14上及び絶
縁基板２上を覆って酸化シリコン若しくは窒化シリコン
等の絶縁層（ゲート絶縁膜）11が形成される。ゲート電
極14の上方及びその近辺には、絶縁層11を介してアモル
ファスシリコン（ａ−Si）等からなる半導体層16が形成
される。更に絶縁層11上には、半導体層16と近接した位
置に、ITO（Indium（In）−Tin（Sn）−Oxide）等から
なる透明画素電極５が形成される。半導体層16上であっ
て、ゲート電極14の両端部の上方には、ハイドープのコ
ンタクト層15を介してドレイン電極12とソース電極13が
形成される。この際、ソース電極13の一部が透明画素電
極５に接続される。このように構成されたTFT6は、ゲー
ト電極14とドレイン及びソース電極12,13とが半導体層1
6に関して互いに異なる平面上にあるもので、逆スタガ
型と称されている。
第３図〜第５図で示したTFT6では、上述したように、
透明画素電極５とソース電極13及びドレイン電極12とが
同一平面上に配設されている。そのため、特に第４図に
示した電極等の配置状態から明らかな様に、ドレイン電
極12から延びた信号線３と透明画素電極５との間で短絡
を生じ易いという問題がある。
透明画素電極５とソース電極13及びドレイン電極12とが
同一平面上に配設されている。そのため、特に第４図に
示した電極等の配置状態から明らかな様に、ドレイン電
極12から延びた信号線３と透明画素電極５との間で短絡
を生じ易いという問題がある。
そこで、このような短絡を防止するために、透明画素
電極５と信号線３間には、これらを形成する場合の加工
精度及びアライメント精度から決定される一定の間隔Ｌ
を設けるようにしている。この間隔Ｌは、通常、例えば
20μｍ以上という大きな値である。ところが、このよう
な広い間隔Ｌを設ければ、上記の短絡は防止されるが、
その反面、透明画素電極５の面積が小さくなり、すなわ
ち、有効表示面積が小さくなってしまうという問題点が
生じる。例えば、マトリクスパネル1aの上の１つの画素
に割当てられた面積に対する透明画素電極５の面積の割
合である開口率は、上記間隔Ｌを最小限の20μｍとした
場合であっても、50％程度と非常に小さくなってしま
う。
電極５と信号線３間には、これらを形成する場合の加工
精度及びアライメント精度から決定される一定の間隔Ｌ
を設けるようにしている。この間隔Ｌは、通常、例えば
20μｍ以上という大きな値である。ところが、このよう
な広い間隔Ｌを設ければ、上記の短絡は防止されるが、
その反面、透明画素電極５の面積が小さくなり、すなわ
ち、有効表示面積が小さくなってしまうという問題点が
生じる。例えば、マトリクスパネル1aの上の１つの画素
に割当てられた面積に対する透明画素電極５の面積の割
合である開口率は、上記間隔Ｌを最小限の20μｍとした
場合であっても、50％程度と非常に小さくなってしま
う。
本発明は、上記従来の問題点に鑑み、透明画素電極と
ドレイン電極（信号線）間の短絡を無くし、これと同時
に、有効表示面積を極めて広くとることができ、且つ透
明画素電極に欠陥が生じることがない薄膜トランジスタ
（TFT）及びその製造方法を提供することを目的とす
る。
ドレイン電極（信号線）間の短絡を無くし、これと同時
に、有効表示面積を極めて広くとることができ、且つ透
明画素電極に欠陥が生じることがない薄膜トランジスタ
（TFT）及びその製造方法を提供することを目的とす
る。
［発明の要点］ 本発明は、上述の目的を達成するために、透明絶縁基
板上に、トランジスタ領域上は薄く且該トランジスタ領
域外は厚くして表面が平坦な透明絶縁膜を形成し、該透
明絶縁膜上に薄膜トランジタのソース電極に接続された
透明画素電極を形成するようにしたものである。
板上に、トランジスタ領域上は薄く且該トランジスタ領
域外は厚くして表面が平坦な透明絶縁膜を形成し、該透
明絶縁膜上に薄膜トランジタのソース電極に接続された
透明画素電極を形成するようにしたものである。
以下、本発明の実施例について、図面を参照しながら
説明する。
説明する。
第１図（ｆ）は本発明の一実施例のTFTの要部構成を
示す断面図であり、第２図はこのFTFをアクティブマト
リクスディスプレイ（第３図参照）に採用した場合の同
TFT及びその近傍における電極及び配線の配置状態を示
す平面図である。すなわち、第２図のＢ−Ｂ拡大断面図
が第１図（ｆ）に相当する。
示す断面図であり、第２図はこのFTFをアクティブマト
リクスディスプレイ（第３図参照）に採用した場合の同
TFT及びその近傍における電極及び配線の配置状態を示
す平面図である。すなわち、第２図のＢ−Ｂ拡大断面図
が第１図（ｆ）に相当する。
まず、透明な絶縁基板２上には、第１図（ｆ）に示す
ように厚さ1000Å程度のゲート電極14が形成され、更に
第２図に示すように上記ゲート電極14に接続された走査
線（ゲート線）４が長く延びて配設されている。これら
ゲート電極14及び走査線４は、第１図（ｆ）に示すよう
に、厚さ3000Å程度の絶縁層（ゲート絶縁膜）11で覆わ
れている。ゲート電極14の上方及びその近辺には、絶縁
層11を介して、アモルファスシリコン等からなる厚さ10
00Å程度の半導体層16が形成されている。この半導体層
16上であってゲート電極14の両端部の上方には、高濃度
のアモルファスシリコン等からなる厚さ500Å程度のコ
ンタクト層15を介して、それぞれ厚さ1000Å程度のドレ
イン電極12とソース電極13が形成されている。また絶縁
層11上には、第２図に示すように、走査線４と交差して
信号線（ドレイン線）３が長く延びて配設され、その半
導体層16上の領域が上記ドレイン電極12となっている。
ように厚さ1000Å程度のゲート電極14が形成され、更に
第２図に示すように上記ゲート電極14に接続された走査
線（ゲート線）４が長く延びて配設されている。これら
ゲート電極14及び走査線４は、第１図（ｆ）に示すよう
に、厚さ3000Å程度の絶縁層（ゲート絶縁膜）11で覆わ
れている。ゲート電極14の上方及びその近辺には、絶縁
層11を介して、アモルファスシリコン等からなる厚さ10
00Å程度の半導体層16が形成されている。この半導体層
16上であってゲート電極14の両端部の上方には、高濃度
のアモルファスシリコン等からなる厚さ500Å程度のコ
ンタクト層15を介して、それぞれ厚さ1000Å程度のドレ
イン電極12とソース電極13が形成されている。また絶縁
層11上には、第２図に示すように、走査線４と交差して
信号線（ドレイン線）３が長く延びて配設され、その半
導体層16上の領域が上記ドレイン電極12となっている。
更に本実施例では、上述したようなゲート電極14、絶
縁層11、半導体層16、コンタクト層15、ドレイン電極12
及びソース電極13から構成されるトランジスタ領域と、
信号線３及び走査線４とが、第１図（ｆ）に示すよう
に、表面の平坦な透明絶縁層18によって覆われている。
透明絶縁層18の上面からドレイン電極12及びソース電極
13までの厚さは、例えば3000Å程度である。このような
透明絶縁層18上に厚さ1000Å程度の透明画素電極５が形
成され、これはコンタクトホール19を介してソース電極
13に接続してある。
縁層11、半導体層16、コンタクト層15、ドレイン電極12
及びソース電極13から構成されるトランジスタ領域と、
信号線３及び走査線４とが、第１図（ｆ）に示すよう
に、表面の平坦な透明絶縁層18によって覆われている。
透明絶縁層18の上面からドレイン電極12及びソース電極
13までの厚さは、例えば3000Å程度である。このような
透明絶縁層18上に厚さ1000Å程度の透明画素電極５が形
成され、これはコンタクトホール19を介してソース電極
13に接続してある。
以上のように構成された本実施例のTFTでは、第１図
（ｆ）に明らかなように、ドレイン電極12（及びこれに
接続されて延びている信号線３）と透明画素電極５とが
透明絶縁層18を介して互いに異なる平面上に形成されて
いる。このことから、第５図に示したように各電極を同
一平面上に形成した従来のTFTの構造と比較して、信号
線３と上記透明画素電極５間の距離（上下方向の距離）
を大きくとることができ、よってその間の短絡を大幅に
減少させることができる。
（ｆ）に明らかなように、ドレイン電極12（及びこれに
接続されて延びている信号線３）と透明画素電極５とが
透明絶縁層18を介して互いに異なる平面上に形成されて
いる。このことから、第５図に示したように各電極を同
一平面上に形成した従来のTFTの構造と比較して、信号
線３と上記透明画素電極５間の距離（上下方向の距離）
を大きくとることができ、よってその間の短絡を大幅に
減少させることができる。
また、上述したように透明画素電極５が透明絶縁層18
を介して他の電極及び配線とは別平面上にあって短絡を
防止できることから、第２図に明らかなように、信号線
（ドレイン線）３及び走査線（ゲート線）４に囲まれた
全ての領域に透明画素電極５を配設することができ、す
なわち第４図に示した間隔Ｌをゼロとすることもでき
る。そればかりでなく、平面的に視て、透明画素電極５
を信号線３及び走査線４上に重ねるように配設すること
もできる。このようにすることにより、不透明領域（TF
T領域及び配線領域）を除く全ての領域を有効表示エリ
アとすることができるので、有効表示面積はとりうる最
大の値となる。本実施例によれば、開口率70％以上（従
来は50％以下）を実現できる。
を介して他の電極及び配線とは別平面上にあって短絡を
防止できることから、第２図に明らかなように、信号線
（ドレイン線）３及び走査線（ゲート線）４に囲まれた
全ての領域に透明画素電極５を配設することができ、す
なわち第４図に示した間隔Ｌをゼロとすることもでき
る。そればかりでなく、平面的に視て、透明画素電極５
を信号線３及び走査線４上に重ねるように配設すること
もできる。このようにすることにより、不透明領域（TF
T領域及び配線領域）を除く全ての領域を有効表示エリ
アとすることができるので、有効表示面積はとりうる最
大の値となる。本実施例によれば、開口率70％以上（従
来は50％以下）を実現できる。
次に、第１図（ａ）〜（ｆ）を参照して、本発明の一
実施例のTFTの製造方法を説明する。
実施例のTFTの製造方法を説明する。
まず、第１図（ａ）に示すように、表面の洗浄された
透明な絶縁基板２上に、スパッタリング或いは蒸着等で
例えば1000Å厚程度の金属膜を被着し、この金属膜をフ
ォトリソグラフィ法等でパターニングすることによっ
て、ゲート電極14及び走査線（ゲート線、第２図及び第
３図参照）４を形成する。絶縁基板２としてはガラス、
石英、サファイア等を用いることができ、またゲート電
極14及び走査線４としてはクロム、チタン、タングステ
ン、タンタル、銅等の金属を用いることができる。
透明な絶縁基板２上に、スパッタリング或いは蒸着等で
例えば1000Å厚程度の金属膜を被着し、この金属膜をフ
ォトリソグラフィ法等でパターニングすることによっ
て、ゲート電極14及び走査線（ゲート線、第２図及び第
３図参照）４を形成する。絶縁基板２としてはガラス、
石英、サファイア等を用いることができ、またゲート電
極14及び走査線４としてはクロム、チタン、タングステ
ン、タンタル、銅等の金属を用いることができる。
その後、第１図（ｂ）に示すように、ゲート電極14及
び走査線（ゲート線）４を覆って、絶縁基板２の一面に
絶縁層（ゲート絶縁膜）11を、プラズマCVD法等により
例えば3000Å厚に形成する。絶縁層11としては窒化シリ
コン（SiN）又は酸化シリコン（SiO2）等を使用でき
る。続いて、第１図（ｃ）に示すように、絶縁層11上に
アモルファスシリコン（ａ−ｉ−Si）等からなる半導体
層16と高濃度のアルモファスシリコン（ａ−n+−Si）等
からなるコンタクト層15をプラズマCVD法等によりそれ
ぞれ例えば1000Å,500Å厚に積層形成し、ゲート電極14
の上方及びその近辺だけを覆うようにフォトリソグラフ
ィ法等を用いてパターニングする。半導体層16及びコン
タクト層15としては、上述したアモルファスシリコン以
外にも、アモルァスの炭化シリコン（SiC）、テルル、
セレン、ゲルマニウム、硫化カドミウム（CdS）、カド
ミウムセレン（CdSe）等を用いることができる。
び走査線（ゲート線）４を覆って、絶縁基板２の一面に
絶縁層（ゲート絶縁膜）11を、プラズマCVD法等により
例えば3000Å厚に形成する。絶縁層11としては窒化シリ
コン（SiN）又は酸化シリコン（SiO2）等を使用でき
る。続いて、第１図（ｃ）に示すように、絶縁層11上に
アモルファスシリコン（ａ−ｉ−Si）等からなる半導体
層16と高濃度のアルモファスシリコン（ａ−n+−Si）等
からなるコンタクト層15をプラズマCVD法等によりそれ
ぞれ例えば1000Å,500Å厚に積層形成し、ゲート電極14
の上方及びその近辺だけを覆うようにフォトリソグラフ
ィ法等を用いてパターニングする。半導体層16及びコン
タクト層15としては、上述したアモルファスシリコン以
外にも、アモルァスの炭化シリコン（SiC）、テルル、
セレン、ゲルマニウム、硫化カドミウム（CdS）、カド
ミウムセレン（CdSe）等を用いることができる。
次に、コンタクト層15及び絶縁層11を覆うように蒸着
もしくはスパッタリング等で例えば1000Å厚程度の金属
膜を形成し、この金属膜及びコンタクト層15をフォトリ
ングラフィ法等でパターニングすることにより、第１図
（ｄ）に示すようにゲート電極14の両端部の上方にドレ
イン電極12及びソース電極13を形成する。この際、ドレ
イン電極12から延びた信号線（ドレイン線、第２図及び
第３図参照）３をも同時に形成する。ドレイン電極12、
ソース電極13及び信号線３としては、クロム、チタン、
タングステン、タンタル、銅等の金属を用いることがで
きる。
もしくはスパッタリング等で例えば1000Å厚程度の金属
膜を形成し、この金属膜及びコンタクト層15をフォトリ
ングラフィ法等でパターニングすることにより、第１図
（ｄ）に示すようにゲート電極14の両端部の上方にドレ
イン電極12及びソース電極13を形成する。この際、ドレ
イン電極12から延びた信号線（ドレイン線、第２図及び
第３図参照）３をも同時に形成する。ドレイン電極12、
ソース電極13及び信号線３としては、クロム、チタン、
タングステン、タンタル、銅等の金属を用いることがで
きる。
以上の工程により、絶縁基板２上にトランジスタ領域
17が形成される。次に、上記トランジスタ領域17、走査
線（ゲート線）４及び信号線（ドレイン線）３の形成さ
れた絶縁層11上に覆って、第１図（ｅ）に示す様に、表
面の平坦化された透明絶縁層18をスピンコート法等によ
り形成する。透明絶縁層18としてはポリイミド、アクリ
ル、あるいはシラノール系化合物の塗布・焼成によって
形成された絶縁膜（SOG膜）等の透明な絶縁膜を使用で
き、その上面からソース及びドレイン電極13,12までの
厚さが例えば3000Å程度となるようにする。続いて、通
常のエッチングもしくはプラズマエッチング等を利用し
て、透明絶縁層18の上面からソース電極12にかけてコン
タクトホール19を形成する。
17が形成される。次に、上記トランジスタ領域17、走査
線（ゲート線）４及び信号線（ドレイン線）３の形成さ
れた絶縁層11上に覆って、第１図（ｅ）に示す様に、表
面の平坦化された透明絶縁層18をスピンコート法等によ
り形成する。透明絶縁層18としてはポリイミド、アクリ
ル、あるいはシラノール系化合物の塗布・焼成によって
形成された絶縁膜（SOG膜）等の透明な絶縁膜を使用で
き、その上面からソース及びドレイン電極13,12までの
厚さが例えば3000Å程度となるようにする。続いて、通
常のエッチングもしくはプラズマエッチング等を利用し
て、透明絶縁層18の上面からソース電極12にかけてコン
タクトホール19を形成する。
そして最後に、第１図（ｆ）に示す様に、透明絶縁層
18上及びコンタクトホール19内に透明電極材料を例えば
1000Å厚にスパッタリングし、これをパターニングする
ことにより、各画素領域毎に透明画素電極５を形成する
（第２図参照）。この際、透明絶縁層18上の透明画素電
極５ソース電極13とがコンタクトホール19を介して接続
される。透明電極材料としては、酸化錫（SnO2）、酸化
インジウム（InO2）、ITO等を使用できる。
18上及びコンタクトホール19内に透明電極材料を例えば
1000Å厚にスパッタリングし、これをパターニングする
ことにより、各画素領域毎に透明画素電極５を形成する
（第２図参照）。この際、透明絶縁層18上の透明画素電
極５ソース電極13とがコンタクトホール19を介して接続
される。透明電極材料としては、酸化錫（SnO2）、酸化
インジウム（InO2）、ITO等を使用できる。
上述した本実施例の製造方法では、一般に不良の発生
しやすい透明画素電極５の形成工程が最終工程となるの
で、たとえこの工程で不良が発生した場合であっても、
直前の工程からのやり直しが可能である。よって、ほと
んど無欠陥でTFTマトリクスアレイを作成でき、ほぼ100
％完成品のアクティブマトリクスディスプレイとするこ
とも可能である。
しやすい透明画素電極５の形成工程が最終工程となるの
で、たとえこの工程で不良が発生した場合であっても、
直前の工程からのやり直しが可能である。よって、ほと
んど無欠陥でTFTマトリクスアレイを作成でき、ほぼ100
％完成品のアクティブマトリクスディスプレイとするこ
とも可能である。
また、TFT特性を測定する場合は、透明画素電極５を
形成した時点で行うことができるという利点もある。
形成した時点で行うことができるという利点もある。
更に、透明絶縁層18の形成工程後はスパッタリングに
よる透明画素電極５の形成工程だけであることから、透
明絶縁層18はスパッタリングの温度（高々150℃程度）
に耐えうるものであればよく、よって上述したポリイミ
ドやアクリル等のような耐熱性の低い材料も使用でき
る。
よる透明画素電極５の形成工程だけであることから、透
明絶縁層18はスパッタリングの温度（高々150℃程度）
に耐えうるものであればよく、よって上述したポリイミ
ドやアクリル等のような耐熱性の低い材料も使用でき
る。
以上説明したように、本発明によれば、透明絶縁基板
上に、トランジスタ領域上は薄く且該トランジスタ領域
外は厚くして表面が平坦な透明絶縁膜を形成し、該透明
絶縁膜上に薄膜トランジスタのソース電極に接続された
透明画素電極を形成するようにしたので、透明画素電極
とドレイン電極（信号線）との短絡をなくすることがで
き、しかも透明画素電極の面積を拡げて有効表示面積を
著しく大きくとることができる。また、透明画素電極
が、薄膜トランジスタによる段差を平坦化した透明絶縁
層の表面に形成されているため、この透明画素電極が断
線することがなく、画素欠陥が生じることもない。更
に、透明画素電極の形成工程が最終工程であるために、
この工程で多く発生しやすい不良を発見して単独で再形
成が可能となり、既にマトリクスアレイとして形成済の
他のTFTを無駄にすることもなくなる。
上に、トランジスタ領域上は薄く且該トランジスタ領域
外は厚くして表面が平坦な透明絶縁膜を形成し、該透明
絶縁膜上に薄膜トランジスタのソース電極に接続された
透明画素電極を形成するようにしたので、透明画素電極
とドレイン電極（信号線）との短絡をなくすることがで
き、しかも透明画素電極の面積を拡げて有効表示面積を
著しく大きくとることができる。また、透明画素電極
が、薄膜トランジスタによる段差を平坦化した透明絶縁
層の表面に形成されているため、この透明画素電極が断
線することがなく、画素欠陥が生じることもない。更
に、透明画素電極の形成工程が最終工程であるために、
この工程で多く発生しやすい不良を発見して単独で再形
成が可能となり、既にマトリクスアレイとして形成済の
他のTFTを無駄にすることもなくなる。
第１図（ａ）〜（ｆ）は本発明の一実施例の薄膜トラン
ジスタ（TFT）とその製造方法を示す製造工程図、 第２図は第１図（ｆ）に示したTFT及びその近傍におけ
る電極及び配線の配置状態を示す平面図、 第３図は従来のアクティブマトリクスディスプレイの概
念図、 第４図は第３図のマトリクスパネル1a内の任意のTFT及
びその近傍における電極及び配線の配置状態を示す平面
図、 第５図は第４図に示したTFT及びその近傍のＡ−Ａ拡大
断面図である。 ２……絶縁基板、 ３……信号線（ドレイン線）、 ４……走査線（ゲート線）、 ５……透明画素電極、 11……絶縁層（ゲート絶縁膜）、 12……ドレイン電極、 13……ソース電極、 14……ゲート電極、 15……コンタクト層、 16……半導体層、 17……トランジスタ領域、 18……透明絶縁層、 19……コンタクトホール．
ジスタ（TFT）とその製造方法を示す製造工程図、 第２図は第１図（ｆ）に示したTFT及びその近傍におけ
る電極及び配線の配置状態を示す平面図、 第３図は従来のアクティブマトリクスディスプレイの概
念図、 第４図は第３図のマトリクスパネル1a内の任意のTFT及
びその近傍における電極及び配線の配置状態を示す平面
図、 第５図は第４図に示したTFT及びその近傍のＡ−Ａ拡大
断面図である。 ２……絶縁基板、 ３……信号線（ドレイン線）、 ４……走査線（ゲート線）、 ５……透明画素電極、 11……絶縁層（ゲート絶縁膜）、 12……ドレイン電極、 13……ソース電極、 14……ゲート電極、 15……コンタクト層、 16……半導体層、 17……トランジスタ領域、 18……透明絶縁層、 19……コンタクトホール．
Claims (2)
- 【請求項１】透明絶縁基板上に形成され、少なくともゲ
ート電極，ゲート絶縁層、半導体層、ドレイン電極及び
ソース電極より成るトランジスタ領域と、 前記透明絶縁基板上に前記トランジスタ領域を覆って形
成された透明絶縁層と、 前記透明絶縁層上に形成され、前記ソース電極に接続さ
れた透明画素電極と、を具備してなり、前記透明絶縁層
は前記トランジスタ領域上は薄く且前記トランジスタ領
域外上は厚くして表面が平坦とされていることを特徴と
する薄膜トランジスタ。 - 【請求項２】透明絶縁基板上に、少なくともゲート電
極、ゲート絶縁層、半導体層、ドレイン電極及びソース
電極より成るトランジスタ領域を形成する工程と、 前記透明絶縁基板上に前記トランジスタ領域上は薄く且
前記トランジスタ領域外上は厚くして表面が平坦な透明
絶縁膜を形成する工程と、 該透明絶縁層上の平坦な表面に、該透明絶縁層に設けら
れたコンタクトホールを介して前記ソース電極に接続さ
れた透明画素電極を形成する工程とを備えたことを特徴
とする薄膜トランジスタの製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62225819A JP2598420B2 (ja) | 1987-09-09 | 1987-09-09 | 薄膜トランジスタ及びその製造方法 |
| US07/241,304 US5032883A (en) | 1987-09-09 | 1988-09-07 | Thin film transistor and method of manufacturing the same |
| US07/503,269 US5166085A (en) | 1987-09-09 | 1990-04-02 | Method of manufacturing a thin film transistor |
| US07/503,268 US5003356A (en) | 1987-09-09 | 1990-04-02 | Thin film transistor array |
| US07/503,270 US5055899A (en) | 1987-09-09 | 1990-04-02 | Thin film transistor |
| US07/831,002 US5229644A (en) | 1987-09-09 | 1992-02-05 | Thin film transistor having a transparent electrode and substrate |
| US08/041,537 US5327001A (en) | 1987-09-09 | 1993-04-01 | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62225819A JP2598420B2 (ja) | 1987-09-09 | 1987-09-09 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6468726A JPS6468726A (en) | 1989-03-14 |
| JP2598420B2 true JP2598420B2 (ja) | 1997-04-09 |
Family
ID=16835296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62225819A Expired - Lifetime JP2598420B2 (ja) | 1987-09-09 | 1987-09-09 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2598420B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3210307B2 (ja) * | 1990-12-29 | 2001-09-17 | 株式会社半導体エネルギー研究所 | テレビ受像機 |
| JP2794499B2 (ja) | 1991-03-26 | 1998-09-03 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US5247194A (en) * | 1991-05-24 | 1993-09-21 | Samsung Electronics Co., Ltd. | Thin film transistor with an increased switching rate |
| JP3255942B2 (ja) | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
| KR100392052B1 (ko) * | 1995-12-11 | 2004-02-25 | 비오이 하이디스 테크놀로지 주식회사 | 도트인버젼을구현하는박막트랜지스터액정표시모듈 |
| JP2003172946A (ja) | 2001-09-28 | 2003-06-20 | Fujitsu Display Technologies Corp | 液晶表示装置用基板及びそれを用いた液晶表示装置 |
| JP4800236B2 (ja) * | 2007-02-14 | 2011-10-26 | 三菱電機株式会社 | 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842448B2 (ja) * | 1978-08-25 | 1983-09-20 | セイコーエプソン株式会社 | 液晶表示パネル |
| JPS5842448A (ja) * | 1981-09-07 | 1983-03-11 | 三菱重工業株式会社 | 片面段ボ−ル製造方法 |
| JPS61235816A (ja) * | 1985-04-11 | 1986-10-21 | Asahi Glass Co Ltd | 薄膜能動素子 |
| JPS63104026A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 液晶表示装置の製造方法 |
| JP2521752B2 (ja) * | 1987-05-11 | 1996-08-07 | 沖電気工業株式会社 | 液晶表示装置 |
-
1987
- 1987-09-09 JP JP62225819A patent/JP2598420B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6468726A (en) | 1989-03-14 |
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