JP2594121B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2594121B2 JP2594121B2 JP16930588A JP16930588A JP2594121B2 JP 2594121 B2 JP2594121 B2 JP 2594121B2 JP 16930588 A JP16930588 A JP 16930588A JP 16930588 A JP16930588 A JP 16930588A JP 2594121 B2 JP2594121 B2 JP 2594121B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体装置の製造方法、特にゲート電極に対
してS/D領域をセルフアラインで形成することによりS/D
領域の位置関係を精度よくかつS/D領域を微細にコント
ロールでき又リーク電流特性の向上が図れる半導体装置
の製造方法に関する。
してS/D領域をセルフアラインで形成することによりS/D
領域の位置関係を精度よくかつS/D領域を微細にコント
ロールでき又リーク電流特性の向上が図れる半導体装置
の製造方法に関する。
半導体集積回路においては、高密度化の要求が一段と
高まる中で微細化の技術の進歩は急速に勢いで進んでい
る。
高まる中で微細化の技術の進歩は急速に勢いで進んでい
る。
そこで、SiNサイドウオールスペーサを用いたLOCOSの
技術でゲートに対してS/D領域をセルファラインで形成
する発明がなされている。
技術でゲートに対してS/D領域をセルファラインで形成
する発明がなされている。
（ロ）従来の技術 第２図は一の従来例の半導体装置の製造工程途中断面
図で、S/D領域はパターニングにより形成される最もよ
く知られた従来例であり、 第３図（ａ），（ｂ）は他の実施例の半導体装置の製
造方法を説明する一部工程断面図で、SiNサイドウオー
ルスペーサを用いたLOCOS技術でゲートに対してS/D領域
がセルフアラインで形成される最も新しい従来例であ
る。
図で、S/D領域はパターニングにより形成される最もよ
く知られた従来例であり、 第３図（ａ），（ｂ）は他の実施例の半導体装置の製
造方法を説明する一部工程断面図で、SiNサイドウオー
ルスペーサを用いたLOCOS技術でゲートに対してS/D領域
がセルフアラインで形成される最も新しい従来例であ
る。
第２図において、（101）はＰ形半導体基板、（102）
はフィールドSiO2膜、（104）は厚さ200ÅのゲートSi
O2、（105）はN+形ポリシリコンゲート電極、（106）は
絶縁用SiO2、（109）は低濃度S/D領域、（110）は高濃
度S/D領域、（111）はSiO2サイドウオールスペーサであ
る。
はフィールドSiO2膜、（104）は厚さ200ÅのゲートSi
O2、（105）はN+形ポリシリコンゲート電極、（106）は
絶縁用SiO2、（109）は低濃度S/D領域、（110）は高濃
度S/D領域、（111）はSiO2サイドウオールスペーサであ
る。
同図の半導体装置はサイドウオールを有するLDD構造
のMOSFETを示し、フィールドSiO2膜の位置とゲートの位
置はパターニングにより決定される。これによる影響と
して、第１にLDD構造のS/D領域はマスクの位置ずれによ
ってゲートの両側で大きさが異なる。従ってS/D領域の
シリーズ抵抗およびコンタクト抵抗が両側で大きさがア
ンバランスになり片側で大きくなることがある。又第２
にS/D領域そのもののサイズも微細化に限界がある。従
ってソース−基板間，ドレイン−基板間の容量の低減も
困難となり半導体装置の高速化も図り難い。
のMOSFETを示し、フィールドSiO2膜の位置とゲートの位
置はパターニングにより決定される。これによる影響と
して、第１にLDD構造のS/D領域はマスクの位置ずれによ
ってゲートの両側で大きさが異なる。従ってS/D領域の
シリーズ抵抗およびコンタクト抵抗が両側で大きさがア
ンバランスになり片側で大きくなることがある。又第２
にS/D領域そのもののサイズも微細化に限界がある。従
ってソース−基板間，ドレイン−基板間の容量の低減も
困難となり半導体装置の高速化も図り難い。
第３図は第２図の半導体装置を改良したものであり、
同図（ａ）において、（201）はＰ形半導体基板、（20
2）は第１のフィールドSiO2、（204）はゲートSiO2、
（205）は+N形ポリシリコンゲート電極、（206）は絶縁
用SiO2膜、（207）はSiN膜で、以上は通常の半導体集積
回路の製造方法にて形成できる。次にサイドウオール用
のSiN膜を厚く堆積するが、あらかじめＰ形半導体基板
の表面あれを防ぐため少なくとも厚さ100Å位のSiO2膜
をＰ形半導体基板上に披着しておくことが望ましい。こ
れに相当するのがゲートSiO2膜（204）である。しかる
後、SiN膜を堆積し異方性エッチングにより幅2500〜300
0Å程度のSiNサイドウオールを形成する。次に第２のフ
ィールドSiO2膜（203）を形成するところのゲートSiO2
膜を除去し、更に第２のフィールドSiO2膜（203）の形
成を容易にする為700Å程度半導体基板をエッチングす
る。しかる後、SiNサイドウオール（208）をマスクした
LOCOS技術により、厚さ2000Åの第２のフィールドSiO2
膜を形成する。
同図（ａ）において、（201）はＰ形半導体基板、（20
2）は第１のフィールドSiO2、（204）はゲートSiO2、
（205）は+N形ポリシリコンゲート電極、（206）は絶縁
用SiO2膜、（207）はSiN膜で、以上は通常の半導体集積
回路の製造方法にて形成できる。次にサイドウオール用
のSiN膜を厚く堆積するが、あらかじめＰ形半導体基板
の表面あれを防ぐため少なくとも厚さ100Å位のSiO2膜
をＰ形半導体基板上に披着しておくことが望ましい。こ
れに相当するのがゲートSiO2膜（204）である。しかる
後、SiN膜を堆積し異方性エッチングにより幅2500〜300
0Å程度のSiNサイドウオールを形成する。次に第２のフ
ィールドSiO2膜（203）を形成するところのゲートSiO2
膜を除去し、更に第２のフィールドSiO2膜（203）の形
成を容易にする為700Å程度半導体基板をエッチングす
る。しかる後、SiNサイドウオール（208）をマスクした
LOCOS技術により、厚さ2000Åの第２のフィールドSiO2
膜を形成する。
次にSiN膜（207）とSiN膜サイドウオール（208）とポ
リシリコンゲート電極の下以外のゲートSiO2膜とを順次
除去する。
リシリコンゲート電極の下以外のゲートSiO2膜とを順次
除去する。
次に同図（ｂ）に示すように、低濃度S/D領域を形成
した後、SiO2サイドウオールスペーサ（211）をよく知
られた方法で形成する。しかる後選択的シリコン成長の
技術によりN+形高濃度SiS/Dパッド（210）を形成する。
した後、SiO2サイドウオールスペーサ（211）をよく知
られた方法で形成する。しかる後選択的シリコン成長の
技術によりN+形高濃度SiS/Dパッド（210）を形成する。
以上述べたように、第３図の半導体装置はS/D領域（2
09）がセルフアラインによって形成されるので、サイズ
が微細化できる。従って浮遊容量の低減が図れると同時
に高密度化も可能である。
09）がセルフアラインによって形成されるので、サイズ
が微細化できる。従って浮遊容量の低減が図れると同時
に高密度化も可能である。
しかしSiNサイドウオール（208）を用いたLOCOS技術
による第２のフィールドSiO2膜（202）形成時の熱処理
により、SiNサイドウオール（208）の下の第２のフィー
ルドSiO2膜（202）と半導体基板（201）との境界部に歪
が残るため、ここに形成された低濃度S/D領域（209）は
Ｐ形半導体基板（201）との間でリーク電流の増大がみ
られる。これは特にメモリ素子にとっては大きな欠点と
なる。
による第２のフィールドSiO2膜（202）形成時の熱処理
により、SiNサイドウオール（208）の下の第２のフィー
ルドSiO2膜（202）と半導体基板（201）との境界部に歪
が残るため、ここに形成された低濃度S/D領域（209）は
Ｐ形半導体基板（201）との間でリーク電流の増大がみ
られる。これは特にメモリ素子にとっては大きな欠点と
なる。
（ハ）発明が解決しようとする課題 以上述べた２種類の従来方法によると、一方は、パタ
ーニングによりS/D領域が形成されるため、微細化・高
速化が困難かつシリーズ抵抗およびコンタクト抵抗が片
側で大きくなる場合がある欠点をもつ。他方は、セルフ
アラインによりS/D領域が形成されるため微細化・高速
化は図れるが、リーク電流が大きい欠点をもつ。
ーニングによりS/D領域が形成されるため、微細化・高
速化が困難かつシリーズ抵抗およびコンタクト抵抗が片
側で大きくなる場合がある欠点をもつ。他方は、セルフ
アラインによりS/D領域が形成されるため微細化・高速
化は図れるが、リーク電流が大きい欠点をもつ。
そこで本発明は、セルフアラインによりS/D領域を形
成して微細化・高速化を図ると同時に半導体基板に歪を
与えないようにしてリーク電流を減少させ特性の向上を
図ることを目的とするものである。
成して微細化・高速化を図ると同時に半導体基板に歪を
与えないようにしてリーク電流を減少させ特性の向上を
図ることを目的とするものである。
（ニ）課題を解決するための手段 上記目的は、ゲートに対してS/D領域をセルフアライ
ンで形成する工程を含んだ製造方法で形成される、LDD
構造とサイドウオールスペーサを有するゲート構造とを
有する半導体装置において、一導電形の半導体基板上に
ゲートSiO2膜となる第１のSiO2膜を形成する工程と、該
第１のSiO2膜上にポリシリコンゲート電極となる第１の
ポリシリコン膜を堆積する工程と、該第１のポリシリコ
ン膜に反対導電形の不純物を導入する工程と、該第１の
ポリシリコン膜上に第２のSiO2膜を付着する工程と、該
第２のSiO2膜上に第１のSiN膜を堆積する工程と、第１
の酸化防止用SiN膜となる該第１のSiN膜と絶縁用SiO2膜
となる該第２のSiO2膜とポリシリコンゲート電極となる
前記第１のポリシリコン膜とゲートSiO2膜となる前記第
１のSiO2膜とを順次選択的にエッチングして第１のゲー
ト多層膜を形成する工程と、該第１のゲート多層膜の形
成された半導体基板を酸化して該第１のゲート多層膜の
形成された領域以外の半導体基板の露出面と、該第１の
ゲート多層膜を構成するゲート電極であるポリシリコン
膜の周囲側面とに第３のSiO2膜を堆積する工程と、該第
１のゲート多層膜の上面およびその周囲側面とこれらの
部分以外の該半導体基板上の第３のSiO2膜上全面に第２
のSiN膜を形成する工程と、該第２のSiN膜上に第２のポ
リシリコン膜を堆積する工程と、該第２のポリシリコン
膜を異方性エッチングして前記第１のゲート多層膜の周
囲側面に該第２のSiN膜を介してポリシリコンサイドウ
オールを形成する工程と、該ポリシリコンサイドウオー
ルをマスクとして該第２のSiN膜を選択的にエッチング
除去して第２の酸化防止用SiN膜を形成する工程と、該
ポリシリコンサイドウオールをエッチング除去する工程
と、前記第１と第２の酸化防止用SiN膜をマスクとして
前記半導体基板表面に選択酸化してフィールドSiO2膜を
形成すると同時に低濃度S/D領域を形成する工程と、該
第１と第２の酸化防止用SiN膜をエッチング除去する工
程と、該第１のゲート多層膜およびフィールドSiO2膜を
マスクして該半導体基板に選択的に低濃度S/D領域とな
る低濃度の反対導電形不純物領域を形成する工程と、前
記ゲートSiO2膜と前記絶縁用SiO2膜と前記第３のSiO2膜
と前記ポリシリコンゲート電極とからなる第２のゲート
多層膜を覆いかつ半導体基板の第３のSiO2膜上全面に第
４のSiO2膜を堆積する工程と、該第４のSiO2膜を異方性
エッチングして該第２のゲート多層膜の周囲側面に接し
てかつ前記フィールドSiO2膜の形成された領域と重なら
ないように適当な間隔をおいてサイドウオールスペーサ
を形成する工程と、該第２のゲート多層膜と該サイドウ
オールスペーサと該フィールドSiO2膜とをマスクとして
高濃度の反対導電形不純物を前記半導体基板に選択的に
導入して高濃度S/D領域を形成する工程とを含むことを
特徴とする半導体装置の製造方法によって達成される。
ンで形成する工程を含んだ製造方法で形成される、LDD
構造とサイドウオールスペーサを有するゲート構造とを
有する半導体装置において、一導電形の半導体基板上に
ゲートSiO2膜となる第１のSiO2膜を形成する工程と、該
第１のSiO2膜上にポリシリコンゲート電極となる第１の
ポリシリコン膜を堆積する工程と、該第１のポリシリコ
ン膜に反対導電形の不純物を導入する工程と、該第１の
ポリシリコン膜上に第２のSiO2膜を付着する工程と、該
第２のSiO2膜上に第１のSiN膜を堆積する工程と、第１
の酸化防止用SiN膜となる該第１のSiN膜と絶縁用SiO2膜
となる該第２のSiO2膜とポリシリコンゲート電極となる
前記第１のポリシリコン膜とゲートSiO2膜となる前記第
１のSiO2膜とを順次選択的にエッチングして第１のゲー
ト多層膜を形成する工程と、該第１のゲート多層膜の形
成された半導体基板を酸化して該第１のゲート多層膜の
形成された領域以外の半導体基板の露出面と、該第１の
ゲート多層膜を構成するゲート電極であるポリシリコン
膜の周囲側面とに第３のSiO2膜を堆積する工程と、該第
１のゲート多層膜の上面およびその周囲側面とこれらの
部分以外の該半導体基板上の第３のSiO2膜上全面に第２
のSiN膜を形成する工程と、該第２のSiN膜上に第２のポ
リシリコン膜を堆積する工程と、該第２のポリシリコン
膜を異方性エッチングして前記第１のゲート多層膜の周
囲側面に該第２のSiN膜を介してポリシリコンサイドウ
オールを形成する工程と、該ポリシリコンサイドウオー
ルをマスクとして該第２のSiN膜を選択的にエッチング
除去して第２の酸化防止用SiN膜を形成する工程と、該
ポリシリコンサイドウオールをエッチング除去する工程
と、前記第１と第２の酸化防止用SiN膜をマスクとして
前記半導体基板表面に選択酸化してフィールドSiO2膜を
形成すると同時に低濃度S/D領域を形成する工程と、該
第１と第２の酸化防止用SiN膜をエッチング除去する工
程と、該第１のゲート多層膜およびフィールドSiO2膜を
マスクして該半導体基板に選択的に低濃度S/D領域とな
る低濃度の反対導電形不純物領域を形成する工程と、前
記ゲートSiO2膜と前記絶縁用SiO2膜と前記第３のSiO2膜
と前記ポリシリコンゲート電極とからなる第２のゲート
多層膜を覆いかつ半導体基板の第３のSiO2膜上全面に第
４のSiO2膜を堆積する工程と、該第４のSiO2膜を異方性
エッチングして該第２のゲート多層膜の周囲側面に接し
てかつ前記フィールドSiO2膜の形成された領域と重なら
ないように適当な間隔をおいてサイドウオールスペーサ
を形成する工程と、該第２のゲート多層膜と該サイドウ
オールスペーサと該フィールドSiO2膜とをマスクとして
高濃度の反対導電形不純物を前記半導体基板に選択的に
導入して高濃度S/D領域を形成する工程とを含むことを
特徴とする半導体装置の製造方法によって達成される。
（ホ）作用 即ち本発明は第２図の従来例を改良した第３図の従来
例の半導体装置のSiNサイドウオール（208）のかわりに
ポリシリコンのサイドウオールを形成し、この部分に薄
いSiN膜を残してフィールドSiO2間を直接形成した後、
ゲートとこのフィールドSiO2膜との間にS/D領域を形成
することによって、厚いSiN膜から形成されるSiNサイド
ウオールを原因として生ずる半導体基板の歪の発生を抑
制して、S/D領域を形成した時のリーク電流を小さく保
持することを可能にするとともに、S/D領域をセルフア
ラインにて形成することによって、S/D領域を微細にか
つ同一の幅に形成できるので、抵抗のバラツキを小さく
かつ高密度化も可能にする。
例の半導体装置のSiNサイドウオール（208）のかわりに
ポリシリコンのサイドウオールを形成し、この部分に薄
いSiN膜を残してフィールドSiO2間を直接形成した後、
ゲートとこのフィールドSiO2膜との間にS/D領域を形成
することによって、厚いSiN膜から形成されるSiNサイド
ウオールを原因として生ずる半導体基板の歪の発生を抑
制して、S/D領域を形成した時のリーク電流を小さく保
持することを可能にするとともに、S/D領域をセルフア
ラインにて形成することによって、S/D領域を微細にか
つ同一の幅に形成できるので、抵抗のバラツキを小さく
かつ高密度化も可能にする。
（ヘ）実施例 以下、本発明を図示の一実施例により具体的に説明す
る。
る。
第１図（ａ）〜（ｉ）は本発明に係る半導体装置の製
造方法を説明する工程断面図である。
造方法を説明する工程断面図である。
第１図において（ａ）に示すように、Ｐ形半導体基板
（１）（例えばＰ形Si基板）にゲートSiO2膜となる厚さ
200Åの第１のSiO2膜とポリシリコンゲート電極となる
厚さ4000Åの第１のポリシリコン膜とを披着する。しか
る後第１のポリシリコン膜をN+化する為にリンなどのＮ
形不純物を導入する。
（１）（例えばＰ形Si基板）にゲートSiO2膜となる厚さ
200Åの第１のSiO2膜とポリシリコンゲート電極となる
厚さ4000Åの第１のポリシリコン膜とを披着する。しか
る後第１のポリシリコン膜をN+化する為にリンなどのＮ
形不純物を導入する。
次に同図（ｂ）に示すように、ポリシリコンゲート上
にストレス防止として働く絶縁用SiO2膜となる厚さ2000
Åの第２のSiO2膜（４）と第１の酸化防止用SiN膜とな
る厚さ500Åの第１のSiN膜（５）とを付着する。
にストレス防止として働く絶縁用SiO2膜となる厚さ2000
Åの第２のSiO2膜（４）と第１の酸化防止用SiN膜とな
る厚さ500Åの第１のSiN膜（５）とを付着する。
更に同図（ｃ）に示すように、以上披着した多層膜の
うち第１のSiN膜（５）と第２のSiO2（４）と第１のポ
リシリコン膜をパターニングして選択的にエッチングし
て、第１の酸化防止用SiN膜（55）と絶縁用SiO2膜（5
4）とポリシリコンゲート電極（53）とを形成する。そ
の後ポリシリコンゲート電極の側面に絶縁用及び第２の
SiN膜（同図（ｄ）の（８））のカバレージ用の厚さ300
Åの第３のSiO2膜（７）を披着する。このとき同時にポ
リシリコンゲート電極（53）の下のSiO2膜（52）を除い
たＰ形半導体基板（１）上には第１のSiO2膜（図（ａ）
の（２））上に新しくSiO2膜が披着して第３のSiO2膜
（７）が形成される。
うち第１のSiN膜（５）と第２のSiO2（４）と第１のポ
リシリコン膜をパターニングして選択的にエッチングし
て、第１の酸化防止用SiN膜（55）と絶縁用SiO2膜（5
4）とポリシリコンゲート電極（53）とを形成する。そ
の後ポリシリコンゲート電極の側面に絶縁用及び第２の
SiN膜（同図（ｄ）の（８））のカバレージ用の厚さ300
Åの第３のSiO2膜（７）を披着する。このとき同時にポ
リシリコンゲート電極（53）の下のSiO2膜（52）を除い
たＰ形半導体基板（１）上には第１のSiO2膜（図（ａ）
の（２））上に新しくSiO2膜が披着して第３のSiO2膜
（７）が形成される。
次に同図（ｄ）に示すように、第２の酸化防止用SiN
膜となる厚さ500Åの第２のSiN膜とS/D領域をセルフア
ラインにて形成する為のポリシリコンサイドウオールと
なる厚さ6000Åの第２のポリシリコン膜（９）とを披着
する。
膜となる厚さ500Åの第２のSiN膜とS/D領域をセルフア
ラインにて形成する為のポリシリコンサイドウオールと
なる厚さ6000Åの第２のポリシリコン膜（９）とを披着
する。
しかる後同図（ｅ）に示すように、RIEによる異方性
エッチングにより幅0.6μのポリシリコンサイドウオー
ル（59）を形成する。
エッチングにより幅0.6μのポリシリコンサイドウオー
ル（59）を形成する。
その後同図（ｆ）に示すように、ポリシリコンサイド
ウオール（59）をマスクにして第２のSiN膜（図（ｅ）
の（８））をホットリン酸によりウェットエッチングす
る。このとき同時にポリシリコンゲート電極（図（ｃ）
の（53））上の第２のSiN膜（図（ｄ）の（８））も除
去され、第１の酸化防止用SiN膜（図（ｃ）の（55））
が現われる。
ウオール（59）をマスクにして第２のSiN膜（図（ｅ）
の（８））をホットリン酸によりウェットエッチングす
る。このとき同時にポリシリコンゲート電極（図（ｃ）
の（53））上の第２のSiN膜（図（ｄ）の（８））も除
去され、第１の酸化防止用SiN膜（図（ｃ）の（55））
が現われる。
しかる後、第１の酸化防止用SiN膜（図（ｃ）の（5
5））と第２の酸化防止用SiN膜（58）とをマスクとして
選択的に酸化してフィールドSiO2膜（10）をゲートの周
辺に形成する。
5））と第２の酸化防止用SiN膜（58）とをマスクとして
選択的に酸化してフィールドSiO2膜（10）をゲートの周
辺に形成する。
次に同図（ｇ）に示すように、第1,第２の酸化防止用
SiN膜（図（ｆ）の（55），（56））を除去し、第１の
ゲート多層膜およびフィールドSiO2膜（10）をマスクと
してセルフアラインにより、N-型低濃度S/D領域（56）
をＮ形不純物のイオン注入により形成した後、SiO2膜サ
イドウオールスペーサとなる厚さ4000Åの第４のSiO2膜
（11）を披着する。
SiN膜（図（ｆ）の（55），（56））を除去し、第１の
ゲート多層膜およびフィールドSiO2膜（10）をマスクと
してセルフアラインにより、N-型低濃度S/D領域（56）
をＮ形不純物のイオン注入により形成した後、SiO2膜サ
イドウオールスペーサとなる厚さ4000Åの第４のSiO2膜
（11）を披着する。
次に同図（ｈ）に示すように、RIEによる異方性エッ
チングにて幅0.2μのSiO2サイドウオールスペーサ（6
1）を形成した後、Ｎ形不純物をＰ形半導体基板（図
（ａ）の（１））に導入し高濃度S/D領域（12）を形成
する。
チングにて幅0.2μのSiO2サイドウオールスペーサ（6
1）を形成した後、Ｎ形不純物をＰ形半導体基板（図
（ａ）の（１））に導入し高濃度S/D領域（12）を形成
する。
こうしてセルフアラインにて形成されたS/D領域は、
ポリシリコンサイドウオール（図（ｅ）の（59））の幅
0.6μとSiO2サイドウオールスペーサ（61）の幅0.2μと
の差によってきまるサイズ（幅約0.4μ）をもつ。
ポリシリコンサイドウオール（図（ｅ）の（59））の幅
0.6μとSiO2サイドウオールスペーサ（61）の幅0.2μと
の差によってきまるサイズ（幅約0.4μ）をもつ。
次に同図（ｉ）に示すように、N+形ポリシリコンS/D
電極を形成した後、層間のBPSG膜（15）を披着しS/D配
線用開口部（16）を開けてAl S/D配線電極（14）を形成
する。
電極を形成した後、層間のBPSG膜（15）を披着しS/D配
線用開口部（16）を開けてAl S/D配線電極（14）を形成
する。
以上必要ならカバー絶縁膜を覆って半導体装置は完成
する。
する。
以上説明した製造方法は半導体基板（１）およびS/D
領域（56）及び（12）の導電形が逆タイプでも有効なこ
とは言うまでもない。又ポリシリコンゲート電極、ポリ
シリコンS/D電極の導電形も逆タイプでも有効である。
領域（56）及び（12）の導電形が逆タイプでも有効なこ
とは言うまでもない。又ポリシリコンゲート電極、ポリ
シリコンS/D電極の導電形も逆タイプでも有効である。
（ト）発明の効果 以上のように本発明によれば、薄いSiN膜をセルフア
ラインにて形成されるポリシリコンサイドウオールを用
いてパターニングすることと、このポリシリコンより幅
の小さいSiO2サイドウオールスペーサを形成してポリシ
リコンサイドウオールの幅とSiO2サイドウオールスペー
サの幅との差分のS/D領域を形成することに特徴があ
り、半導体装置の高密度化、特性の向上を有効に図れ
る。
ラインにて形成されるポリシリコンサイドウオールを用
いてパターニングすることと、このポリシリコンより幅
の小さいSiO2サイドウオールスペーサを形成してポリシ
リコンサイドウオールの幅とSiO2サイドウオールスペー
サの幅との差分のS/D領域を形成することに特徴があ
り、半導体装置の高密度化、特性の向上を有効に図れ
る。
第１図（ａ）〜（ｉ）は本発明に係る半導体装置の製造
方法を説明する工程断面図、第２図は一の従来側の半導
体装置の製造工程途中断面図、第３図（ａ），（ｂ）は
他の従来例の半導体装置の製造方法を説明する一部工程
断面図である。 図において、 （１），（101），（201）……Ｐ形半導体基板、（1
0），（102）……フィールドSiO2膜、（202），（203）
……第1,第２のフィールドSiO2膜、（２），（４），
（７），（11）……第1,第2,第3,第４のSiO2膜、
（３），（９）……第1,第２のポリシリコン膜、
（５），（８）……第1,第２のSiN膜、（207）……SiN
膜、（６）……低濃度拡散領域、（52），（104），（2
04）……ゲートSiO2膜、（53），（105），（205）……
N+形ポリシリコンゲート電極、（54），（106），（20
6）……絶縁用SiO2膜、（59），（208）……ポリシリコ
ン,SiNサイドウオール、（61），（111），（211）……
SiO2サイドウオールスペーサ、（56），（109），（20
9）……低濃度S/D領域、（12），（110）……高濃度S/D
領域、（55），（58）……第1,第２の酸化防止用SiN
膜、（13）……N+形ポリシリコンS/D電極、（14）……A
l S/D配線電極、（15）……BPSG膜、（16）……S/D配線
用開口部、（210）……高濃度Si S/Dパッド。
方法を説明する工程断面図、第２図は一の従来側の半導
体装置の製造工程途中断面図、第３図（ａ），（ｂ）は
他の従来例の半導体装置の製造方法を説明する一部工程
断面図である。 図において、 （１），（101），（201）……Ｐ形半導体基板、（1
0），（102）……フィールドSiO2膜、（202），（203）
……第1,第２のフィールドSiO2膜、（２），（４），
（７），（11）……第1,第2,第3,第４のSiO2膜、
（３），（９）……第1,第２のポリシリコン膜、
（５），（８）……第1,第２のSiN膜、（207）……SiN
膜、（６）……低濃度拡散領域、（52），（104），（2
04）……ゲートSiO2膜、（53），（105），（205）……
N+形ポリシリコンゲート電極、（54），（106），（20
6）……絶縁用SiO2膜、（59），（208）……ポリシリコ
ン,SiNサイドウオール、（61），（111），（211）……
SiO2サイドウオールスペーサ、（56），（109），（20
9）……低濃度S/D領域、（12），（110）……高濃度S/D
領域、（55），（58）……第1,第２の酸化防止用SiN
膜、（13）……N+形ポリシリコンS/D電極、（14）……A
l S/D配線電極、（15）……BPSG膜、（16）……S/D配線
用開口部、（210）……高濃度Si S/Dパッド。
Claims (1)
- 【請求項１】ゲートに対してS/D領域をセルフアライン
で形成する工程を含んだ製造方法で形成される、LDD（L
ightly Doped Drain）構造とサイドウオールスペーサを
有するゲート構造とを有する半導体装置において、 一導電形の半導体基板上にゲートSiO2膜となる第１のSi
O2膜を形成する工程と、 該第１のSiO2膜上にポリシリコンゲート電極となる第１
のポリシリコン膜を堆積する工程と、 該第１のポリシリコン膜に反対導電形の不純物を導入す
る工程と、 該第１のポリシリコン膜上に第２のSiO2膜を付着する工
程と、 該第２のSiO2膜上に第１のSiN膜を堆積する工程と、 第１の酸化防止用SiN膜となる該第１のSiN膜と絶縁用Si
O2膜となる該第２のSiO2膜とポリシリコンゲート電極と
なる前記第１のポリシリコン膜とゲートSiO2膜となる前
記第１のSiO2膜とを順次選択的にエッチングして第１の
ゲート多層膜を形成する工程と、 該第１のゲート多層膜の形成された半導体基板を酸化し
て該第１のゲート多層膜の形成された領域以外の半導体
基板の露出面と、該第１のゲート多層膜を構成するゲー
ト電極であるポリシリコン膜の周囲側面とに第３のSiO2
膜を形成する工程と、 該第１のゲート多層膜の上面およびその周囲側面とこれ
らの部分以外の該半導体基板上の第３のSiO2膜上全面に
第２のSiN膜を形成する工程と、 該第２のSiN膜上に第２のポリシリコン膜を堆積する工
程と、 該第２のポリシリコン膜を異方性エッチングして前記第
１のゲート多層膜の周囲側面に該第２のSiN膜を介して
ポリシリコンサイドウオールを形成する工程と、 該ポリシリコンサイドウオールをマスクとして該第２の
SiN膜を選択的にエッチング除去して第２の酸化防止用S
iN膜を形成する工程と、 該ポリシリコンサイドウオールをエッチング除去する工
程と、 前記第１と第２の酸化防止用SiN膜をマスクとして前記
半導体基板表面を選択酸化してフィールドSiO2膜を形成
すると同時に前記低濃度S/D領域を形成する工程と、 該第１と第２の酸化防止用SiN膜をエッチング除去する
工程と、 該第１のゲート多層膜およびフィールドSiO2膜をマスク
として該半導体基板に選択的に低濃度S/D領域となる低
濃度の反対導電形不純物領域を形成する工程と、 前記ゲートSiO2膜と前記絶縁用SiO2膜と前記第３のSiO2
膜と前記ポリシリコンゲート電極とからなる第２のゲー
ト多層膜を覆い、かつ半導体基板の第３のSiO2膜上全面
に第４のSiO2膜を堆積する工程と、 該第４のSiO2膜を異方性エッチングして該第２のゲート
多層膜の周囲側面に接してかつ前記フィールドSiO2膜の
形成された領域と重ならないように適当な間隔をおいて
サイドウオールスペーサを形成する工程と、 該第２のゲート多層膜と該サイドウオールスペーサと該
フィールドSiO2膜とをマスクとして高濃度の反対導電形
不純物を前記半導体基板に選択的に導入して高濃度S/D
領域を形成する工程とを含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16930588A JP2594121B2 (ja) | 1988-07-07 | 1988-07-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16930588A JP2594121B2 (ja) | 1988-07-07 | 1988-07-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0218940A JPH0218940A (ja) | 1990-01-23 |
| JP2594121B2 true JP2594121B2 (ja) | 1997-03-26 |
Family
ID=15884065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16930588A Expired - Lifetime JP2594121B2 (ja) | 1988-07-07 | 1988-07-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2594121B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9337255B1 (en) | 2014-11-21 | 2016-05-10 | International Business Machines Corporation | Reducing direct source-to-drain tunneling in field effect transistors with low effective mass channels |
-
1988
- 1988-07-07 JP JP16930588A patent/JP2594121B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0218940A (ja) | 1990-01-23 |
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