JP2590172B2 - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
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- JP2590172B2 JP2590172B2 JP538388A JP538388A JP2590172B2 JP 2590172 B2 JP2590172 B2 JP 2590172B2 JP 538388 A JP538388 A JP 538388A JP 538388 A JP538388 A JP 538388A JP 2590172 B2 JP2590172 B2 JP 2590172B2
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- 210000004027 cell Anatomy 0.000 description 23
- 210000005056 cell body Anatomy 0.000 description 15
- 238000010586 diagram Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000003126 m-cell Anatomy 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Microcomputers (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔概要〕 ワンタイムプログラマブルROMを内蔵するシングルチ
ップマイクロコンピュータに関し、 端子数の減少がないことを目的とし、 CPUコアブロックと、外部端子に接続されるROMライタ
によって書込み可能なプログラマブルROMとを有するシ
ングルチップマイクロコンピュータにおいて、前記プロ
グラマブルROMとは異なるアドレスが付され、前記外部
端子に接続されるROMライタによって書込み可能な書込
みモード用プログラマブルROMセルと、前記シングルチ
ップマイクロコンピュータの電源投入時における前記書
込みモード用プログラマブルROMセルの出力データをラ
ッチするパワーオンラッチ回路と、前記パワーオンラッ
チ回路にラッチされたデータに従って、前記プログラマ
ブルROMのアドレス線及びデータ線を、前記CPUコアブロ
ック又は前記外部端子のいずれか一方に接続するセレク
タとを有し構成する。
ップマイクロコンピュータに関し、 端子数の減少がないことを目的とし、 CPUコアブロックと、外部端子に接続されるROMライタ
によって書込み可能なプログラマブルROMとを有するシ
ングルチップマイクロコンピュータにおいて、前記プロ
グラマブルROMとは異なるアドレスが付され、前記外部
端子に接続されるROMライタによって書込み可能な書込
みモード用プログラマブルROMセルと、前記シングルチ
ップマイクロコンピュータの電源投入時における前記書
込みモード用プログラマブルROMセルの出力データをラ
ッチするパワーオンラッチ回路と、前記パワーオンラッ
チ回路にラッチされたデータに従って、前記プログラマ
ブルROMのアドレス線及びデータ線を、前記CPUコアブロ
ック又は前記外部端子のいずれか一方に接続するセレク
タとを有し構成する。
本発明はシングルチップマイクロコンピュータに関
し、ワンタイムプログラマブルROMを内蔵するシングル
チップマイクロコンピュータに関する。
し、ワンタイムプログラマブルROMを内蔵するシングル
チップマイクロコンピュータに関する。
シングルチップマイクロコンピュータは中央処理装置
（CPU）の他にROM,RAM等のメモリと、タイマ回路,A/Dコ
ンバータ,D/Aコンバータ等の周辺回路とを単一の半導体
チップ上に構成している。
（CPU）の他にROM,RAM等のメモリと、タイマ回路,A/Dコ
ンバータ,D/Aコンバータ等の周辺回路とを単一の半導体
チップ上に構成している。
このようなシングルチップマイクロコンピュータのRO
Mとしてユーザが１度だけプログラムを書込み可能なワ
ンタイムプログラマブルROM（以下「OTPROM」と略す）
を内蔵するものが近年注目されている。
Mとしてユーザが１度だけプログラムを書込み可能なワ
ンタイムプログラマブルROM（以下「OTPROM」と略す）
を内蔵するものが近年注目されている。
上記のOTPROMを内蔵するシングルチップマイクロコン
ピュータでは、使用前のOTPROMの書込みモードと、通常
使用時のコンピュータ動作モードとを切換えるために切
換端子を設けている。
ピュータでは、使用前のOTPROMの書込みモードと、通常
使用時のコンピュータ動作モードとを切換えるために切
換端子を設けている。
従来のOTPROM内蔵のシングルチップマイクロコンピュ
ータは上記切換端子が必要なために、マイクロコンピュ
ータの入出力端子として使用できる端子数が減少すると
いう問題点があった。
ータは上記切換端子が必要なために、マイクロコンピュ
ータの入出力端子として使用できる端子数が減少すると
いう問題点があった。
本発明は上記の点に鑑みてなされたもので、端子数の
減少がないシングルチップマイクロコンピュータを提供
することを目的とする。
減少がないシングルチップマイクロコンピュータを提供
することを目的とする。
本発明のシングルチップマイクロコンピュータは、CP
Uコアブロック（11）と、外部端子（18,19）に接続され
るROMライタによって書込み可能なプログラマブルROM
（13）とを有するシングルチップマイクロコンピュータ
（10）において、 前記プログラマブルROM（13）とは異なるアドレスが
付され、前記外部端子（18,19）に接続されるROMライタ
によって書込み可能な書込みモード用プログラマブルRO
Mセル（16）と、 前記シングルチップマイクロコンピュータ（10）の電
源投入時における前記書込みモード用プログラマブルRO
Mセル（16）の出力データをラッチするパワーオンラッ
チ回路（17）と、 前記パワーオンラッチ回路（17）にラッチされたデー
タに従って、前記プログラマブルROM（13）のアドレス
線及びデータ線を、前記CPUコアブロック（11）又は前
記外部端子（18,19）のいずれか一方に接続するセレク
タ（14,15）と を有する。
Uコアブロック（11）と、外部端子（18,19）に接続され
るROMライタによって書込み可能なプログラマブルROM
（13）とを有するシングルチップマイクロコンピュータ
（10）において、 前記プログラマブルROM（13）とは異なるアドレスが
付され、前記外部端子（18,19）に接続されるROMライタ
によって書込み可能な書込みモード用プログラマブルRO
Mセル（16）と、 前記シングルチップマイクロコンピュータ（10）の電
源投入時における前記書込みモード用プログラマブルRO
Mセル（16）の出力データをラッチするパワーオンラッ
チ回路（17）と、 前記パワーオンラッチ回路（17）にラッチされたデー
タに従って、前記プログラマブルROM（13）のアドレス
線及びデータ線を、前記CPUコアブロック（11）又は前
記外部端子（18,19）のいずれか一方に接続するセレク
タ（14,15）と を有する。
本発明においては、書込みモード用プログラマブルRO
Mセル（16）の未書込み時にはパワーオンラッチ回路（1
7）はプログラマブルROMのセル本体（13）及び書込みモ
ード用プログラマブルROMセル（16）をROMライタ（20）
がアクセスするよう制御し、プログラマブルROMセル（1
6）のROMライタ（20）による書込みがなされた後、次の
パワーオン時にパワーオンラッチ回路（17）はワンタイ
ムプログラマブルROMのセル本体（13）を中央処理装置
（11）がアクセスするよう切換え制御する。
Mセル（16）の未書込み時にはパワーオンラッチ回路（1
7）はプログラマブルROMのセル本体（13）及び書込みモ
ード用プログラマブルROMセル（16）をROMライタ（20）
がアクセスするよう制御し、プログラマブルROMセル（1
6）のROMライタ（20）による書込みがなされた後、次の
パワーオン時にパワーオンラッチ回路（17）はワンタイ
ムプログラマブルROMのセル本体（13）を中央処理装置
（11）がアクセスするよう切換え制御する。
これによってシングルチップマイクロコンピュータに
切換端子を設ける必要がない。
切換端子を設ける必要がない。
第１図は本発明のシングルチップマイクロコンピュー
タの一実施例のブロック図を示す。
タの一実施例のブロック図を示す。
同図中、シングルチップマイクロコンピュータ10はCP
Uコアブロック11とイレーザブルプログラマブルROM（EP
ROM）ブロック12とに大別される。
Uコアブロック11とイレーザブルプログラマブルROM（EP
ROM）ブロック12とに大別される。
このCPUコアブロック11にはCPUの他に、RAM,タイマ回
路,A/Dコンバータ,D/Aコンバータ等の周辺回路が含まれ
ている。
路,A/Dコンバータ,D/Aコンバータ等の周辺回路が含まれ
ている。
EPROMブロック12はEPROMセル本体13、アドレスセレク
タ14、データセレクタ15、書込みモード用EPROMセル1
6、パワーオンラッチ回路17を有している。
タ14、データセレクタ15、書込みモード用EPROMセル1
6、パワーオンラッチ回路17を有している。
上記EPROMセル本体13及び書込みモード用EPROMセル16
は紫外線消去が可能であるが、このシングルチップマイ
クロコンピュータ10の半導体集積回路のパッケージに消
去用の窓が設けられていないために１度だけ書込みが可
能なOTPROMと使用される。
は紫外線消去が可能であるが、このシングルチップマイ
クロコンピュータ10の半導体集積回路のパッケージに消
去用の窓が設けられていないために１度だけ書込みが可
能なOTPROMと使用される。
EPROMセル本体13の複数のセルはセル毎にアドレスが
付され、書込みモード用EPROMセル16は１ビットのセル
で上記EPROMセル本体13とは異なるアドレスが付されて
いる。シングルチップマイクロコンピュータ10の製造時
にはEPROMセル本体13及び書込みモード用EPROMセル16夫
々の各セルは例えば値“0"の消去状態である。
付され、書込みモード用EPROMセル16は１ビットのセル
で上記EPROMセル本体13とは異なるアドレスが付されて
いる。シングルチップマイクロコンピュータ10の製造時
にはEPROMセル本体13及び書込みモード用EPROMセル16夫
々の各セルは例えば値“0"の消去状態である。
また、EPROMセル本体13はアクセスされたセルについ
てのみ書込み又は読出しが行なわれる。これに対し、書
込みモード用EPROMセル16は、アクセスされたときのみ
書込みが行なわれ、その記憶内容は常時出力される。
てのみ書込み又は読出しが行なわれる。これに対し、書
込みモード用EPROMセル16は、アクセスされたときのみ
書込みが行なわれ、その記憶内容は常時出力される。
アドレスセレクタ14はシングルチップマイクロコンピ
ュータ10の端子18に接続されたROMライタ20及びCPUコア
ブロック11からアドレスを供給され、そのいずれか一方
を選択してEPROMセル本体13及び書込みモード用EPROMセ
ル16に供給する。
ュータ10の端子18に接続されたROMライタ20及びCPUコア
ブロック11からアドレスを供給され、そのいずれか一方
を選択してEPROMセル本体13及び書込みモード用EPROMセ
ル16に供給する。
データセレクタ15は端子19に接続されるROMライタ20
とCPUコアブロック11とのいずれかを一方選択して、こ
れとEPROMセル本体13及び書込みモード用EPROMセル16と
の間を双方向に接続する。
とCPUコアブロック11とのいずれかを一方選択して、こ
れとEPROMセル本体13及び書込みモード用EPROMセル16と
の間を双方向に接続する。
上記アドレスセレクタ14及びデータセレクタ15はパワ
ーオンラッチ回路17の出力する制御信号によって選択を
切換える。
ーオンラッチ回路17の出力する制御信号によって選択を
切換える。
パワーオンラッチ回路17は第２図に示す構成である。
第２図中、端子30には書込みモード用EPROMセル16の出
力する１ビットのデータが入来し、Ｄ形のフリップフロ
ップ31のデータ入力端子Ｄに供給される。
第２図中、端子30には書込みモード用EPROMセル16の出
力する１ビットのデータが入来し、Ｄ形のフリップフロ
ップ31のデータ入力端子Ｄに供給される。
パワーオン検出回路32はシングルチップマイクロコン
ピュータ10の電源が投入されて立上がったとき、これを
検出して値“1"のパルスを生成しフリップフロップ31の
クロック入力端子CKに供給する。フリップフロップ31は
クロック入力端子CKが“1"のときデータ入力端子Ｄの値
をラッチし、Ｑ端子出力を制御信号として端子33より出
力する。パワーオン検出回路32として、例えば特開昭56
−122225号公報記載の回路を用いることができる。
ピュータ10の電源が投入されて立上がったとき、これを
検出して値“1"のパルスを生成しフリップフロップ31の
クロック入力端子CKに供給する。フリップフロップ31は
クロック入力端子CKが“1"のときデータ入力端子Ｄの値
をラッチし、Ｑ端子出力を制御信号として端子33より出
力する。パワーオン検出回路32として、例えば特開昭56
−122225号公報記載の回路を用いることができる。
シングルチップマイクロコンピュータ10は製造後、RO
Mライタ20によりEPROMセル本体13の書込みが行なわれ
る。このため、シングルチップマイクロコンピュータ10
に電源を投入すると書込みモード用EPROMセル16は値
“0"を出力するため、パワーオンラッチ回路17の出力す
る制御信号は値“0"であり、アドレスセレクタ14及びデ
ータセレクタ15はROMライタ20とEPROMセル本体13及び書
込みモード用EPROMセル16とを接続し、EPROMセル本体13
はROMライタ20よりのデータが書き込まれる。この書込
み後、ROMライタ20により書込みモード用EPROMセル16を
アクセスしてこれに値“1"を書込む。この間パワーオン
ラッチ回路17の出力制御信号は値“0"である。
Mライタ20によりEPROMセル本体13の書込みが行なわれ
る。このため、シングルチップマイクロコンピュータ10
に電源を投入すると書込みモード用EPROMセル16は値
“0"を出力するため、パワーオンラッチ回路17の出力す
る制御信号は値“0"であり、アドレスセレクタ14及びデ
ータセレクタ15はROMライタ20とEPROMセル本体13及び書
込みモード用EPROMセル16とを接続し、EPROMセル本体13
はROMライタ20よりのデータが書き込まれる。この書込
み後、ROMライタ20により書込みモード用EPROMセル16を
アクセスしてこれに値“1"を書込む。この間パワーオン
ラッチ回路17の出力制御信号は値“0"である。
この後、シングルチップマイクロコンピュータ10を通
常使用のために電源を投入すると、書込みモード用EPRO
Mセル16は値“1"を出力するため、パワーオンラッチ回
路17の出力する制御信号は値“1"であり、アドレスセレ
クタ14及びデータセレクタ15はCPUコアブロック11とEPR
OMセル本体13とを接続する。これによって、CPUコアブ
ロック11により、EPROMセル本体13がアクセスされ、こ
こから読み出されたデータがCPUコアブロック11に供給
される。
常使用のために電源を投入すると、書込みモード用EPRO
Mセル16は値“1"を出力するため、パワーオンラッチ回
路17の出力する制御信号は値“1"であり、アドレスセレ
クタ14及びデータセレクタ15はCPUコアブロック11とEPR
OMセル本体13とを接続する。これによって、CPUコアブ
ロック11により、EPROMセル本体13がアクセスされ、こ
こから読み出されたデータがCPUコアブロック11に供給
される。
この通常使用時においては端子18,19はCPUコアブロッ
ク11の制御によってシングルチップマイクロコンピュー
タ10の入出力端子として使用される。
ク11の制御によってシングルチップマイクロコンピュー
タ10の入出力端子として使用される。
このように、アドレスセレクタ14、データセレクタ15
はバワーオンラッチ回路17出力により制御され、従来の
如く外部から専用の切換端子を用いて切換え用の制御信
号を供給する必要がなく、マイクロコンピュータの入出
力端子として使用できる端子数が減少することを防止で
きる。
はバワーオンラッチ回路17出力により制御され、従来の
如く外部から専用の切換端子を用いて切換え用の制御信
号を供給する必要がなく、マイクロコンピュータの入出
力端子として使用できる端子数が減少することを防止で
きる。
上述の如く、本発明のシングルチップマイクロコンピ
ュータによれば、切換端子を設ける必要がないので、入
出力端子として使用できる端子数の減少することがな
く、実用上きわめて有用である。
ュータによれば、切換端子を設ける必要がないので、入
出力端子として使用できる端子数の減少することがな
く、実用上きわめて有用である。
第１図は本発明のシングルチップマイクロコンピュータ
の一実施例のブロック図、 第２図はパワーオンラッチ回路の回路構成図である。 図において、 10はシングルチップマイクロコンピュータ、11はCPUコ
アブロック、12はEPROMブロック、13はEPROMセル本体、
14はアドレスセレクタ、15はデータセレクタ、16は書込
みモード用EPROMセル、17はパワーオンラッチ回路、20
はROMライタ を示す。
の一実施例のブロック図、 第２図はパワーオンラッチ回路の回路構成図である。 図において、 10はシングルチップマイクロコンピュータ、11はCPUコ
アブロック、12はEPROMブロック、13はEPROMセル本体、
14はアドレスセレクタ、15はデータセレクタ、16は書込
みモード用EPROMセル、17はパワーオンラッチ回路、20
はROMライタ を示す。
Claims (1)
- 【請求項１】CPUコアブロック（11）と、外部端子（18,
19）に接続されるROMライタによって書込み可能なプロ
グラマブルROM（13）とを有するシングルチップマイク
ロコンピュータ（10）において、 前記プログラマブルROM（13）とは異なるアドレスが付
され、前記外部端子（18,19）に接続されるROMライタに
よって書込み可能な書込みモード用プログラマブルROM
セル（16）と、 前記シングルチップマイクロコンピュータ（10）の電源
投入時における前記書込みモード用プログラマブルROM
セル（16）の出力データをラッチするパワーオンラッチ
回路（17）と、 前記パワーオンラッチ回路（17）にラッチされたデータ
に従って、前記プログラマブルROM（13）のアドレス線
及びデータ線を、前記CPUコアブロック（11）又は前記
外部端子（18,19）のいずれか一方に接続するセレクタ
（14,15）と を有することを特徴とするシングルチップマイクロコン
ピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP538388A JP2590172B2 (ja) | 1988-01-13 | 1988-01-13 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP538388A JP2590172B2 (ja) | 1988-01-13 | 1988-01-13 | シングルチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01181146A JPH01181146A (ja) | 1989-07-19 |
| JP2590172B2 true JP2590172B2 (ja) | 1997-03-12 |
Family
ID=11609644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP538388A Expired - Fee Related JP2590172B2 (ja) | 1988-01-13 | 1988-01-13 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590172B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520474A (ja) * | 1991-06-27 | 1993-01-29 | Nec Ic Microcomput Syst Ltd | １チツプマイクロコンピユータ |
| JP2009032322A (ja) * | 2007-07-26 | 2009-02-12 | Pa Net Gijutsu Kenkyusho:Kk | プログラマブルｒｏｍの記憶内容検査方法およびプログラマブルｒｏｍの記憶内容検査システム |
| JP2009157981A (ja) * | 2007-12-26 | 2009-07-16 | Fujitsu Microelectronics Ltd | 半導体装置およびその制御方法、並びに電子機器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128068A (en) * | 1981-01-30 | 1982-08-09 | Nec Corp | Semiconductor memory storage |
| JPS61101856A (ja) * | 1984-10-24 | 1986-05-20 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
-
1988
- 1988-01-13 JP JP538388A patent/JP2590172B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01181146A (ja) | 1989-07-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |