JP2573392B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばアドレスの変化に対応して信号を
発生するATD（Address Transition Detector）回路を有
する半導体記憶装置に関する。

（従来の技術） 第６図は、従来の半導体記憶装置、例えばEPROMの要
部を示すものである。この半導体記憶装置は、例えばデ
ータの読出しアドレス信号を一時記憶するアドレスバッ
ファ31、このアドレスバッフア31から出力されるアドレ
ス信号をデコードするＸ−デコーダ32、Ｙ−デコーダ3
3、前記Ｙ−デコーダ33の出力が供給されるＹセレクタ3
4、このＹセレクタ34および前記Ｘ−デコーダ32の出力
によって所要のセルが選択されるメモリセル35、このメ
モリセル35から読出され、Ｙセレクタ34を介して出力さ
れる信号を増幅し、所定のレベルのデータ信号を生成す
るセンスアンプ36、前記アドレスバッファ31におけるア
ドレス信号の変化を検出し、所定のパルス信号（以下、
イコライズパルス信号と称す）を生成して前記センスア
ンプ36に供給するパルス発生回路（ATD）37、前記セン
スアンプ36から出力されるデータ信号を出力する入出力
バッファ回路38、この入出力バッファ回路38を介して供
給されたデータに応じてＹセレクタ34に設けられた図示
せぬトランジスタを駆動するデータ入力部39、▲
▼、▲▼、▲▼、Vppに応じてセンスアンプ3
6、パルス発生回路37、入出力バッファ回路38、データ
入力部39を制御するコントローラ40等によって構成され
ている。

前記メモリセル35は、例えばリファレンシャル型EPRO
Mによって構成されており、このメモリセル35からはア
ドレス指定に応じて、異なるレベルの信号が同時に読出
されるようになっている。

前記センスアンプ36は、Ｙセレクタ34を介してメモリ
セル35から出力される異なるレベルの信号を、例えば３
段階増幅して所定レベルの信号を生成するものである。
１段目〜３段目の各増幅部には、それぞれ一対の差動増
幅器およびこの差動増幅器の出力を前記パルス発生回路
37から出力されるイコライズパルス信号によって同レベ
ルとし、イコライズするトランスファゲート回路が設け
られている。

第７図は、前記センスアンプ36の３段目の増幅部の構
成を示すものである。

差動増幅器36a、36bは、図示せぬ２段目の増幅部から
出力される信号の電位差を比較し、その信号が“1"レベ
ルであるか“0"レベルであるかを判定するものであり、
差動増幅器36aの出力レベルが“1"である場合は、差動
増幅器36bの出力レベルが“0"となるように、互いに異
なるレベルの信号を出力するように入力信号が供給され
ている。すなわち、入力信号Vin1は差動増幅器36aの非
反転入力端に供給されるとともに、差動増幅器36bの反
転入力端に供給され、入力信号Vin2は差動増幅器36bの
非反転入力端に供給されている。

これら差動増幅器36a、36bの出力端にはインバータ回
路36c、36dが接続され、さらに、差動増幅器36a、36bの
出力端間には、ｐチャネルトランジスタP1とｎチャネル
トランジスタN1が並列接続されたトランスファゲート36
eが設けられている。これらｐチャネルトランジスタP1
とｎチャネルトランジスタN1の各ゲートには、前記パル
ス発生回路37から出力されるイコライズパルス信号EQ、
▲▼がそれぞれ供給されている。

上記構成において、第８図を参照して動作について説
明する。

アドレスADDが切換わる前、差動増幅器36aとインバー
タ回路36cとの間のノードａの電位Vaは“1"レベル、差
動増幅器36bとインバータ回路36dとの間のノードｂの電
位Vbは“0"レベルとなっており、インバータ回路36cの
出力電位Ｑは“0"レベル、インバータ回路36dの出力電
位は“1"レベルとなっている。この状態において、ア
ドレスADDが切換わると、パルス発生回路37によってイ
コライズパルス信号EQ、▲▼が発生される。したが
って、このイコライズパルスEQ、▲▼が供給される
トランジスタP1とN1は導通され、両ノードａ、ｂの電位
Va、Vbがイコライズされる。

この後、イコライズパルス信号EQ、▲▼が終了す
ると、トランジスタP1とN1が非導通とされ、差動増幅器
36a、36bの出力ノードａ、ｂの電位Va、Vbは差動増幅器
36a、36bによって判定された電位に復帰される。

（発明が解決しようとする課題） ところで、上記イコライズパルス信号EQ、▲▼が
発生され、トランジスタP1とN1が導通状態となった場
合、差動増幅器36a、36bの出力端の電位Va、Vbは中間電
位となっている。このため、インバータ回路36c、36dは
入力電位が“0"レベルであるのか“1"レベルであるのか
判定することができず、出力電位Ｑ、が不定となって
誤った信号を出力する可能性があった。

また、上記従来の回路構成の場合、イコライズパルス
信号EQ、▲▼が終了してからインバータ回路36c、3
6dの出力電位が正常となるまでにある程度の時間を必要
とするため、高速動作が困難なものであった。

この発明は、上記従来の半導体記憶装置が有する課題
を解決するものであり、その目的とするところは、イコ
ライズパルス信号が発生されている状態においても、出
力信号を所定のレベルに安定に保持することができ、し
かも、イコライズパルス信号が切れてから正常信号が出
力されるまでの時間を短縮することにより、高速動作が
可能な半導体記憶装置を提供しようとするものである。

［発明の構成］ （課題を解決するための手段） この発明は、上記課題を解決するため、メモリから読
み出された一対の信号をそれぞれ増幅する一対の増幅器
と、これら一対の増幅器の出力端間に接続され、アドレ
スの変化に応じて発生されたイコライズパルス信号に基
づいて、前記一対の増幅器の出力信号をイコライズする
イコライズ回路と、前記各増幅器の出力信号をそれぞれ
ラッチする一対のラッチ回路と、前記各増幅器の出力端
に各入力端が接続され、各出力端が前記各ラッチ回路の
入力側にそれぞれ直接接続され、前記イコライズパルス
信号に同期して前記各ラッチ回路の入力信号を遮断する
一対のクロックドインバータ回路とを具備し、前記一対
のクロックドインバータ回路は、前記イコライズパルス
信号に応じてその出力がハイインピーダンス状態とさ
れ、これにより前記一対のラッチ回路は前記イコライズ
パルス信号が与えられている間中、直前にラッチしたデ
ータを保持し続ける構成としている。

また、前記各クロックドインバータ回路は、第１、第
２の電源の相互間に電流通路が直列接続された第１導電
型の第１、第２のトランジスタ、及び第２導電型の第
１、第２のトランジスタによって構成され、前記第１導
電型の第２のトランジスタ、及び第２導電型の第１のト
ランジスタのゲートは前記各増幅器の出力端に接続さ
れ、これら第１導電型の第２のトランジスタ、及び第２
導電型の第１のトランジスタの共通接続された電流通路
は前記各ラッチ回路の入力端に接続され、前記第１導電
型の第１のトランジスタのゲート及び第１導電型の第２
のトランジスタのゲートには前記イコライズパルス信号
が供給されている。

さらに、前記各クロクッドインバータ回路は、第１、
第２の電源の相互間に電流通路が直列接続された第１導
電型の第１、第２のトランジスタ、及び第２導電型の第
１、第２のトランジスタによって構成され、前記第１導
電型の第１のトランジスタ、及び第２導電型の第２のト
ランジスタのゲートは前記各増幅器の出力端に接続さ
れ、前記第１導電型の第２のトランジスタのゲート及び
第２導電型の第１のトランジスタのゲートには前記イコ
ライズパルス信号が供給され、これら第１導電型の第２
のトランジスタ及び第２導電型の第１のトランジスタの
共通接続され電流通路は前記各ラッチ回路の入力端に接
続されている。

（作用） すなわち、この発明は、イコライズパルス信号が発生
されているイコライズ期間中は、クロックドインバータ
回路によってメモリから読出された信号を遮断し、且
つ、この期間は、ラッチ回路によってラッチした直前の
信号を出力している。したがって、出力信号が不定とな
ることを防止でき、確実な信号を出力することができ
る。しかも、イコライズパルス信号が終了した場合は、
直ちに遮断状態を解除してメモリから読出された信号を
出力することができるため、高速動作が可能なものであ
る。

（実施例） 以下、この発明の一実施例について図面を参照して説
明する。

第１図は、センスアンプ36の３段目の増幅部を示すも
のであり、第７図と同一部分には、同一符号を付し、異
なる部分について説明する。

差動増幅器36a、36bの出力端には、それぞれクロック
ド（CMOS）インバータ回路11、12を介して、ラッチ回路
13、14が接続されており、これらラッチ回路13、14によ
って差動増幅器36a、36bによって判別された信号がラッ
チされる。

前記クロックドインバータ回路11、12は同一構成であ
るため、インバータ回路11についてその構成を説明し、
インバータ回路12についてはインバータ回路11と同一部
分に同一符号を付し説明は省略する。

クロックドインバータ回路11は電源Ｖと接地間に直列
接続されたｐチャネルトランジスタP2、P3、ｎチャネル
トランジスタN2、N3によって構成され、ｐチャネルトラ
ンジスタP2、ｎチャネルトランジスタN2のゲートは差動
増幅器36aの出力端にそれぞれ接続されている。これら
トランジスタP2のドレインとトランジスタN2のドレイン
はラッチ回路13の入力端に接続されている。前記トラン
ジスタP2のソースにはゲートに前記イコライズパルス信
号EQが供給されるｐチャネルトランジスタP3のドレイン
が接続され、このトランジスタP3のソースは電源Ｖに接
続されている。前記トランジスタN2のソースにはゲート
に前記イコライズパルス信号▲▼が供給されるｎチ
ャネルトランジスタN3のドレインが接続され、このトラ
ンジスタN3のソースは接地されている。

第２図は、上記ラッチ回路13、14の構成を示すもので
ある。

このラッチ回路13、14は２個のCMOSインバータ回路IN
1、IN2によって構成されている。これらインバータ回路
IN1、IN2は、それぞれｐチャネル、ｎチャネルトランジ
スタP4、N4、P5、N5によって構成されている。

上記構成において、第３図を参照して動作について説
明する。

アドレスが変化せず、イコライズパルス信号EQが発生
していない状態においては、クロックドインバータ回路
11、12のトランジスタP3、N3が導通状態となっている。
このとき、差動増幅器36a、36bの出力端の電位Va、Vbに
応じて、クロックドインバータ回路11、12の出力電位V
c、Vdはそれぞれ“0"レベル、“1"レベルとなり、ラッ
チ回路13、14では、この信号がラッチされる。したがっ
て、ラッチ回路13、14の出力電位Ｑ、はそれぞれ“0"
レベル、“1"レベルとなる。

一方、アドレスが変化すると、パルス発生回路37によ
ってイコライズパルス信号EQ、▲▼が発生され、こ
れらイコライズパルス信号EQ、▲▼によりトランジ
スタP1、N1が導通され、差動増幅器36a、36bの出力端の
電位Va、Vbがイコライズされる。これとともに、クロッ
クドインバータ回路11、12を構成するトランジスタP3、
トランジスタN3がイコライズパルス信号EQによって非導
通状態とされる。したがって、インバータ回路11、12は
ハイ・インピーダンス状態となり、インバータ回路11、
12を介して信号が伝達されない。よって、このイコライ
ズを行っている期間は、ラッチ回路13、14によってラッ
チされているイコライズパルス信号発生前の信号がＱ、
として出力されているため、従来のように出力信号が
不定状態となることがない。

また、イコライズパルス信号EQ、▲▼が終了する
と、トランジスタP1、N1が非導通状態となるとともに、
トランジスタP3、N3が導通状態となり、次の信号を出力
することができる。

上記実施例によれば、イコライズ期間中はクロックド
インバータ回路11、12によって信号が伝達されず、ラッ
チ回路13、14によってラッチされるイコライズパルス信
号発生前の信号がＱ、として出力されている。したが
って、従来のように不定状態となることがなく、確実に
所定レベルの信号を出力することができる。

ところで、上記実施例においては、イコライズパルス
信号が切れてから、一時的に僅かではあるが、差動増幅
器36a、36bの出力の電位Va、Vb（ノードａ、ｂの電位と
称す）が不安定となる。この原因は、ノードａ、ｂがク
ロックドインバータ回路11、12を構成するトランジスタ
P2、N2のゲートに接続されているためである。

すなわち、イコライズ期間中、ノードａ、ｂの電位V
a、Vbは中間電位となり、トランジスタP2、N2は半分導
通状態となる。このとき、ラッチ回路13、14では、前の
データを保持しているが、このラッチ回路13、14は、第
２図に示すごとく、２個のインバータ回路IN1、IN2によ
って構成されている。このため、クロックドインバータ
回路11に注目した場合、イコライズ期間中はクロックド
インバータ回路11の出力電位Vcが“0"レベルであるた
め、ラッチ回路13では、インバータ回路IN1を構成する
トランジスタP4が導通して、“1"レベルが出力され、イ
ンバータ回路IN2を構成するトランジスタN5がオンさて
いるため、これを保持するようになっている。

この状態においては、クロックドインバータ回路11の
トランジスタP2が上述したように半分導通状態となって
いるため、トランジスタP2とP3の接続ノードK1〜トラン
ジスタP2〜トランジスタN5の導通経路が構成され、ノー
ドK1の電位が下がってしまう。

一方、イコライズパルス信号が切れた場合、ノードａ
の電位Vaは“1"レベルに復帰しようとするが、ノードK1
とトランジスタP2のゲート間の寄生容量C1（ゲート容量
＋接合容量）がローレベルとなっているため、ノードａ
の電位Vaは一時的に下がろうとする。

さらに、ノードｂの電位Vbは、トランジスタN2とN3の
接続ノードK2とゲート間の寄生容量C2の影響によって、
逆に一時的に上がろうとする。

したがって、インバータ回路IN1がハイレベルあるい
はローレベルかを判定できるまでの電位となるまでには
多少時間がかかるものである。特に差動増幅器の出力ノ
ードはイコライズパルス信号の解除後ゆっくり変化する
ため、高速動作を行う場合、従来に比べれば少ないが、
若干のロスタイムが生ずる。

第４図は、この発明の第２の実施例を示すものであ
り、上記実施例におけるロスタイムを解消するものであ
る。この実施例において、第１図と同一部分には同一符
号を付し、異なる部分についてのみ説明する。

同図において、差動増幅器36a、36bの出力端はクロッ
クドインバータ回路11、12を構成するトランジスタP3、
N3のゲートに接続され、トランジスタP2、N2のゲートに
は、それぞれイコライズパルス信号EQ、▲▼が供給
される。

上記構成によれば、イコライズパルス信号EQ、▲
▼が発生している期間、クロックドインバータ回路11、
12のトランジスタP2、N2を完全に非導通状態とすること
ができる。したがって、上記のようにクロックドインバ
ータ回路11に注目した場合、ノードK1〜トランジスタP2
〜トランジスタP2の導通経路を遮断することができ、ノ
ードａの電位が中間電位になった場合においても、ノー
ドK1の電位は下がることがない。このため、イコライズ
パルス信号EQ、▲▼が終了し、ノードａの電位が再
び所定の電位に復帰する場合、一時的に異なるデータを
出力することがなく、正確且つ高速にデータを伝送する
ことができるものである。

なお、上記実施例においては、この発明をEPROMに適
用した場合について説明したが、これに限定されるもの
ではなく、例えばSRAM等にこの発明を適用することも可
能である。

その他、発明の要旨を変えない範囲において、種々変
更実施可能なことは勿論である。

［発明の効果］ 以上詳述したようにこの発明によれば、イコライズパ
ルス信号が発生されている状態においても、出力信号を
所定のレベルに安定に保持することができ、しかも、イ
コライズパルス信号が切れてから正常な信号が出力され
るまでの時間を短縮することにより、高速動作が可能な
半導体記憶装置を提供できる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例を示す要部の回路構成
図、第２図は第１図の一部を取出して示す回路構成図、
第３図は第１図の動作を説明するために示す波形図、第
４図はこの発明の第２の実施例を示す要部の回路構成
図、第５図は第４図の動作を説明するために示す波形
図、第６図はこの発明が適用される半導体記憶装置の構
成図、第７図は従来のセンスアンプの要部を示す回路構
成図、第８図は第７図の動作を説明するために示す波形
図である。 11、12……クロックドCMOSインバータ回路、13、14……
ラッチ回路、36……センスアンプ、36a、36b……差動増
幅器、35……メモリセル、37……パルス発生回路（AT
D）。

フロントページの続き (56)参考文献 特開 昭63−209212（ＪＰ，Ａ) 特開 昭63−50997（ＪＰ，Ａ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】メモリから読み出された一対の信号をそれ
   ぞれ増幅する一対の増幅器と、 これら一対の増幅器の出力端間に接続され、アドレスの
   変化に応じて発生されたイコライズパルス信号に基づい
   て、前記一対の増幅器の出力信号をイコライズするイコ
   ライズ回路と、 前記増幅器の出力信号をそれぞれラッチする一対のラッ
   チ回路と、 前記増幅器の出力端に各入力端が接続され、各出力端が
   前記各ラッチ回路の入力側にそれぞれ直接接続され、前
   記イコライズパルス信号に同期して前記各ラッチ回路の
   入力信号を遮断する一対のクロックドインバータ回路と
   を具備し、 前記一対のクロックインバータ回路は、前記イコライズ
   パルス信号に応じてその出力がハイインピーダンス状態
   とされ、これにより前記一対のラッチ回路は前記イコラ
   イズパルス信号が与えられている間中、直前にラッチし
   たデータを保持し続ける構成としたことを特徴とする半
   導体記憶装置。
2. 【請求項２】前記各クロクッドインバータ回路は、第
   １、第２の電源の相互間に電流通路が直列接続された第
   １導電型の第１、第２のトランジスタ、及び第２導電型
   の第１、第２のトランジスタによって構成され、前記第
   １導電型の第２のトランジスタ、及び第２導電型の第１
   のトランジスタのゲートは前記各増幅器の出力端に接続
   され、これら第１導電型の第２のトランジスタ、及び第
   ２導電型の第１のトランジスタの共通接続された電流通
   路は前記各ラッチ回路の入力端に接続され、前記第１導
   電型の第１のトランジスタのゲート及び第１導電型の第
   ２のトランジスタのゲートには前記イコライズパルス信
   号が供給されることを特徴とする請求項１記載の半導体
   記憶装置。
3. 【請求項３】前記各クロクッドインバータ回路は、第
   １、第２の電源の相互間に電流通路が直列接続された第
   １導電型の第１、第２のトランジスタ、及び第２導電型
   の第１、第２のトランジスタによって構成され、前記第
   １導電型の第１のトランジスタ、及び第２導電型の第２
   のトランジスタのゲートは前記各増幅器の出力端に接続
   され、前記第１導電型の第２のトランジスタのゲート及
   び第２導電型の第１のトランジスタのゲートには前記イ
   コライズパルス信号が供給され、これら第１導電型の第
   ２のトランジスタ及び第２導電型の第１のトランジスタ
   の共通接続された電流通路は前記各ラッチ回路の入力端
   に接続されることを特徴とする請求項１記載の半導体記
   憶装置。